JP2001237173A - レジストパターンの形成方法および半導体装置の製造方法 - Google Patents
レジストパターンの形成方法および半導体装置の製造方法Info
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- JP2001237173A JP2001237173A JP2000047604A JP2000047604A JP2001237173A JP 2001237173 A JP2001237173 A JP 2001237173A JP 2000047604 A JP2000047604 A JP 2000047604A JP 2000047604 A JP2000047604 A JP 2000047604A JP 2001237173 A JP2001237173 A JP 2001237173A
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- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Semiconductor Memories (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【課題】 露光量の裕度および焦点深度などのリソグラ
フィプロセス裕度を十分に確保しつつ、パターン密度の
異なるレジストパターンを形成する。 【解決手段】 基盤上にレジストを塗布した後、レベン
ソン位相シフトマスクに設けられたパターンにおける線
幅方向の両側のスリット溝３とスリット溝４とをそれぞ
れ透過する光の干渉を用いて、ランダムに配置されたパ
ターン形状を有するロジック部の形成領域に対して１回
目の露光を行う。ハーフトーン部とバイナリ部と有する
フォトマスクおよび１／２輪帯照明を用いて、ロジック
部の形成領域と、繰り返しパターン形状を有するＤＲＡ
Ｍ部の形成領域とに対して、２回目の露光を行う。この
２回露光によりレジストパターンを形成する。
フィプロセス裕度を十分に確保しつつ、パターン密度の
異なるレジストパターンを形成する。 【解決手段】 基盤上にレジストを塗布した後、レベン
ソン位相シフトマスクに設けられたパターンにおける線
幅方向の両側のスリット溝３とスリット溝４とをそれぞ
れ透過する光の干渉を用いて、ランダムに配置されたパ
ターン形状を有するロジック部の形成領域に対して１回
目の露光を行う。ハーフトーン部とバイナリ部と有する
フォトマスクおよび１／２輪帯照明を用いて、ロジック
部の形成領域と、繰り返しパターン形状を有するＤＲＡ
Ｍ部の形成領域とに対して、２回目の露光を行う。この
２回露光によりレジストパターンを形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、レジストパター
ンの形成方法および半導体装置の製造方法に関し、特
に、半導体装置の製造プロセスにおけるリソグラフィ工
程の、多重露光による疎密を有するレジストパターンの
形成に適用して好適なものである。
ンの形成方法および半導体装置の製造方法に関し、特
に、半導体装置の製造プロセスにおけるリソグラフィ工
程の、多重露光による疎密を有するレジストパターンの
形成に適用して好適なものである。
【０００２】
【従来の技術】従来、半導体デバイスの製造などにおい
て、パターンの微細化が進むとともに、リソグラフィプ
ロセスにおいても光の波長から決定される解像限界を超
えた高解像度化が要求されている。
て、パターンの微細化が進むとともに、リソグラフィプ
ロセスにおいても光の波長から決定される解像限界を超
えた高解像度化が要求されている。
【０００３】そして、近年、露光の際に用いられる光の
波長以下の微細パターンを形成するための技術として、
レベンソン位相シフトマスクが利用されている。このレ
ベンソン位相シフトマスクにおいては、マスクを透過し
た光の位相差を利用することによって、高解像度を得る
ことができる。そのため、隣接した透過光の位相は互い
に反転している必要がある。
波長以下の微細パターンを形成するための技術として、
レベンソン位相シフトマスクが利用されている。このレ
ベンソン位相シフトマスクにおいては、マスクを透過し
た光の位相差を利用することによって、高解像度を得る
ことができる。そのため、隣接した透過光の位相は互い
に反転している必要がある。
【０００４】また、このレベンソン位相シフトマスクを
用いた微細パターンの形成技術として、レベンソン位相
シフトマスクを用いて露光を行った後、この露光により
生じた不要なパターンを除去するための露光を再度行
う、いわゆる２回露光を行うことによりパターンを形成
する方法がある。この２回露光の技術は、高速ＬＳＩの
製造においてすでに実用化されている。
用いた微細パターンの形成技術として、レベンソン位相
シフトマスクを用いて露光を行った後、この露光により
生じた不要なパターンを除去するための露光を再度行
う、いわゆる２回露光を行うことによりパターンを形成
する方法がある。この２回露光の技術は、高速ＬＳＩの
製造においてすでに実用化されている。
【０００５】しかしながら、線幅制御性の厳しい部分に
対して高解像度露光用マスクであるレベンソン位相シフ
トマスクを用いて露光を行い、このレベンソン位相シフ
トマスクを用いた露光を行った部分以外の部分をバイナ
リマスク(Binary Mask)やハーフトーン位相シフトマス
ク（Half-Tone Phase Shifting Mask、ＨＴＰＳＭ）を
用いて露光を行う多重露光法においては、次のようない
くつかの問題があった。
対して高解像度露光用マスクであるレベンソン位相シフ
トマスクを用いて露光を行い、このレベンソン位相シフ
トマスクを用いた露光を行った部分以外の部分をバイナ
リマスク(Binary Mask)やハーフトーン位相シフトマス
ク（Half-Tone Phase Shifting Mask、ＨＴＰＳＭ）を
用いて露光を行う多重露光法においては、次のようない
くつかの問題があった。
【０００６】すなわち、まず、レベンソン位相シフトマ
スクにおいて、位相差を生じさせるためのマスクの掘り
込みを正確に作製することが困難であるという問題があ
る。また、レベンソン位相シフトマスクのシフタ幅によ
りレジストパターンの線幅が変動してしまうという問題
がある。また、集積度が高くなるのに伴い、各層のそれ
ぞれの層間における合わせが厳しくなるという問題があ
る。また、互いに密度が異なるパターンを同時に作製す
ることが困難になるという問題がある。
スクにおいて、位相差を生じさせるためのマスクの掘り
込みを正確に作製することが困難であるという問題があ
る。また、レベンソン位相シフトマスクのシフタ幅によ
りレジストパターンの線幅が変動してしまうという問題
がある。また、集積度が高くなるのに伴い、各層のそれ
ぞれの層間における合わせが厳しくなるという問題があ
る。また、互いに密度が異なるパターンを同時に作製す
ることが困難になるという問題がある。
【０００７】
【発明が解決しようとする課題】これらの問題のうち、
位相差を生じさせるためのマスクの掘り込みを正確に作
製することが困難であるという問題について、図８、図
９を参照して以下に具体的に説明する。
位相差を生じさせるためのマスクの掘り込みを正確に作
製することが困難であるという問題について、図８、図
９を参照して以下に具体的に説明する。
【０００８】すなわち、図８に示すように、レベンソン
位相シフトマスクは、マスク基板１０１の主面にクロム
（Ｃｒ）などからなる遮光膜１０２が設けられたフォト
マスクに、透過する光の位相差を生じさせるための、深
さの異なるスリット溝１０３、１０４が設けられて構成
されている。そして、スリット溝１０３とスリット溝１
０４とにおける深さの差を所定の大きさにすることによ
り、これらのスリット溝１０３およびスリット溝１０４
を透過する光１０３ａ、１０４ａの位相を３６０°×ｎ
＋１８０°（ｎは整数）ずらすことができる。これによ
り、レジストの露光において隣接するパターンの間に光
強度の零となる部分ができ、解像度を向上させることが
可能となる。
位相シフトマスクは、マスク基板１０１の主面にクロム
（Ｃｒ）などからなる遮光膜１０２が設けられたフォト
マスクに、透過する光の位相差を生じさせるための、深
さの異なるスリット溝１０３、１０４が設けられて構成
されている。そして、スリット溝１０３とスリット溝１
０４とにおける深さの差を所定の大きさにすることによ
り、これらのスリット溝１０３およびスリット溝１０４
を透過する光１０３ａ、１０４ａの位相を３６０°×ｎ
＋１８０°（ｎは整数）ずらすことができる。これによ
り、レジストの露光において隣接するパターンの間に光
強度の零となる部分ができ、解像度を向上させることが
可能となる。
【０００９】しかしながら、スリット溝１０３、１０４
はエッチングにより形成されているため、図９に示すよ
うに、ＤＲＡＭ混載ロジックＬＳＩにおけるロジック部
とＤＲＡＭ部とのパターンのような、パターン密度が一
様でない場合、パターン密度に応じて掘り込み深さ（ス
リット溝１０３ａとスリット溝１０３ｂ、スリット溝１
０４ａとスリット溝１０４ｂ）が異なってしまうとい
う、いわゆるローディング効果が発生してしまう。マス
クにおいて、このようなローディング効果が発生してし
まうと、このマスクを用いて露光を行う場合に、所望の
位相差を生じさせることができなくなってしまう。
はエッチングにより形成されているため、図９に示すよ
うに、ＤＲＡＭ混載ロジックＬＳＩにおけるロジック部
とＤＲＡＭ部とのパターンのような、パターン密度が一
様でない場合、パターン密度に応じて掘り込み深さ（ス
リット溝１０３ａとスリット溝１０３ｂ、スリット溝１
０４ａとスリット溝１０４ｂ）が異なってしまうとい
う、いわゆるローディング効果が発生してしまう。マス
クにおいて、このようなローディング効果が発生してし
まうと、このマスクを用いて露光を行う場合に、所望の
位相差を生じさせることができなくなってしまう。
【００１０】さらに、単純な繰り返しパターンを有しパ
ターン密度が大きいＤＲＡＭ部と、ＤＲＡＭ部に比して
ランダムでパターン密度が小さいロジック部とが混載さ
れた、ＤＲＡＭ混載ロジックＬＳＩの製造プロセス中の
リソグラフィ工程で用いられる、疎密差の大きいパター
ンを有するマスクにおいては、このローディング効果の
影響を強く受けてしまう。
ターン密度が大きいＤＲＡＭ部と、ＤＲＡＭ部に比して
ランダムでパターン密度が小さいロジック部とが混載さ
れた、ＤＲＡＭ混載ロジックＬＳＩの製造プロセス中の
リソグラフィ工程で用いられる、疎密差の大きいパター
ンを有するマスクにおいては、このローディング効果の
影響を強く受けてしまう。
【００１１】ローディング効果の影響を受けたマスクに
おいては、位相差にずれが生じる。この位相差のずれ
は、レジストの露光において、レジストパターンの線幅
差を生じるのみならず、レジストパターンが所望の位置
から外れる原因にもなってしまう。例えば、本発明者の
実験により得た知見によれば、このマスクを用いて、デ
フォーカスを０．３μｍとし、０．１０μｍ／０．３４
μｍのラインアンドスペースパターン（Ｌ／Ｓパター
ン）の露光を行うと、２５ｎｍの位置ずれが生じてしま
い、ＤＲＡＭのトータルオーバーレイは破綻してしま
う。このように、パターンの位置ずれ許容量が小さいＤ
ＲＡＭ部におけるレジストパターンの形成において、位
相差のずれは、大きな問題となってしまう。そのため、
リソグラフィプロセス裕度を十分に確保し、精度良くレ
ジストパターンを形成することができる技術の開発が求
められていた。
おいては、位相差にずれが生じる。この位相差のずれ
は、レジストの露光において、レジストパターンの線幅
差を生じるのみならず、レジストパターンが所望の位置
から外れる原因にもなってしまう。例えば、本発明者の
実験により得た知見によれば、このマスクを用いて、デ
フォーカスを０．３μｍとし、０．１０μｍ／０．３４
μｍのラインアンドスペースパターン（Ｌ／Ｓパター
ン）の露光を行うと、２５ｎｍの位置ずれが生じてしま
い、ＤＲＡＭのトータルオーバーレイは破綻してしま
う。このように、パターンの位置ずれ許容量が小さいＤ
ＲＡＭ部におけるレジストパターンの形成において、位
相差のずれは、大きな問題となってしまう。そのため、
リソグラフィプロセス裕度を十分に確保し、精度良くレ
ジストパターンを形成することができる技術の開発が求
められていた。
【００１２】したがって、この発明の目的は、パターン
密度の異なるレジストパターンを、露光裕度および焦点
深度などのリソグラフィプロセス裕度を十分に確保しつ
つ、精度良く形成することができるレジストパターンの
形成方法を提供することにある。
密度の異なるレジストパターンを、露光裕度および焦点
深度などのリソグラフィプロセス裕度を十分に確保しつ
つ、精度良く形成することができるレジストパターンの
形成方法を提供することにある。
【００１３】また、この発明の他の目的は、パターン密
度の異なるレジストパターンを、露光裕度および焦点深
度などのリソグラフィプロセス裕度を十分に確保しつ
つ、精度良く形成することにより、密度の異なるパター
ンが混載された半導体装置を製造し、さらに量産する場
合においても、高信頼性の半導体装置を製造することが
できる半導体装置の製造方法を提供することにある。
度の異なるレジストパターンを、露光裕度および焦点深
度などのリソグラフィプロセス裕度を十分に確保しつ
つ、精度良く形成することにより、密度の異なるパター
ンが混載された半導体装置を製造し、さらに量産する場
合においても、高信頼性の半導体装置を製造することが
できる半導体装置の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、この発明の第１の発明は、基板上に塗布されたレジ
ストに対して、第１のフォトマスクに設けられたパター
ンにおける線幅方向の両側の第１の領域と第２の領域と
をそれぞれ透過するそれぞれの光の干渉を用いた露光
と、第２のフォトマスクを用いた露光とを有する複数回
の露光の工程を有するレジストパターンの形成方法であ
って、レジストパターンが、ランダムに配置されたパタ
ーン形状を有する第１のレジストパターンと、繰り返し
パターン形状を有する第２のレジストパターンとからな
り、第１のレジストパターンの形成領域に対して、第１
のフォトマスクを用い、光の干渉を用いた露光を少なく
とも１回行い、第１のレジストパターンの形成領域と第
２のレジストパターンの形成領域とに対して、第２のフ
ォトマスクを用いるとともに変形照明を用いた露光を行
うようにしたことを特徴とするものである。
に、この発明の第１の発明は、基板上に塗布されたレジ
ストに対して、第１のフォトマスクに設けられたパター
ンにおける線幅方向の両側の第１の領域と第２の領域と
をそれぞれ透過するそれぞれの光の干渉を用いた露光
と、第２のフォトマスクを用いた露光とを有する複数回
の露光の工程を有するレジストパターンの形成方法であ
って、レジストパターンが、ランダムに配置されたパタ
ーン形状を有する第１のレジストパターンと、繰り返し
パターン形状を有する第２のレジストパターンとからな
り、第１のレジストパターンの形成領域に対して、第１
のフォトマスクを用い、光の干渉を用いた露光を少なく
とも１回行い、第１のレジストパターンの形成領域と第
２のレジストパターンの形成領域とに対して、第２のフ
ォトマスクを用いるとともに変形照明を用いた露光を行
うようにしたことを特徴とするものである。
【００１５】この発明の第２の発明は、半導体基板上に
塗布されたレジストに対して、第１のフォトマスクに設
けられたパターンにおける線幅方向の両側の第１の領域
と第２の領域とをそれぞれ透過するそれぞれの光の干渉
を用いた露光と、光の干渉を用いた露光以外の、第２の
フォトマスクを用いた露光とを有する複数回の露光によ
り形成されたレジストパターンをマスクとして、半導体
基板に処理を施すようにした半導体装置の製造方法であ
って、レジストパターンが、ランダムに配置されたパタ
ーン形状を有する第１のレジストパターンと、繰り返し
パターン形状を有する第２のレジストパターンとからな
り、第１のレジストパターンの形成領域に対して、第１
のフォトマスクを用い、光の干渉を用いた露光を少なく
とも１回行い、第１のレジストパターンの形成領域と第
２のレジストパターンの形成領域とに対して、第２のフ
ォトマスクを用いるとともに変形照明を用いた露光を行
うようにしたことを特徴とするものである。
塗布されたレジストに対して、第１のフォトマスクに設
けられたパターンにおける線幅方向の両側の第１の領域
と第２の領域とをそれぞれ透過するそれぞれの光の干渉
を用いた露光と、光の干渉を用いた露光以外の、第２の
フォトマスクを用いた露光とを有する複数回の露光によ
り形成されたレジストパターンをマスクとして、半導体
基板に処理を施すようにした半導体装置の製造方法であ
って、レジストパターンが、ランダムに配置されたパタ
ーン形状を有する第１のレジストパターンと、繰り返し
パターン形状を有する第２のレジストパターンとからな
り、第１のレジストパターンの形成領域に対して、第１
のフォトマスクを用い、光の干渉を用いた露光を少なく
とも１回行い、第１のレジストパターンの形成領域と第
２のレジストパターンの形成領域とに対して、第２のフ
ォトマスクを用いるとともに変形照明を用いた露光を行
うようにしたことを特徴とするものである。
【００１６】この発明において、典型的には、第２のフ
ォトマスクは、ハーフトーン位相シフトマスクから構成
される部分を有する。また、この発明において、好適に
は、第２のフォトマスクにおけるハーフトーン位相シフ
トマスクから構成される部分が、第２のレジストパター
ンの形成領域に照射される光の透過領域である。
ォトマスクは、ハーフトーン位相シフトマスクから構成
される部分を有する。また、この発明において、好適に
は、第２のフォトマスクにおけるハーフトーン位相シフ
トマスクから構成される部分が、第２のレジストパター
ンの形成領域に照射される光の透過領域である。
【００１７】この発明において、典型的には、第２のフ
ォトマスクは、ハーフトーン位相シフトマスクから構成
される部分とバイナリマスクから構成される部分とを有
し、第２のフォトマスクにおけるハーフトーン位相シフ
トマスクから構成される部分が、第２のレジストパター
ンの形成領域に照射される光の透過領域であり、第２の
フォトマスクにおけるバイナリマスクから構成される部
分が、第１のレジストパターンの形成領域に照射される
光の透過領域である。
ォトマスクは、ハーフトーン位相シフトマスクから構成
される部分とバイナリマスクから構成される部分とを有
し、第２のフォトマスクにおけるハーフトーン位相シフ
トマスクから構成される部分が、第２のレジストパター
ンの形成領域に照射される光の透過領域であり、第２の
フォトマスクにおけるバイナリマスクから構成される部
分が、第１のレジストパターンの形成領域に照射される
光の透過領域である。
【００１８】この発明において、典型的には、第１のフ
ォトマスクは、レベンソン位相シフトマスクであるが、
その他の位相シフトマスクを用いることも可能である。
ォトマスクは、レベンソン位相シフトマスクであるが、
その他の位相シフトマスクを用いることも可能である。
【００１９】この発明において、典型的には、光の干渉
を用いた露光を行う際に、パターンの線幅方向の両側
の、第１の領域と第２の領域とを透過する干渉光の幅
が、レジストパターンの線幅に与える影響を小さくし、
リソグラフィプロセス裕度を大きく保つ、部分コヒーレ
ンスファクタ（パーシャルコヒーレンスファクタ）σを
用いるようにする。すなわち、この発明において、好適
には、光の干渉を用いた露光を行う際の部分コヒーレン
スファクタは、第１のレジストパターンの線幅のシフタ
幅依存性と光の干渉性とから決定される。具体的には、
レジストパターンにおける線幅のシフタ依存性が小さく
する方向に、かつ、光の干渉性が大きくなる方向にσの
最適値を求めるようにする。
を用いた露光を行う際に、パターンの線幅方向の両側
の、第１の領域と第２の領域とを透過する干渉光の幅
が、レジストパターンの線幅に与える影響を小さくし、
リソグラフィプロセス裕度を大きく保つ、部分コヒーレ
ンスファクタ（パーシャルコヒーレンスファクタ）σを
用いるようにする。すなわち、この発明において、好適
には、光の干渉を用いた露光を行う際の部分コヒーレン
スファクタは、第１のレジストパターンの線幅のシフタ
幅依存性と光の干渉性とから決定される。具体的には、
レジストパターンにおける線幅のシフタ依存性が小さく
する方向に、かつ、光の干渉性が大きくなる方向にσの
最適値を求めるようにする。
【００２０】この発明において、典型的には、第１のレ
ジストパターンのパターン密度は、第２のレジストパタ
ーンのパターン密度より小さい。具体的には、ＤＲＡＭ
部とロジック部とが混載されたＬＳＩを製造する際にお
いて、第１のレジストパターンは、ＬＳＩにおけるロジ
ック部の形成領域に形成されるレジストパターンであ
り、第２のレジストパターンは、ＬＳＩにおけるＤＲＡ
Ｍ部の形成領域に形成されるレジストパターンである。
ジストパターンのパターン密度は、第２のレジストパタ
ーンのパターン密度より小さい。具体的には、ＤＲＡＭ
部とロジック部とが混載されたＬＳＩを製造する際にお
いて、第１のレジストパターンは、ＬＳＩにおけるロジ
ック部の形成領域に形成されるレジストパターンであ
り、第２のレジストパターンは、ＬＳＩにおけるＤＲＡ
Ｍ部の形成領域に形成されるレジストパターンである。
【００２１】この発明において、半導体基板は、通常の
半導体基板のみならず、半導体装置の製造プロセス途中
において、レジストパターンが形成されるあらゆる被塗
布基板を含むものであり、具体的には、トランジスタや
半導体メモリなどの半導体素子が形成されたものや、ト
ランジスタや半導体メモリなどの半導体素子における製
造途中の例えば導電膜や絶縁膜が形成されている状態の
基板も含むものである。
半導体基板のみならず、半導体装置の製造プロセス途中
において、レジストパターンが形成されるあらゆる被塗
布基板を含むものであり、具体的には、トランジスタや
半導体メモリなどの半導体素子が形成されたものや、ト
ランジスタや半導体メモリなどの半導体素子における製
造途中の例えば導電膜や絶縁膜が形成されている状態の
基板も含むものである。
【００２２】この発明において、半導体基板に施す処理
は、レジストパターンをマスクとして行うすべての処理
を含み、具体的には、半導体基板に施す処理としては、
レジストパターンをマスクとして行う、反応性イオンエ
ッチング（ＲＩＥ）法などのエッチング、イオン注入法
などによるドーピング、またはリフトオフ法によるパタ
ーンニングなどである。
は、レジストパターンをマスクとして行うすべての処理
を含み、具体的には、半導体基板に施す処理としては、
レジストパターンをマスクとして行う、反応性イオンエ
ッチング（ＲＩＥ）法などのエッチング、イオン注入法
などによるドーピング、またはリフトオフ法によるパタ
ーンニングなどである。
【００２３】上述のように構成されたこの発明によるレ
ジストパターンの形成方法および半導体装置の製造方法
によれば、基板上に塗布されたレジストに対して、第１
のフォトマスクに設けられたパターンにおける線幅方向
の両側の第１の領域と第２の領域とをそれぞれ透過する
それぞれの光の干渉を用いた露光と、第２のフォトマス
クを用いた露光とを有する複数回の露光の工程を経て形
成されるレジストパターンが、ランダムに配置されたパ
ターン形状を有する第１のレジストパターンと、繰り返
しパターン形状を有する第２のレジストパターンとから
なる場合に、第１のレジストパターンの形成領域に対し
て、第１のフォトマスクを用い光の干渉を用いた露光を
少なくとも１回行い、第１のレジストパターンの形成領
域と第２のレジストパターンの形成領域とに対して、第
２のフォトマスクと変形照明とを用いて、光の干渉を用
いた露光以外の露光を行うようにしていることにより、
半導体製造プロセス中のリソグラフィ工程における光の
干渉を用いた露光を、ランダムに配置されたパターン密
度が低い第１のレジストパターンの形成領域に対しての
み行うことができるので、フォトマスク上に繰り返しパ
ターンとランダムなパターンとが混載されることによっ
て生じるローディング効果に起因した、露光用の光にお
ける位相差のずれを回避することができ、高解像度露光
における信頼性の向上を図ることができる。
ジストパターンの形成方法および半導体装置の製造方法
によれば、基板上に塗布されたレジストに対して、第１
のフォトマスクに設けられたパターンにおける線幅方向
の両側の第１の領域と第２の領域とをそれぞれ透過する
それぞれの光の干渉を用いた露光と、第２のフォトマス
クを用いた露光とを有する複数回の露光の工程を経て形
成されるレジストパターンが、ランダムに配置されたパ
ターン形状を有する第１のレジストパターンと、繰り返
しパターン形状を有する第２のレジストパターンとから
なる場合に、第１のレジストパターンの形成領域に対し
て、第１のフォトマスクを用い光の干渉を用いた露光を
少なくとも１回行い、第１のレジストパターンの形成領
域と第２のレジストパターンの形成領域とに対して、第
２のフォトマスクと変形照明とを用いて、光の干渉を用
いた露光以外の露光を行うようにしていることにより、
半導体製造プロセス中のリソグラフィ工程における光の
干渉を用いた露光を、ランダムに配置されたパターン密
度が低い第１のレジストパターンの形成領域に対しての
み行うことができるので、フォトマスク上に繰り返しパ
ターンとランダムなパターンとが混載されることによっ
て生じるローディング効果に起因した、露光用の光にお
ける位相差のずれを回避することができ、高解像度露光
における信頼性の向上を図ることができる。
【００２４】
【発明の実施の形態】以下、この発明の一実施形態につ
いて図面を参照しながら説明する。なお、以下の一実施
形態の全図においては、同一または対応する部分には同
一の符号を付す。
いて図面を参照しながら説明する。なお、以下の一実施
形態の全図においては、同一または対応する部分には同
一の符号を付す。
【００２５】まず、この発明の一実施形態によるレジス
トパターンの形成方法について説明する。なお、この一
実施形態においてレジストパターンが形成される基盤
は、例えば、シリコン（Ｓｉ）基板上にスピンコート法
により例えば７０ｎｍの膜厚の有機系反射防止膜が形成
された基盤である。
トパターンの形成方法について説明する。なお、この一
実施形態においてレジストパターンが形成される基盤
は、例えば、シリコン（Ｓｉ）基板上にスピンコート法
により例えば７０ｎｍの膜厚の有機系反射防止膜が形成
された基盤である。
【００２６】まず、レジスト塗布装置を用いて、例えば
スピンコート法により、基盤上に膜厚が例えば４００ｎ
ｍ程度の化学増幅型ポジレジストを塗布した後、例えば
１１０℃の温度で９０秒間のプリベーク処理を行う。
スピンコート法により、基盤上に膜厚が例えば４００ｎ
ｍ程度の化学増幅型ポジレジストを塗布した後、例えば
１１０℃の温度で９０秒間のプリベーク処理を行う。
【００２７】その後、例えばＫｒＦエキシマレーザステ
ッパを用いて２回露光を行う。ここで、この一実施形態
による２回露光について以下に説明する。
ッパを用いて２回露光を行う。ここで、この一実施形態
による２回露光について以下に説明する。
【００２８】まず、この一実施形態によるレジストパタ
ーンの露光方法に用いられるフォトマスクについて説明
する。図１および図２に、この一実施形態において用い
られるＤＲＡＭ混載ロジックＬＳＩのゲートを想定し
た、フォトマスクにおけるパターン形状の一例を示す。
なお、この一実施形態においては、例えば、ゲート長が
０．１０μｍのＤＲＡＭ混載ロジックＬＳＩのゲートパ
ターンを作製するためのレジストパターンの形成を行
う。
ーンの露光方法に用いられるフォトマスクについて説明
する。図１および図２に、この一実施形態において用い
られるＤＲＡＭ混載ロジックＬＳＩのゲートを想定し
た、フォトマスクにおけるパターン形状の一例を示す。
なお、この一実施形態においては、例えば、ゲート長が
０．１０μｍのＤＲＡＭ混載ロジックＬＳＩのゲートパ
ターンを作製するためのレジストパターンの形成を行
う。
【００２９】図１は、ロジック部におけるゲートを想定
した、マスクにおけるパターン形状を示す。図１Ａおよ
び図１Ｂに示すロジック部ゲート想定パターンは、ゲー
ト長が例えば０．１０μｍの孤立ラインパターン形状の
レジストパターンを形成するためのパターンである。そ
して、図１Ａに示すパターン形状が、レベンソン位相シ
フトマスクにおけるパターン形状を示し、図１Ｂに示す
パターン形状が、バイナリマスクにおけるパターン形状
を示す。ここで、図１Ａおよび図１Ｂにおいて、斜線部
が遮光領域、それ以外の部分が透光領域であり、図１Ａ
に示す遮光領域（マスクパターン）の線幅方向の両側に
おける第１の透光領域および第２の透光領域を透過す
る、それぞれの光の位相が互いに１８０°程度ずれるよ
うに構成される。また、この一実施形態においては、図
１Ａに示すレベンソン位相シフトマスクにおける遮光部
分の線幅ｂ1を例えば１５０ｎｍ、透光部分の幅を例え
ば５００ｎｍとし、このレベンソン位相シフトマスクの
透光部分と図１Ｂに示すバイナリマスクにおける遮光部
分との重なり量ａ1を例えば１００ｎｍとする。
した、マスクにおけるパターン形状を示す。図１Ａおよ
び図１Ｂに示すロジック部ゲート想定パターンは、ゲー
ト長が例えば０．１０μｍの孤立ラインパターン形状の
レジストパターンを形成するためのパターンである。そ
して、図１Ａに示すパターン形状が、レベンソン位相シ
フトマスクにおけるパターン形状を示し、図１Ｂに示す
パターン形状が、バイナリマスクにおけるパターン形状
を示す。ここで、図１Ａおよび図１Ｂにおいて、斜線部
が遮光領域、それ以外の部分が透光領域であり、図１Ａ
に示す遮光領域（マスクパターン）の線幅方向の両側に
おける第１の透光領域および第２の透光領域を透過す
る、それぞれの光の位相が互いに１８０°程度ずれるよ
うに構成される。また、この一実施形態においては、図
１Ａに示すレベンソン位相シフトマスクにおける遮光部
分の線幅ｂ1を例えば１５０ｎｍ、透光部分の幅を例え
ば５００ｎｍとし、このレベンソン位相シフトマスクの
透光部分と図１Ｂに示すバイナリマスクにおける遮光部
分との重なり量ａ1を例えば１００ｎｍとする。
【００３０】また、図１Ｃおよび図１Ｄに示すロジック
部ゲート想定パターンは、ゲート長が例えば０．１０μ
ｍ、ゲートピッチが例えば０．３４μｍのラインアンド
スペースパターン（Ｌ／Ｓパターン）形状のレジストパ
ターンを形成するためのパターン形状である。そして、
図１Ｃに示すパターン形状が、レベンソン位相シフトマ
スクにおけるパターン形状を示し、図１Ｄに示すパター
ン形状が、バイナリマスクにおけるパターン形状を示
す。ここで、図１Ｃおよび図１Ｄにおいて、斜線部が遮
光領域、それ以外の部分が透光領域であり、図１Ｃに示
す遮光領域（マスクパターン）の線幅方向の両側におけ
る第１の透光領域および第２の透光領域を透過する、そ
れぞれの光の位相が互いに１８０°程度ずれるように構
成される。また、この一実施形態においては、図１Ｃに
示すレベンソン位相シフトマスクにおける遮光領域の線
幅ｂ2を例えば１１０ｎｍ、透光領域の幅ｃ2を例えば２
３０ｎｍとする。また、図１Ｄに示すバイナリマスクは
遮光領域のみで構成される。
部ゲート想定パターンは、ゲート長が例えば０．１０μ
ｍ、ゲートピッチが例えば０．３４μｍのラインアンド
スペースパターン（Ｌ／Ｓパターン）形状のレジストパ
ターンを形成するためのパターン形状である。そして、
図１Ｃに示すパターン形状が、レベンソン位相シフトマ
スクにおけるパターン形状を示し、図１Ｄに示すパター
ン形状が、バイナリマスクにおけるパターン形状を示
す。ここで、図１Ｃおよび図１Ｄにおいて、斜線部が遮
光領域、それ以外の部分が透光領域であり、図１Ｃに示
す遮光領域（マスクパターン）の線幅方向の両側におけ
る第１の透光領域および第２の透光領域を透過する、そ
れぞれの光の位相が互いに１８０°程度ずれるように構
成される。また、この一実施形態においては、図１Ｃに
示すレベンソン位相シフトマスクにおける遮光領域の線
幅ｂ2を例えば１１０ｎｍ、透光領域の幅ｃ2を例えば２
３０ｎｍとする。また、図１Ｄに示すバイナリマスクは
遮光領域のみで構成される。
【００３１】また、図２は、ＤＲＡＭ部におけるゲート
を想定したレジストパターンを形成するためのパターン
を示す。このＤＲＡＭ部ゲート想定パターンは、ゲート
長が例えば０．１０μｍ、ゲートピッチが例えば０．３
４μｍのＬ／Ｓパターン形状を有するレジストパターン
を形成するための、フォトマスクにおけるパターンであ
る。また、図２に示すパターン形状は、ハーフトーン位
相シフトマスクにおけるパターン形状を示す。ここで、
図２において、斜線部は透過率が例えば６．５％の遮光
領域であり、それ以外の部分が透光領域である。また、
この一実施形態においては、図２に示すハーフトーン位
相シフトマスクにおける遮光領域の線幅ｂ3を例えば１
３０ｎｍ、透光領域の幅ｃ3を例えば２１０ｎｍとす
る。なお、上述したａ1、ｂ1、ｂ2、ｂ3、ｃ1、ｃ2、ｃ
3の数値は、目的とするレジストパターの線幅により適
時決定される数値であるので、目的とするレジストパタ
ーンの線幅により、上述の数値以外の数値とすることも
可能である。
を想定したレジストパターンを形成するためのパターン
を示す。このＤＲＡＭ部ゲート想定パターンは、ゲート
長が例えば０．１０μｍ、ゲートピッチが例えば０．３
４μｍのＬ／Ｓパターン形状を有するレジストパターン
を形成するための、フォトマスクにおけるパターンであ
る。また、図２に示すパターン形状は、ハーフトーン位
相シフトマスクにおけるパターン形状を示す。ここで、
図２において、斜線部は透過率が例えば６．５％の遮光
領域であり、それ以外の部分が透光領域である。また、
この一実施形態においては、図２に示すハーフトーン位
相シフトマスクにおける遮光領域の線幅ｂ3を例えば１
３０ｎｍ、透光領域の幅ｃ3を例えば２１０ｎｍとす
る。なお、上述したａ1、ｂ1、ｂ2、ｂ3、ｃ1、ｃ2、ｃ
3の数値は、目的とするレジストパターの線幅により適
時決定される数値であるので、目的とするレジストパタ
ーンの線幅により、上述の数値以外の数値とすることも
可能である。
【００３２】また、図３Ａに、この一実施形態による１
回目の露光に用いられるレベンソン位相シフトマスクの
断面図を示す。図３Ａに示すように、このレベンソン位
相シフトマスクにおいては、例えば石英基板などのマス
ク基板１の主面に例えばＣｒからなる遮光膜２が設けら
れている。また、例えばエッチング法により、ロジック
部における遮光膜２とマスク基板１との部分に選択的に
スリット溝３、４が形成されている。これらのスリット
溝３、４は、それぞれ図１Ａおよび図１Ｃに示す第１の
透光領域および第２の透光領域を示す。他方、ＤＲＡＭ
部においては、全面に遮光膜２が形成されている。ま
た、この一実施形態によるレベンソン位相シフトマスク
に設けられるパターンは、図１Ａおよび図１Ｃに示すパ
ターン形状を有している。
回目の露光に用いられるレベンソン位相シフトマスクの
断面図を示す。図３Ａに示すように、このレベンソン位
相シフトマスクにおいては、例えば石英基板などのマス
ク基板１の主面に例えばＣｒからなる遮光膜２が設けら
れている。また、例えばエッチング法により、ロジック
部における遮光膜２とマスク基板１との部分に選択的に
スリット溝３、４が形成されている。これらのスリット
溝３、４は、それぞれ図１Ａおよび図１Ｃに示す第１の
透光領域および第２の透光領域を示す。他方、ＤＲＡＭ
部においては、全面に遮光膜２が形成されている。ま
た、この一実施形態によるレベンソン位相シフトマスク
に設けられるパターンは、図１Ａおよび図１Ｃに示すパ
ターン形状を有している。
【００３３】また、図３Ｂに、この一実施形態による２
回目の露光に用いられるフォトマスクの断面図を示す。
図３Ｂに示すように、このフォトマスクにおいては、例
えば石英基板などのマスク基板１１の主面に、透過率が
例えば６．５％で、所定のパターン形状を有するハーフ
トーン膜１２が設けられている。このハーフトーン膜１
２は、Ｃｒ系（例えば、ＣｒＯＮ）、モリブデン（Ｍ
ｏ）系（例えば、ＭｏＳｉＯＮ）、タングステン（Ｗ）
系（例えば、ＷＳｉＯＮ）、またはＳｉ系（例えば、Ｓ
ｉＮ）などの材料から構成されている。また、ロジック
部においては、ハーフトーン膜１２上に例えばＣｒから
なる遮光膜１３が設けられている。すなわち、２回目の
露光に用いられるフォトマスクは、ロジック部の形成領
域におけるレジストを露光するためのマスクの部分が、
バイナリマスクから構成されているとともに、ＤＲＡＭ
部の形成領域におけるレジストを露光するためのマスク
の部分がハーフトーン位相シフトマスクから構成されて
いる。この一実施形態によるバイナリ部とハーフトーン
部とが混載されたフォトマスクに設けられるパターン
は、図１Ｂ、図１Ｄおよび図２に示すパターン形状を有
している。
回目の露光に用いられるフォトマスクの断面図を示す。
図３Ｂに示すように、このフォトマスクにおいては、例
えば石英基板などのマスク基板１１の主面に、透過率が
例えば６．５％で、所定のパターン形状を有するハーフ
トーン膜１２が設けられている。このハーフトーン膜１
２は、Ｃｒ系（例えば、ＣｒＯＮ）、モリブデン（Ｍ
ｏ）系（例えば、ＭｏＳｉＯＮ）、タングステン（Ｗ）
系（例えば、ＷＳｉＯＮ）、またはＳｉ系（例えば、Ｓ
ｉＮ）などの材料から構成されている。また、ロジック
部においては、ハーフトーン膜１２上に例えばＣｒから
なる遮光膜１３が設けられている。すなわち、２回目の
露光に用いられるフォトマスクは、ロジック部の形成領
域におけるレジストを露光するためのマスクの部分が、
バイナリマスクから構成されているとともに、ＤＲＡＭ
部の形成領域におけるレジストを露光するためのマスク
の部分がハーフトーン位相シフトマスクから構成されて
いる。この一実施形態によるバイナリ部とハーフトーン
部とが混載されたフォトマスクに設けられるパターン
は、図１Ｂ、図１Ｄおよび図２に示すパターン形状を有
している。
【００３４】さて、以上のように構成されたフォトマス
クを用いて行う２回露光においては、まず、１回目の露
光として、開口数（ＮＡ）を０．６０に固定し、図３Ａ
に示すレベンソン位相シフトマスクを用いて、ロジック
部におけるレジストに対してロジック部ゲート想定パタ
ーンの露光を行う。この１回目の露光における光学条件
については、後述する。
クを用いて行う２回露光においては、まず、１回目の露
光として、開口数（ＮＡ）を０．６０に固定し、図３Ａ
に示すレベンソン位相シフトマスクを用いて、ロジック
部におけるレジストに対してロジック部ゲート想定パタ
ーンの露光を行う。この１回目の露光における光学条件
については、後述する。
【００３５】このレベンソン位相シフトマスクを用いた
露光を行った後、図３Ｂに示すバイナリ部とハーフトー
ン部とが混在したフォトマスクを用いて２回目の露光を
行う。そして、このバイナリ部とハーフトーン部とが混
在したフォトマスクを用いるとともに、例えば、部分コ
ヒーレンスファクタ（σ）が０．７５の１／２輪帯照明
を用いて、ロジック部およびＤＲＡＭ部におけるゲート
想定パターンの露光を行う。なお、詳細は後述するが、
この露光における光学条件の一例を挙げると、露光量を
例えば３６ｍＪ／ｃｍ2とし、フォーカスを例えば−
０．１μｍとする。
露光を行った後、図３Ｂに示すバイナリ部とハーフトー
ン部とが混在したフォトマスクを用いて２回目の露光を
行う。そして、このバイナリ部とハーフトーン部とが混
在したフォトマスクを用いるとともに、例えば、部分コ
ヒーレンスファクタ（σ）が０．７５の１／２輪帯照明
を用いて、ロジック部およびＤＲＡＭ部におけるゲート
想定パターンの露光を行う。なお、詳細は後述するが、
この露光における光学条件の一例を挙げると、露光量を
例えば３６ｍＪ／ｃｍ2とし、フォーカスを例えば−
０．１μｍとする。
【００３６】以上のようにして、２回露光を行った後、
例えば１００℃の温度で９０秒間、ポストエクスポージ
ャーベーク処理を行う。続いて、例えば２．３８％濃度
のテトラメチルアンモニウムハイドロオキサイド（ＴＭ
ＡＨ）からなる現像液を用いて、例えば６０秒間パドル
現像を行う。次に、純水リンスを行った後、例えば１０
０℃の温度で９０秒間、ポストベーク処理を行う。
例えば１００℃の温度で９０秒間、ポストエクスポージ
ャーベーク処理を行う。続いて、例えば２．３８％濃度
のテトラメチルアンモニウムハイドロオキサイド（ＴＭ
ＡＨ）からなる現像液を用いて、例えば６０秒間パドル
現像を行う。次に、純水リンスを行った後、例えば１０
０℃の温度で９０秒間、ポストベーク処理を行う。
【００３７】以上のようにして、ロジック部ゲート想定
パターン形状およびＤＲＡＭ部ゲート想定パターン形状
を有するレジストパターン（図示せず）が形成される。
パターン形状およびＤＲＡＭ部ゲート想定パターン形状
を有するレジストパターン（図示せず）が形成される。
【００３８】また、以上のようにしてレジストパターン
を形成する際の基盤として、半導体素子などが形成され
たＳｉ基板やＧａＡｓ基板などの半導体基板を用い、例
えばＤＲＡＭ混載ロジックＬＳＩを製造する場合、レジ
ストパターンの形成が終了した後、従来公知の方法によ
り、半導体基板に形成された導電膜や絶縁膜に対して、
このレジストパターンをマスクとして、エッチングや不
純物ドーピングを行い、順次所定のプロセスを経て、目
的とするＤＲＡＭ混載ロジックＬＳＩを製造する。
を形成する際の基盤として、半導体素子などが形成され
たＳｉ基板やＧａＡｓ基板などの半導体基板を用い、例
えばＤＲＡＭ混載ロジックＬＳＩを製造する場合、レジ
ストパターンの形成が終了した後、従来公知の方法によ
り、半導体基板に形成された導電膜や絶縁膜に対して、
このレジストパターンをマスクとして、エッチングや不
純物ドーピングを行い、順次所定のプロセスを経て、目
的とするＤＲＡＭ混載ロジックＬＳＩを製造する。
【００３９】次に、上述の２回露光工程を有するリソグ
ラフィプロセスにおける条件設定について説明する。
ラフィプロセスにおける条件設定について説明する。
【００４０】すなわち、上述した方法により基盤上に形
成されたレジストパターンに対して、露光裕度および焦
点深度からなるＥＤウィンドウを用いて、そのＤＲＡＭ
部およびロジック部におけるレジストパターンの線幅の
評価を行う。
成されたレジストパターンに対して、露光裕度および焦
点深度からなるＥＤウィンドウを用いて、そのＤＲＡＭ
部およびロジック部におけるレジストパターンの線幅の
評価を行う。
【００４１】まず、１回の露光（２回目の露光）により
形成されるべきＤＲＡＭ部ゲート想定パターン形状を有
するレジストパターンのＥＤウィンドウ評価を行う。な
お、この一実施形態におけるＥＤウィンドウ評価におい
ては、上述のようにσを０．７５（１／２輪帯照明）と
する。また、線幅規格としては０．１０μｍ±０．０１
μｍを許容範囲とする。ここで、図４に、この評価によ
り得られたウィンドウを示す。
形成されるべきＤＲＡＭ部ゲート想定パターン形状を有
するレジストパターンのＥＤウィンドウ評価を行う。な
お、この一実施形態におけるＥＤウィンドウ評価におい
ては、上述のようにσを０．７５（１／２輪帯照明）と
する。また、線幅規格としては０．１０μｍ±０．０１
μｍを許容範囲とする。ここで、図４に、この評価によ
り得られたウィンドウを示す。
【００４２】図４に示すウィンドウから、ＤＲＡＭ部に
おけるレジストパターンの線幅が、０．０９〜０．１１
μｍの範囲内に収まるＥＤウィンドウとして、露光量の
範囲が３５〜３６．５ｍＪ／ｃｍ2、かつフォーカスが
−０．３〜０．２μｍのＥＤウィンドウが得られた。こ
れにより、ＤＲＡＭ部ゲート想定パターンにおいて、露
光裕度として（(36.5-35)/36=）４．２％、焦点深度（D
epth Of Focus、ＤＯＦ）として０．５μｍが達成され
ることが確認された。
おけるレジストパターンの線幅が、０．０９〜０．１１
μｍの範囲内に収まるＥＤウィンドウとして、露光量の
範囲が３５〜３６．５ｍＪ／ｃｍ2、かつフォーカスが
−０．３〜０．２μｍのＥＤウィンドウが得られた。こ
れにより、ＤＲＡＭ部ゲート想定パターンにおいて、露
光裕度として（(36.5-35)/36=）４．２％、焦点深度（D
epth Of Focus、ＤＯＦ）として０．５μｍが達成され
ることが確認された。
【００４３】以上により、２回目の露光においては、σ
を０．７５に固定して１／２輪帯照明を用い、露光量お
よびフォーカスを、それぞれＤＲＡＭ部ゲート想定パタ
ーンにおけるＥＤウィンドウ内、すなわち、露光量を３
６ｍＪ／ｃｍ2程度およびフォーカスを−０．１μｍ程
度とするのが最適であることがわかる。なお、この露光
量およびフォーカスは、同時に露光されるロジック部に
おいても適用される。
を０．７５に固定して１／２輪帯照明を用い、露光量お
よびフォーカスを、それぞれＤＲＡＭ部ゲート想定パタ
ーンにおけるＥＤウィンドウ内、すなわち、露光量を３
６ｍＪ／ｃｍ2程度およびフォーカスを−０．１μｍ程
度とするのが最適であることがわかる。なお、この露光
量およびフォーカスは、同時に露光されるロジック部に
おいても適用される。
【００４４】続いて、少なくとも２回の露光により形成
されるべきロジック部ゲート想定パターン形状を有する
レジストパターンにおける、ゲート長が０．１０μｍの
孤立パターンと、ゲート長が０．１０μｍでゲートピッ
チが０．３４μｍのＬ／Ｓパターンとに対して、ＥＤウ
ィンドウ評価を行う。
されるべきロジック部ゲート想定パターン形状を有する
レジストパターンにおける、ゲート長が０．１０μｍの
孤立パターンと、ゲート長が０．１０μｍでゲートピッ
チが０．３４μｍのＬ／Ｓパターンとに対して、ＥＤウ
ィンドウ評価を行う。
【００４５】すなわち、まず、レベンソン位相シフトマ
スクにおけるシフタ幅が線幅に与える影響を最小限にす
るための光学条件を求める。ここで、図５に、σを０．
４０、０．５３および０．７５とした場合の、レジスト
パターンにおけるゲート線幅のシフタ幅依存性を示す。
図５から、σを０．５３以上とした場合に、シフタ幅に
よるレジストパターン中のゲート線幅の変動量を小さく
することができることがわかる。また、レベンソン位相
シフトマスクは、光の干渉を利用して解像力を向上させ
ているため、σの値は小さい方が望ましい。以上のこと
から、レベンソン位相シフトマスクを用いる１回目の露
光においては、σを０．５３に決定するのが望ましい。
スクにおけるシフタ幅が線幅に与える影響を最小限にす
るための光学条件を求める。ここで、図５に、σを０．
４０、０．５３および０．７５とした場合の、レジスト
パターンにおけるゲート線幅のシフタ幅依存性を示す。
図５から、σを０．５３以上とした場合に、シフタ幅に
よるレジストパターン中のゲート線幅の変動量を小さく
することができることがわかる。また、レベンソン位相
シフトマスクは、光の干渉を利用して解像力を向上させ
ているため、σの値は小さい方が望ましい。以上のこと
から、レベンソン位相シフトマスクを用いる１回目の露
光においては、σを０．５３に決定するのが望ましい。
【００４６】このようにして、１回目の露光を行った
後、このロジック部ゲート想定パターンにおけるＥＤウ
ィンドウ評価を行った。図６Ａに、ゲート長が０．１０
μｍの孤立パターンに関するウィンドウを示し、図６Ｂ
に、ゲート長が０．１０μｍでゲートピッチが０．３４
μｍのＬ／Ｓパターンに関するウィンドウを示す。図６
Ａから、ロジック部ゲート想定パターンにおける孤立パ
ターンの露光裕度が((36-34)/35=)５．７％であり、焦
点深度が０．４μｍとなることがわかる。また、図６Ｂ
から、ロジック部ゲート想定パターンにおいて、Ｌ／Ｓ
パターンの露光裕度が((38-34)/36=)１１．１％であ
り、焦点深度が０．４μｍであることがわかる。
後、このロジック部ゲート想定パターンにおけるＥＤウ
ィンドウ評価を行った。図６Ａに、ゲート長が０．１０
μｍの孤立パターンに関するウィンドウを示し、図６Ｂ
に、ゲート長が０．１０μｍでゲートピッチが０．３４
μｍのＬ／Ｓパターンに関するウィンドウを示す。図６
Ａから、ロジック部ゲート想定パターンにおける孤立パ
ターンの露光裕度が((36-34)/35=)５．７％であり、焦
点深度が０．４μｍとなることがわかる。また、図６Ｂ
から、ロジック部ゲート想定パターンにおいて、Ｌ／Ｓ
パターンの露光裕度が((38-34)/36=)１１．１％であ
り、焦点深度が０．４μｍであることがわかる。
【００４７】この図６に示すＥＤウィンドウから共通の
ウィンドウを抽出したものを図７に示す。図７に示すＥ
Ｄウィンドウ２１から、ロジック部ゲート想定パターン
における露光裕度が５．７％となり、焦点深度が０．４
μｍとなることがわかる。また、ＥＤウィンドウ２１に
より、１回目の露光における露光量を３４〜３６ｍＪ／
ｃｍ2とし、フォーカスを−０．５〜−０．１μｍとす
ることが望ましいことがわかる。また、図７に示すＥＤ
ウィンドウ２１の範囲から、十分なリソグラフィプロセ
ス裕度を確保することが可能となることがわかる。
ウィンドウを抽出したものを図７に示す。図７に示すＥ
Ｄウィンドウ２１から、ロジック部ゲート想定パターン
における露光裕度が５．７％となり、焦点深度が０．４
μｍとなることがわかる。また、ＥＤウィンドウ２１に
より、１回目の露光における露光量を３４〜３６ｍＪ／
ｃｍ2とし、フォーカスを−０．５〜−０．１μｍとす
ることが望ましいことがわかる。また、図７に示すＥＤ
ウィンドウ２１の範囲から、十分なリソグラフィプロセ
ス裕度を確保することが可能となることがわかる。
【００４８】以上説明したように、この一実施形態によ
れば、２回露光において、ＤＲＡＭ部におけるパターン
のように、パターン密度が高く単純なパターン形状が繰
り返される領域における露光を、ハーフトーン位相シフ
トマスクを有するフォトマスクを用いるとともに輪帯照
明などの変形照明を用いた１回の露光により行い、ロジ
ック部におけるパターンのように、パターン密度が低く
ランダムなパターン形状の領域での露光を、レベンソン
位相シフトマスクを用いた露光と、バイナリマスクおよ
び変形照明を用いた露光との少なくとも２回の露光を行
う、いわゆる高解像度露光により行うようにしているこ
とにより、フォトマスクにおけるパターンにＤＲＡＭ部
の形成用パターンとロジック部の形成用パターンとが混
載することに起因するレベンソン位相シフトマスクにお
けるローディング効果を回避することができ、焦点深度
と露光裕度とを拡大することが可能となる。これによ
り、ロジック部におけるパターンおよびＤＲＡＭ部にお
けるパターンを露光する場合において、高解像度で、十
分な露光裕度、焦点深度、および合わせ精度を確保する
ことができるので、マスクの製造に関しても、その限界
を考慮した上で、容易に作成可能になるとともに、半導
体装置の量産工程への適用をも図ることができる。
れば、２回露光において、ＤＲＡＭ部におけるパターン
のように、パターン密度が高く単純なパターン形状が繰
り返される領域における露光を、ハーフトーン位相シフ
トマスクを有するフォトマスクを用いるとともに輪帯照
明などの変形照明を用いた１回の露光により行い、ロジ
ック部におけるパターンのように、パターン密度が低く
ランダムなパターン形状の領域での露光を、レベンソン
位相シフトマスクを用いた露光と、バイナリマスクおよ
び変形照明を用いた露光との少なくとも２回の露光を行
う、いわゆる高解像度露光により行うようにしているこ
とにより、フォトマスクにおけるパターンにＤＲＡＭ部
の形成用パターンとロジック部の形成用パターンとが混
載することに起因するレベンソン位相シフトマスクにお
けるローディング効果を回避することができ、焦点深度
と露光裕度とを拡大することが可能となる。これによ
り、ロジック部におけるパターンおよびＤＲＡＭ部にお
けるパターンを露光する場合において、高解像度で、十
分な露光裕度、焦点深度、および合わせ精度を確保する
ことができるので、マスクの製造に関しても、その限界
を考慮した上で、容易に作成可能になるとともに、半導
体装置の量産工程への適用をも図ることができる。
【００４９】以上、この発明の一実施形態について具体
的に説明したが、この発明は、上述の一実施形態に限定
されるものではなく、この発明の技術的思想に基づく各
種の変形が可能である。
的に説明したが、この発明は、上述の一実施形態に限定
されるものではなく、この発明の技術的思想に基づく各
種の変形が可能である。
【００５０】例えば、上述の一実施形態において挙げた
数値はあくまでも例に過ぎず、必要に応じてこれと異な
る数値を用いてもよい。
数値はあくまでも例に過ぎず、必要に応じてこれと異な
る数値を用いてもよい。
【００５１】また、例えばこの発明によるレジストパタ
ーンを形成する基盤としては、半導体素子が形成された
半導体基板、配線が形成された基盤、半導体素子が形成
された半導体基板上に層間絶縁膜が形成された基盤な
ど、様々な基盤を用いることが可能である。そして、こ
の発明によるレジストパターンの形成方法は繰り返しパ
ターンとランダムなパターンとを有するレジストパター
ンの形成を要するあらゆる場合に適用することが可能で
ある。
ーンを形成する基盤としては、半導体素子が形成された
半導体基板、配線が形成された基盤、半導体素子が形成
された半導体基板上に層間絶縁膜が形成された基盤な
ど、様々な基盤を用いることが可能である。そして、こ
の発明によるレジストパターンの形成方法は繰り返しパ
ターンとランダムなパターンとを有するレジストパター
ンの形成を要するあらゆる場合に適用することが可能で
ある。
【００５２】
【発明の効果】以上説明したように、この発明の第１の
発明によれば、ランダムに配置されたパターン形状を有
する第１のレジストパターンと、繰り返しパターン形状
を有する第２のレジストパターンとからなるレジストパ
ターンのうちの、第１のレジストパターンの形成領域に
対して、光の干渉を用いた露光を少なくとも１回行い、
第１のレジストパターンの形成領域と第２のレジストパ
ターンの形成領域とに対して、変形照明を用い、第２の
フォトマスクを用いた露光を行うようにしていることに
より、パターン密度の異なるレジストパターンを、露光
裕度および焦点深度などのリソグラフィプロセス裕度を
十分に確保しつつ、精度良く形成することができる。
発明によれば、ランダムに配置されたパターン形状を有
する第１のレジストパターンと、繰り返しパターン形状
を有する第２のレジストパターンとからなるレジストパ
ターンのうちの、第１のレジストパターンの形成領域に
対して、光の干渉を用いた露光を少なくとも１回行い、
第１のレジストパターンの形成領域と第２のレジストパ
ターンの形成領域とに対して、変形照明を用い、第２の
フォトマスクを用いた露光を行うようにしていることに
より、パターン密度の異なるレジストパターンを、露光
裕度および焦点深度などのリソグラフィプロセス裕度を
十分に確保しつつ、精度良く形成することができる。
【００５３】また、この発明の第２の発明によれば、ラ
ンダムに配置されたパターン形状を有する第１のレジス
トパターンと、繰り返しパターン形状を有する第２のレ
ジストパターンとからなるレジストパターンのうちの、
第１のレジストパターンの形成領域に対して、光の干渉
を用いた露光を少なくとも１回行い、第１のレジストパ
ターンの形成領域と第２のレジストパターンの形成領域
とに対して、第１のフォトマスクによる光の干渉を用い
た露光以外の露光を、第２のフォトマスクと変形照明と
を用いて行うことにより、パターン密度の異なるレジス
トパターンを形成するようにしているので、パターン密
度の異なるレジストパターンを、露光裕度および焦点深
度などのリソグラフィプロセス裕度を十分に確保しつ
つ、精度良く形成することができる。したがって、パタ
ーン密度の異なるパターンが混載された半導体装置の量
産プロセスに適用することが可能となり、この場合にお
いても、高信頼性の半導体装置を製造することが可能と
なる。
ンダムに配置されたパターン形状を有する第１のレジス
トパターンと、繰り返しパターン形状を有する第２のレ
ジストパターンとからなるレジストパターンのうちの、
第１のレジストパターンの形成領域に対して、光の干渉
を用いた露光を少なくとも１回行い、第１のレジストパ
ターンの形成領域と第２のレジストパターンの形成領域
とに対して、第１のフォトマスクによる光の干渉を用い
た露光以外の露光を、第２のフォトマスクと変形照明と
を用いて行うことにより、パターン密度の異なるレジス
トパターンを形成するようにしているので、パターン密
度の異なるレジストパターンを、露光裕度および焦点深
度などのリソグラフィプロセス裕度を十分に確保しつ
つ、精度良く形成することができる。したがって、パタ
ーン密度の異なるパターンが混載された半導体装置の量
産プロセスに適用することが可能となり、この場合にお
いても、高信頼性の半導体装置を製造することが可能と
なる。
【図１】この発明の一実施形態によるレジストパターン
の形成に用いられるロジック部ゲート想定パターンの、
マスクにおけるパターン形状を示す平面図である。
の形成に用いられるロジック部ゲート想定パターンの、
マスクにおけるパターン形状を示す平面図である。
【図２】この発明の一実施形態によるＤＲＡＭ部ゲート
想定パターンの、マスクにおけるパターンを示す平面図
である。
想定パターンの、マスクにおけるパターンを示す平面図
である。
【図３】この発明の一実施形態による２回露光に用いら
れるフォトマスクを示す断面図である。
れるフォトマスクを示す断面図である。
【図４】この発明の一実施形態によるレジストパターン
の線幅のシフタ幅依存性を示すグラフである。
の線幅のシフタ幅依存性を示すグラフである。
【図５】この発明の一実施形態によるＤＲＡＭ部想定パ
ターンにおける露光量およびフォーカスを示すウィンド
ウである。
ターンにおける露光量およびフォーカスを示すウィンド
ウである。
【図６】この発明の一実施形態によるロジック部におけ
る孤立パターンとＬ／Ｓパターンとにおける露光量およ
びフォーカスを示すウィンドウである。
る孤立パターンとＬ／Ｓパターンとにおける露光量およ
びフォーカスを示すウィンドウである。
【図７】この発明の一実施形態によるロジック想定パタ
ーンの露光裕度と焦点深度とを示すＥＤウィンドウであ
る。
ーンの露光裕度と焦点深度とを示すＥＤウィンドウであ
る。
【図８】レベンソン位相シフトマスクおよび光の干渉を
説明するための断面図である。
説明するための断面図である。
【図９】従来技術のレベンソン位相シフトマスクにおけ
るローディング効果を説明するための断面図である。
るローディング効果を説明するための断面図である。
１、１１・・・マスク基板、２、１３・・・遮光膜、３
・・・スリット溝、１２・・・ハーフトーン膜、２１・
・・ＥＤウィンドウ
・・・スリット溝、１２・・・ハーフトーン膜、２１・
・・ＥＤウィンドウ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8242
Claims (12)
- 【請求項１】 基板上に塗布されたレジストに対して、 第１のフォトマスクに設けられたパターンにおける線幅
方向の両側の第１の領域と第２の領域とをそれぞれ透過
するそれぞれの光の干渉を用いた露光と、 第２のフォトマスクを用いた露光とを有する複数回の露
光の工程を有するレジストパターンの形成方法であっ
て、 上記レジストパターンが、ランダムに配置されたパター
ン形状を有する第１のレジストパターンと、繰り返しパ
ターン形状を有する第２のレジストパターンとからな
り、 上記第１のレジストパターンの形成領域に対して、上記
第１のフォトマスクを用い、上記光の干渉を用いた露光
を少なくとも１回行い、 上記第１のレジストパターンの形成領域と上記第２のレ
ジストパターンの形成領域とに対して、上記第２のフォ
トマスクを用いるとともに変形照明を用いた露光を行う
ようにしたことを特徴とするレジストパターンの形成方
法。 - 【請求項２】 上記第２のフォトマスクが、ハーフトー
ン位相シフトマスクから構成される部分を有することを
特徴とする請求項１記載のレジストパターンの形成方
法。 - 【請求項３】 上記第２のフォトマスクにおける上記ハ
ーフトーン位相シフトマスクから構成される部分が、上
記第２のレジストパターンの形成領域に照射される光の
透過領域に設けられていることを特徴とする請求項２記
載のレジストパターンの形成方法。 - 【請求項４】 上記第２のフォトマスクが、バイナリマ
スクから構成される部分とハーフトーン位相シフトマス
クから構成される部分とを有し、上記第２のフォトマス
クにおける上記バイナリマスクの部分が、上記第１のレ
ジストパターンの形成領域に照射される光の通過領域に
設けられ、上記第２のフォトマスクにおける上記ハーフ
トーン位相シフトマスクの部分が、上記第２のレジスト
パターンの形成領域に照射される光の通過領域に設けら
れていることを特徴とする請求項１記載のレジストパタ
ーンの形成方法。 - 【請求項５】 上記第１のフォトマスクがレベンソン位
相シフトマスクであることを特徴とする請求項１記載の
レジストパターンの形成方法。 - 【請求項６】 上記光の干渉を用いた露光を行う際の部
分コヒーレンスファクタを、上記第１のレジストパター
ンの線幅のシフタ幅依存性と、上記第１の領域と上記第
２の領域とのそれぞれの領域を通過する光の干渉性とか
ら決定するようにしたことを特徴とする請求項１記載の
レジストパターンの形成方法。 - 【請求項７】 半導体基板上に塗布されたレジストに対
して、第１のフォトマスクに設けられたパターンにおけ
る線幅方向の両側の第１の領域と第２の領域とをそれぞ
れ透過するそれぞれの光の干渉を用いた露光と、上記光
の干渉を用いた露光以外の、第２のフォトマスクを用い
た露光とを有する複数回の露光により形成されたレジス
トパターンをマスクとして、上記半導体基板に処理を施
すようにした半導体装置の製造方法であって、 上記レジストパターンが、ランダムに配置されたパター
ン形状を有する第１のレジストパターンと、繰り返しパ
ターン形状を有する第２のレジストパターンとからな
り、 上記第１のレジストパターンの形成領域に対して、上記
第１のフォトマスクを用い、上記光の干渉を用いた露光
を少なくとも１回行い、 上記第１のレジストパターンの形成領域と上記第２のレ
ジストパターンの形成領域とに対して、上記第２のフォ
トマスクを用いるとともに変形照明を用いた露光を行う
ようにしたことを特徴とする半導体装置の製造方法。 - 【請求項８】 上記第２のフォトマスクが、ハーフトー
ン位相シフトマスクから構成される部分を有することを
特徴とする請求項７記載の半導体装置の製造方法。 - 【請求項９】 上記第２のフォトマスクにおける上記ハ
ーフトーン位相シフトマスクから構成される部分が、上
記第２のレジストパターンの形成領域に照射される光の
透過領域に設けられていることを特徴とする請求項８記
載の半導体装置の製造方法。 - 【請求項１０】 上記第２のフォトマスクが、バイナリ
マスクから構成される部分とハーフトーン位相シフトマ
スクから構成される部分とを有し、上記第２のフォトマ
スクにおける上記バイナリマスクの部分が、上記第１の
レジストパターンの形成領域に照射される光の通過領域
に設けられ、上記第２のフォトマスクにおける上記ハー
フトーン位相シフトマスクの部分が、上記第２のレジス
トパターンの形成領域に照射される光の通過領域に設け
られていることを特徴とする請求項７記載の半導体装置
の製造方法。 - 【請求項１１】 上記第１のフォトマスクがレベンソン
位相シフトマスクであることを特徴とする請求項７記載
の半導体装置の製造方法。 - 【請求項１２】 上記光の干渉を用いた露光を行う際の
部分コヒーレンスファクタを、上記第１のレジストパタ
ーンの線幅のシフタ幅依存性と、上記第１の領域と上記
第２の領域とのそれぞれの領域を通過する光の干渉性と
から決定するようにしたことを特徴とする請求項７記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000047604A JP2001237173A (ja) | 2000-02-24 | 2000-02-24 | レジストパターンの形成方法および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000047604A JP2001237173A (ja) | 2000-02-24 | 2000-02-24 | レジストパターンの形成方法および半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001237173A true JP2001237173A (ja) | 2001-08-31 |
Family
ID=18569828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000047604A Pending JP2001237173A (ja) | 2000-02-24 | 2000-02-24 | レジストパターンの形成方法および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001237173A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004207703A (ja) * | 2002-12-06 | 2004-07-22 | Tokyo Electron Ltd | プロセス制御システム及びプロセス制御方法 |
| KR100447108B1 (ko) * | 2001-12-28 | 2004-09-04 | 주식회사 하이닉스반도체 | 마스크 제조방법 |
| JP2007013088A (ja) * | 2005-06-29 | 2007-01-18 | Hynix Semiconductor Inc | 二重露光技術を用いた二重露光方法及びこの二重露光方法のためのフォトマスク |
| JP2008233488A (ja) * | 2007-03-20 | 2008-10-02 | Dainippon Printing Co Ltd | 位相シフトマスクの製造方法および位相シフトマスク |
| JP2009092789A (ja) * | 2007-10-05 | 2009-04-30 | Elpida Memory Inc | 位相シフト型フォトマスクの製造方法、位相シフト型フォトマスク、半導体装置の製造方法及び半導体装置 |
| CN116626987A (zh) * | 2023-07-17 | 2023-08-22 | 上海鲲游科技有限公司 | 一种基于Lag效应的工艺调制方法 |
-
2000
- 2000-02-24 JP JP2000047604A patent/JP2001237173A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100447108B1 (ko) * | 2001-12-28 | 2004-09-04 | 주식회사 하이닉스반도체 | 마스크 제조방법 |
| JP2004207703A (ja) * | 2002-12-06 | 2004-07-22 | Tokyo Electron Ltd | プロセス制御システム及びプロセス制御方法 |
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| JP2009092789A (ja) * | 2007-10-05 | 2009-04-30 | Elpida Memory Inc | 位相シフト型フォトマスクの製造方法、位相シフト型フォトマスク、半導体装置の製造方法及び半導体装置 |
| CN116626987A (zh) * | 2023-07-17 | 2023-08-22 | 上海鲲游科技有限公司 | 一种基于Lag效应的工艺调制方法 |
| CN116626987B (zh) * | 2023-07-17 | 2023-10-10 | 上海鲲游科技有限公司 | 一种基于Lag效应的工艺调制方法 |
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|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20050111 |