JP2001225510A - 画像処理装置 - Google Patents
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Abstract
(57)【要約】
【課題】 画像処理装置において、安価かつ高精度に複
数の画像データ間の主走査倍率ずれを防止する。 【解決手段】 中央処理手段１により指定された制御情
報を格納する設定手段２と、１画素単位以下の画素単位
の基本周期を持つクロックを生成するクロック発生手段
３と、中央処理手段１により指定された制御情報に基づ
きクロック発生手段３から出力されるクロックの周波数
を相互に独立して所望レベルに調整する周波数可変手段
４〜７と、外部装置との間で所定のデータの授受を行う
画像入力接続手段８と、周波数可変手段４〜７から出力
されたクロックの周波数に基づいてパラレル画像データ
をシリアル画像データに変換する画像処理手段９〜１２
と、シリアル画像データを外部装置へ伝達する画像出力
接続手段１３とを有する画像処理装置とする。
数の画像データ間の主走査倍率ずれを防止する。 【解決手段】 中央処理手段１により指定された制御情
報を格納する設定手段２と、１画素単位以下の画素単位
の基本周期を持つクロックを生成するクロック発生手段
３と、中央処理手段１により指定された制御情報に基づ
きクロック発生手段３から出力されるクロックの周波数
を相互に独立して所望レベルに調整する周波数可変手段
４〜７と、外部装置との間で所定のデータの授受を行う
画像入力接続手段８と、周波数可変手段４〜７から出力
されたクロックの周波数に基づいてパラレル画像データ
をシリアル画像データに変換する画像処理手段９〜１２
と、シリアル画像データを外部装置へ伝達する画像出力
接続手段１３とを有する画像処理装置とする。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータの周
辺装置として使用される画像処理装置に関し、特に、レ
ーザビームを用いた高速処理が可能な画像処理装置に関
するものである。
辺装置として使用される画像処理装置に関し、特に、レ
ーザビームを用いた高速処理が可能な画像処理装置に関
するものである。
【０００２】
【従来の技術】近年、レーザビームプリンタ等の画像処
理装置においては、コンピュータ上などの大容量の画像
データを高速・高画質に印字処理する機会が増大してい
る。このような画像処理装置では、複数色の画像データ
を重ね合わせてフルカラー印字を行う技術が主流であ
る。
理装置においては、コンピュータ上などの大容量の画像
データを高速・高画質に印字処理する機会が増大してい
る。このような画像処理装置では、複数色の画像データ
を重ね合わせてフルカラー印字を行う技術が主流であ
る。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
装置においては、画像データの重ね合わせの際、さまざ
まな要因により各画像データ相互間の主走査倍率ずれが
発生している。そして、正確な画像位置合わせを行うた
めには、主に機構系や光学系などに超高精度なメカニズ
ムが必要となり、装置が非常に高価になる。
装置においては、画像データの重ね合わせの際、さまざ
まな要因により各画像データ相互間の主走査倍率ずれが
発生している。そして、正確な画像位置合わせを行うた
めには、主に機構系や光学系などに超高精度なメカニズ
ムが必要となり、装置が非常に高価になる。
【０００４】そこで、本発明は、安価かつ高精度に複数
の画像データ間の主走査倍率ずれを防止することのでき
る画像処理装置を提供することを目的とする。
の画像データ間の主走査倍率ずれを防止することのでき
る画像処理装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】この課題を解決するため
に、本発明の画像処理装置は、装置全体の動作制御を行
う中央処理手段と、中央処理手段により指定された制御
情報を格納する設定手段と、１画素単位以下の画素単位
の基本周期を持つクロックを生成するクロック発生手段
と、複数の現像色にそれぞれ対応して設けられ、中央処
理手段により指定された制御情報に基づきクロック発生
手段から出力されるクロックの周波数を相互に独立して
所望レベルに調整する複数の周波数可変手段と、外部装
置との間で所定のデータの授受を行う画像入力接続手段
と、複数の現像色にそれぞれ対応して設けられ、周波数
可変手段から出力されたクロックの周波数に基づいて、
画像入力接続手段から入力されるパラレル画像データを
シリアル画像データに変換する複数の画像処理手段と、
シリアル画像データを外部装置へ伝達する画像出力接続
手段とを有する構成としたものである。
に、本発明の画像処理装置は、装置全体の動作制御を行
う中央処理手段と、中央処理手段により指定された制御
情報を格納する設定手段と、１画素単位以下の画素単位
の基本周期を持つクロックを生成するクロック発生手段
と、複数の現像色にそれぞれ対応して設けられ、中央処
理手段により指定された制御情報に基づきクロック発生
手段から出力されるクロックの周波数を相互に独立して
所望レベルに調整する複数の周波数可変手段と、外部装
置との間で所定のデータの授受を行う画像入力接続手段
と、複数の現像色にそれぞれ対応して設けられ、周波数
可変手段から出力されたクロックの周波数に基づいて、
画像入力接続手段から入力されるパラレル画像データを
シリアル画像データに変換する複数の画像処理手段と、
シリアル画像データを外部装置へ伝達する画像出力接続
手段とを有する構成としたものである。
【０００６】これにより、中央処理手段により指定され
た制御情報に基づいて各現像色に対応したクロックの周
波数を調整しているので、安価かつ高精度に複数の画像
データ間の主走査倍率ずれを防止することが可能にな
る。
た制御情報に基づいて各現像色に対応したクロックの周
波数を調整しているので、安価かつ高精度に複数の画像
データ間の主走査倍率ずれを防止することが可能にな
る。
【０００７】
【発明の実施の形態】本発明の請求項１に記載の発明
は、装置全体の動作制御を行う中央処理手段と、中央処
理手段により指定された制御情報を格納する設定手段
と、１画素単位以下の画素単位の基本周期を持つクロッ
クを生成するクロック発生手段と、複数の現像色にそれ
ぞれ対応して設けられ、中央処理手段により指定された
制御情報に基づきクロック発生手段から出力されるクロ
ックの周波数を相互に独立して所望レベルに調整する複
数の周波数可変手段と、外部装置との間で所定のデータ
の授受を行う画像入力接続手段と、複数の現像色にそれ
ぞれ対応して設けられ、周波数可変手段から出力された
クロックの周波数に基づいて、画像入力接続手段から入
力されるパラレル画像データをシリアル画像データに変
換する複数の画像処理手段と、シリアル画像データを外
部装置へ伝達する画像出力接続手段とを有する画像処理
装置であり、中央処理手段により指定された制御情報に
基づいて各現像色に対応したクロックの周波数を調整し
ているので、安価かつ高精度に複数の画像データ間の主
走査倍率ずれを防止することが可能になるという作用を
有する。
は、装置全体の動作制御を行う中央処理手段と、中央処
理手段により指定された制御情報を格納する設定手段
と、１画素単位以下の画素単位の基本周期を持つクロッ
クを生成するクロック発生手段と、複数の現像色にそれ
ぞれ対応して設けられ、中央処理手段により指定された
制御情報に基づきクロック発生手段から出力されるクロ
ックの周波数を相互に独立して所望レベルに調整する複
数の周波数可変手段と、外部装置との間で所定のデータ
の授受を行う画像入力接続手段と、複数の現像色にそれ
ぞれ対応して設けられ、周波数可変手段から出力された
クロックの周波数に基づいて、画像入力接続手段から入
力されるパラレル画像データをシリアル画像データに変
換する複数の画像処理手段と、シリアル画像データを外
部装置へ伝達する画像出力接続手段とを有する画像処理
装置であり、中央処理手段により指定された制御情報に
基づいて各現像色に対応したクロックの周波数を調整し
ているので、安価かつ高精度に複数の画像データ間の主
走査倍率ずれを防止することが可能になるという作用を
有する。
【０００８】本発明の請求項２に記載の発明は、装置全
体の動作制御を行う中央処理手段と、中央処理手段によ
り指定された制御情報を格納する設定手段と、１画素単
位以下の画素単位の基本周期を持つクロックを生成する
クロック発生手段と、所定の一色以外の現像色にそれぞ
れ対応して設けられ、中央処理手段により指定された制
御情報に基づきクロック発生手段から出力されるクロッ
クの周波数を相互に独立して所望レベルに調整する複数
の周波数可変手段と、外部装置との間で所定のデータの
授受を行う画像入力接続手段と、全ての現像色にそれぞ
れ対応して設けられ、クロック発生手段から出力された
クロックの周波数およびこの周波数を基準として周波数
可変手段から出力されたクロックの周波数に基づいて、
画像入力接続手段から入力されるパラレル画像データを
シリアル画像データに変換する複数の画像処理手段と、
シリアル画像データを外部装置へ伝達する画像出力接続
手段とを有する画像処理装置であり、回路が簡素化され
て、装置のコストダウンを図ることが可能になるという
作用を有する。
体の動作制御を行う中央処理手段と、中央処理手段によ
り指定された制御情報を格納する設定手段と、１画素単
位以下の画素単位の基本周期を持つクロックを生成する
クロック発生手段と、所定の一色以外の現像色にそれぞ
れ対応して設けられ、中央処理手段により指定された制
御情報に基づきクロック発生手段から出力されるクロッ
クの周波数を相互に独立して所望レベルに調整する複数
の周波数可変手段と、外部装置との間で所定のデータの
授受を行う画像入力接続手段と、全ての現像色にそれぞ
れ対応して設けられ、クロック発生手段から出力された
クロックの周波数およびこの周波数を基準として周波数
可変手段から出力されたクロックの周波数に基づいて、
画像入力接続手段から入力されるパラレル画像データを
シリアル画像データに変換する複数の画像処理手段と、
シリアル画像データを外部装置へ伝達する画像出力接続
手段とを有する画像処理装置であり、回路が簡素化され
て、装置のコストダウンを図ることが可能になるという
作用を有する。
【０００９】本発明の請求項３に記載の発明は、請求項
２記載の装置において、複数の画像処理手段による画像
データの追加および削除処理、または複数の周波数可変
手段による周波数可変処理の何れかを中央処理手段によ
り指定された制御情報に基づいて選択する画像処理装置
であり、より安価かつ高精度に複数の画像データ間の主
走査倍率ずれを防止することが可能になるという作用を
有する。
２記載の装置において、複数の画像処理手段による画像
データの追加および削除処理、または複数の周波数可変
手段による周波数可変処理の何れかを中央処理手段によ
り指定された制御情報に基づいて選択する画像処理装置
であり、より安価かつ高精度に複数の画像データ間の主
走査倍率ずれを防止することが可能になるという作用を
有する。
【００１０】以下、本発明の実施の形態について、図１
から図７を用いて説明する。なお、これらの図面におい
て同一の部材には同一の符号を付しており、また、重複
した説明は省略されている。
から図７を用いて説明する。なお、これらの図面におい
て同一の部材には同一の符号を付しており、また、重複
した説明は省略されている。
【００１１】（実施の形態１）図１は本発明の実施の形
態１における画像処理装置の装置構成を示すブロック
図、図２は図１の画像処理装置の回路構成を示すブロッ
ク図、図３は図１の画像処理装置の第４の周波数可変手
段の回路構成を示すブロック図、図４は図１の画像処理
装置における第４の周波数可変手段のタイミングチャー
トである。
態１における画像処理装置の装置構成を示すブロック
図、図２は図１の画像処理装置の回路構成を示すブロッ
ク図、図３は図１の画像処理装置の第４の周波数可変手
段の回路構成を示すブロック図、図４は図１の画像処理
装置における第４の周波数可変手段のタイミングチャー
トである。
【００１２】図１に示すように、本実施の形態の画像処
理装置は、装置全体の動作制御を行う中央処理手段１
と、中央処理手段１により指定された制御情報を格納す
る設定手段２と、１画素単位以下の画素単位の基本周期
を持つクロックを生成するクロック発生手段３と、複数
の現像色にそれぞれ対応して設けられ、中央処理手段１
により指定された制御情報に基づきクロック発生手段３
から出力されるクロックの周波数を相互に独立して所望
レベルに調整する第１の周波数可変手段４、第２の周波
数可変手段５、第３の周波数可変手段６、第４の周波数
可変手段７と、外部装置との間で所定のデータの授受を
行う画像入力接続手段８と、複数の現像色にそれぞれ対
応して設けられ、第１の周波数可変手段４、第２の周波
数可変手段５、第３の周波数可変手段６、第４の周波数
可変手段７から出力されたクロックの周波数に基づい
て、画像入力接続手段８から入力されるパラレル画像デ
ータをシリアル画像データに変換する第１の画像処理手
段９、第２の画像処理手段１０、第３の画像処理手段１
１、第４の画像処理手段１２と、シリアル画像データを
外部装置へ伝達するための画像出力接続手段１３を備え
ている。
理装置は、装置全体の動作制御を行う中央処理手段１
と、中央処理手段１により指定された制御情報を格納す
る設定手段２と、１画素単位以下の画素単位の基本周期
を持つクロックを生成するクロック発生手段３と、複数
の現像色にそれぞれ対応して設けられ、中央処理手段１
により指定された制御情報に基づきクロック発生手段３
から出力されるクロックの周波数を相互に独立して所望
レベルに調整する第１の周波数可変手段４、第２の周波
数可変手段５、第３の周波数可変手段６、第４の周波数
可変手段７と、外部装置との間で所定のデータの授受を
行う画像入力接続手段８と、複数の現像色にそれぞれ対
応して設けられ、第１の周波数可変手段４、第２の周波
数可変手段５、第３の周波数可変手段６、第４の周波数
可変手段７から出力されたクロックの周波数に基づい
て、画像入力接続手段８から入力されるパラレル画像デ
ータをシリアル画像データに変換する第１の画像処理手
段９、第２の画像処理手段１０、第３の画像処理手段１
１、第４の画像処理手段１２と、シリアル画像データを
外部装置へ伝達するための画像出力接続手段１３を備え
ている。
【００１３】なお、本実施の形態においては、４つの周
波数可変手段４〜７と４つの画像処理手段９〜１２が設
けられているが、これは現像色の数だけ設けられていれ
ばよく、４つに限定されるものではない。
波数可変手段４〜７と４つの画像処理手段９〜１２が設
けられているが、これは現像色の数だけ設けられていれ
ばよく、４つに限定されるものではない。
【００１４】図２において、中央処理装置（以下、「Ｃ
ＰＵ」という。）１４は中央処理手段１を実現してお
り、本装置全体の制御を行う。レジスタファイル１５は
設定手段２を実現しており、ＣＰＵ１４と接続され、Ｃ
ＰＵ１４により指定された制御情報を格納する。発振器
１６はクロック発生手段３を実現しており、１画素単位
あるいはそれ以下の画素単位の基本周期を持つクロック
を生成する。
ＰＵ」という。）１４は中央処理手段１を実現してお
り、本装置全体の制御を行う。レジスタファイル１５は
設定手段２を実現しており、ＣＰＵ１４と接続され、Ｃ
ＰＵ１４により指定された制御情報を格納する。発振器
１６はクロック発生手段３を実現しており、１画素単位
あるいはそれ以下の画素単位の基本周期を持つクロック
を生成する。
【００１５】黒（以下、「Ｋ」という。）色用ＰＬＬシ
ンセサイザ１７は第１の周波数可変手段４を、シアン
（以下、「Ｃ」という。）色用ＰＬＬシンセサイザ１８
は第２の周波数可変手段５を、マゼンタ（以下、「Ｍ」
という。）色用ＰＬＬシンセサイザ１９は第３の周波数
可変手段６を、イエロー（以下、「Ｙ」という。）色用
ＰＬＬシンセサイザ２０は第４の周波数可変手段７をそ
れぞれ実現しており、レジスタファイル１５と接続され
たＣＰＵ１４により指定された制御情報により、発振器
１６から出力されるクロックの周波数をそれぞれ独立し
て調整することが可能になっている。
ンセサイザ１７は第１の周波数可変手段４を、シアン
（以下、「Ｃ」という。）色用ＰＬＬシンセサイザ１８
は第２の周波数可変手段５を、マゼンタ（以下、「Ｍ」
という。）色用ＰＬＬシンセサイザ１９は第３の周波数
可変手段６を、イエロー（以下、「Ｙ」という。）色用
ＰＬＬシンセサイザ２０は第４の周波数可変手段７をそ
れぞれ実現しており、レジスタファイル１５と接続され
たＣＰＵ１４により指定された制御情報により、発振器
１６から出力されるクロックの周波数をそれぞれ独立し
て調整することが可能になっている。
【００１６】ビデオ入力コネクタ２１は画像入力接続手
段８を実現しており、本装置と外部機器との間に配置さ
れ、印字領域指定のための制御バス、外部機器との画像
データ授受のためのデータバスが接続されている。
段８を実現しており、本装置と外部機器との間に配置さ
れ、印字領域指定のための制御バス、外部機器との画像
データ授受のためのデータバスが接続されている。
【００１７】Ｋ色用画像処理回路２２は第１の画像処理
手段９を、Ｃ色用画像処理回路２３は第２の画像処理手
段１０を、Ｍ色用画像処理回路２４は第３の画像処理手
段１１を、Ｙ色用画像処理回路２５は第４の画像処理手
段１２をそれぞれ実現しており、ビデオ入力コネクタ２
１から入力されるパラレル画像データに対してスキュー
補正処理あるいはスムージング処理等の画像処理を行っ
た後、これをシリアル画像データへと変換する。
手段９を、Ｃ色用画像処理回路２３は第２の画像処理手
段１０を、Ｍ色用画像処理回路２４は第３の画像処理手
段１１を、Ｙ色用画像処理回路２５は第４の画像処理手
段１２をそれぞれ実現しており、ビデオ入力コネクタ２
１から入力されるパラレル画像データに対してスキュー
補正処理あるいはスムージング処理等の画像処理を行っ
た後、これをシリアル画像データへと変換する。
【００１８】ビデオ出力コネクタ２６は画像出力接続手
段１３を実現しており、画像処理を行ったシリアル画像
データを外部装置へ伝達する。ビデオ出力コネクタ２６
は、例えばレーザスキャニングユニット（以下、「ＬＳ
Ｕ」という。）やＬＥＤヘッドなどの外部画像形成装置
と接続され、処理された画像データが外部画像形成装置
へと伝達され印字が行われる。そして、本装置では、シ
アン（Ｃ）・マゼンタ（Ｍ）・イエロー（Ｙ）・ブラッ
ク（Ｋ）など複数の種類の画像データを独立して処理す
ることが可能となっている。
段１３を実現しており、画像処理を行ったシリアル画像
データを外部装置へ伝達する。ビデオ出力コネクタ２６
は、例えばレーザスキャニングユニット（以下、「ＬＳ
Ｕ」という。）やＬＥＤヘッドなどの外部画像形成装置
と接続され、処理された画像データが外部画像形成装置
へと伝達され印字が行われる。そして、本装置では、シ
アン（Ｃ）・マゼンタ（Ｍ）・イエロー（Ｙ）・ブラッ
ク（Ｋ）など複数の種類の画像データを独立して処理す
ることが可能となっている。
【００１９】図３に第４の周波数可変手段７（Ｙ色用Ｐ
ＬＬシンセサイザ２０）の内部回路を示す。なお、第１
の周波数可変手段４（Ｋ色用ＰＬＬシンセサイザ１
７）、第２の周波数可変手段５（Ｃ色用ＰＬＬシンセサ
イザ１８）および第３の周波数可変手段６（Ｍ色用ＰＬ
Ｌシンセサイザ１９）の内部回路は図３に示すものと同
一であり、それぞれ相互に独立して任意に調整すること
が可能になっている。
ＬＬシンセサイザ２０）の内部回路を示す。なお、第１
の周波数可変手段４（Ｋ色用ＰＬＬシンセサイザ１
７）、第２の周波数可変手段５（Ｃ色用ＰＬＬシンセサ
イザ１８）および第３の周波数可変手段６（Ｍ色用ＰＬ
Ｌシンセサイザ１９）の内部回路は図３に示すものと同
一であり、それぞれ相互に独立して任意に調整すること
が可能になっている。
【００２０】図３において、Ｒカウンタ２７およびＮカ
ウンタ２８は、それぞれ設定手段２（レジスタファイル
１５）と接続され中央処理手段１（ＣＰＵ１４）により
指定されたパラメータＲ値およびＮ値によりＲ分周動作
およびＮ分周動作を行う。位相検出器２９は、Ｒカウン
タ２７の出力とＮカウンタ２８の出力との位相差を検出
する。ループフィルタ３０は位置検出器２９から出力さ
れた誤差信号を平滑化する。そして、電圧制御発振器
（以下、「ＶＣＯ」という。）３１は平滑化された誤差
信号に基づいて発振周波数を変更する。
ウンタ２８は、それぞれ設定手段２（レジスタファイル
１５）と接続され中央処理手段１（ＣＰＵ１４）により
指定されたパラメータＲ値およびＮ値によりＲ分周動作
およびＮ分周動作を行う。位相検出器２９は、Ｒカウン
タ２７の出力とＮカウンタ２８の出力との位相差を検出
する。ループフィルタ３０は位置検出器２９から出力さ
れた誤差信号を平滑化する。そして、電圧制御発振器
（以下、「ＶＣＯ」という。）３１は平滑化された誤差
信号に基づいて発振周波数を変更する。
【００２１】これによれば、クロック発生手段３（発振
器１６）からの出力は、周波数ｆｉなるクロック入力と
してＲカウンタ２７に供給され、Ｒ分周されることで周
波数ｆｒなる内部クロックが生成される。一方、周波数
ｆｏなるＶＣＯ３１からの出力はＮカウンタ２８にてＮ
分周され、周波数ｆｎなる内部クロックが生成される。
位相検出器２９はｆｒとｆｎとの比較を行い、両者の不
一致領域を誤差成分としてループフィルタ３０へと伝達
する。ループフィルタ３０は本誤差信号を平滑してＶＣ
Ｏ３１へと伝達する。そして、ＶＣＯ３１は、平滑化さ
れた誤差信号に基づいて発振周波数を変更する。このよ
うにして、最終的にｆｒとｆｎが同一周波数かつ同位相
になるように制御される。
器１６）からの出力は、周波数ｆｉなるクロック入力と
してＲカウンタ２７に供給され、Ｒ分周されることで周
波数ｆｒなる内部クロックが生成される。一方、周波数
ｆｏなるＶＣＯ３１からの出力はＮカウンタ２８にてＮ
分周され、周波数ｆｎなる内部クロックが生成される。
位相検出器２９はｆｒとｆｎとの比較を行い、両者の不
一致領域を誤差成分としてループフィルタ３０へと伝達
する。ループフィルタ３０は本誤差信号を平滑してＶＣ
Ｏ３１へと伝達する。そして、ＶＣＯ３１は、平滑化さ
れた誤差信号に基づいて発振周波数を変更する。このよ
うにして、最終的にｆｒとｆｎが同一周波数かつ同位相
になるように制御される。
【００２２】これにより、中央処理手段１（ＣＰＵ１
４）により指定されたパラメータＲ値およびパラメータ
Ｎ値を設定することにより出力周波数ｆｏを変化させる
ことが可能になり、ｆｏ＝（Ｎ×ｆｉ÷Ｒ）なる関係が
成り立つ。なお、ここでは、ごく一般的なＰＬＬシンセ
サイザを用いて説明しているが、他の異なるアーキテク
チャを使用することで同様な周波数可変手段を実現して
もよい。
４）により指定されたパラメータＲ値およびパラメータ
Ｎ値を設定することにより出力周波数ｆｏを変化させる
ことが可能になり、ｆｏ＝（Ｎ×ｆｉ÷Ｒ）なる関係が
成り立つ。なお、ここでは、ごく一般的なＰＬＬシンセ
サイザを用いて説明しているが、他の異なるアーキテク
チャを使用することで同様な周波数可変手段を実現して
もよい。
【００２３】次に、以上のように構成された本実施の形
態の画像処理装置の動作について説明する。
態の画像処理装置の動作について説明する。
【００２４】図４に実施の形態１の画像処理装置におけ
る第４の画像処理手段１２（Ｙ色用画像処理回路２５）
のタイミングチャートを示す。なお、第１の画像処理手
段９（Ｋ色用画像処理回路２２）、第２の画像処理手段
１０（Ｃ色用画像処理回路２３）および第３の画像処理
手段１１（Ｍ色用画像処理回路２４）のタイミングチャ
ートについては図４に示すものと同一であり、それぞれ
相互に独立して動作が可能となっている。
る第４の画像処理手段１２（Ｙ色用画像処理回路２５）
のタイミングチャートを示す。なお、第１の画像処理手
段９（Ｋ色用画像処理回路２２）、第２の画像処理手段
１０（Ｃ色用画像処理回路２３）および第３の画像処理
手段１１（Ｍ色用画像処理回路２４）のタイミングチャ
ートについては図４に示すものと同一であり、それぞれ
相互に独立して動作が可能となっている。
【００２５】図４において、ＨＳＺは画像データＷＤＡ
ＴＡの有効領域を示すステータス信号を示している。こ
のＨＳＺがアクティブになると、外部装置はＨＳＺに同
調してＷＤＡＴＡの転送を開始し、画像入力接続手段８
（ビデオ入力コネクタ２１）を介して各画像処理回路へ
各色のＷＤＡＴＡを転送する。
ＴＡの有効領域を示すステータス信号を示している。こ
のＨＳＺがアクティブになると、外部装置はＨＳＺに同
調してＷＤＡＴＡの転送を開始し、画像入力接続手段８
（ビデオ入力コネクタ２１）を介して各画像処理回路へ
各色のＷＤＡＴＡを転送する。
【００２６】第４の画像処理手段１２（Ｙ色用画像処理
回路２５）は、ＨＳＺがアクティブになると、内部メモ
リへの書き込み制御信号ＮＷＲパルスを生成する。な
お、内部メモリはデュアルポートタイプを使用している
が、シングルポートタイプでもよい。ＮＷＲパルスの立
ち上がりエッジで、内部メモリは８ｂｉｔのＷＤＡＴＡ
をメモリセルへと格納する。なお、一つの色のＷＤＡＴ
Ａが８画素単位にて転送されているため、メモリへの格
納も８画素単位にて行っているが、これらは他の画素単
位でもよい。
回路２５）は、ＨＳＺがアクティブになると、内部メモ
リへの書き込み制御信号ＮＷＲパルスを生成する。な
お、内部メモリはデュアルポートタイプを使用している
が、シングルポートタイプでもよい。ＮＷＲパルスの立
ち上がりエッジで、内部メモリは８ｂｉｔのＷＤＡＴＡ
をメモリセルへと格納する。なお、一つの色のＷＤＡＴ
Ａが８画素単位にて転送されているため、メモリへの格
納も８画素単位にて行っているが、これらは他の画素単
位でもよい。
【００２７】第４の画像処理手段１２（Ｙ色用画像処理
回路２５）は、格納したパラレル画像データに対してス
キュー補正処理あるいはスムージング処理等の画像処理
を行う。一般に、これらの画像処理はメモリアクセス以
外の時間域で処理を行うサイクルスチール法が用いられ
る。
回路２５）は、格納したパラレル画像データに対してス
キュー補正処理あるいはスムージング処理等の画像処理
を行う。一般に、これらの画像処理はメモリアクセス以
外の時間域で処理を行うサイクルスチール法が用いられ
る。
【００２８】１ライン目の画像転送が終了するとＨＳＺ
がネガティブになり、メモリへの格納および画像処理が
一時終了される。そして、２ライン目の画像転送が始ま
り再びＨＳＺがアクティブになると、第４の画像処理手
段１２（Ｙ色用画像処理回路２５）はＮＷＲパルスを生
成すると同時に、内部メモリからの読み出し制御信号Ｎ
ＲＤをアクティブにする。便宜上、図４におけるＮＲＤ
以降の信号は２ライン目の動作を示している。
がネガティブになり、メモリへの格納および画像処理が
一時終了される。そして、２ライン目の画像転送が始ま
り再びＨＳＺがアクティブになると、第４の画像処理手
段１２（Ｙ色用画像処理回路２５）はＮＷＲパルスを生
成すると同時に、内部メモリからの読み出し制御信号Ｎ
ＲＤをアクティブにする。便宜上、図４におけるＮＲＤ
以降の信号は２ライン目の動作を示している。
【００２９】ＮＲＤがアクティブになると、内部メモリ
は８ｂｉｔの画像データＲＤＡＴＡをメモリセルから出
力する。出力後のＲＤＡＴＡは第４の画像処理手段１２
（Ｙ色用画像処理回路２５）内部のパラレル・トゥ・シ
リアルコンバータ（以下、「Ｐ／Ｓコンバータ」とい
う。）へと伝達される。ＣＬＫは第４の周波数可変手段
７（Ｙ色用ＰＬＬシンセサイザ２０）により生成された
１画素基本クロックｆｏであり、ここでは１画素単位に
等間隔に生成される。
は８ｂｉｔの画像データＲＤＡＴＡをメモリセルから出
力する。出力後のＲＤＡＴＡは第４の画像処理手段１２
（Ｙ色用画像処理回路２５）内部のパラレル・トゥ・シ
リアルコンバータ（以下、「Ｐ／Ｓコンバータ」とい
う。）へと伝達される。ＣＬＫは第４の周波数可変手段
７（Ｙ色用ＰＬＬシンセサイザ２０）により生成された
１画素基本クロックｆｏであり、ここでは１画素単位に
等間隔に生成される。
【００３０】Ｐ／Ｓコンバータは、受信したＲＤＡＴＡ
をＣＬＫに同期してシリアル変換し、シリアル画像デー
タＶＩＤＥＯとして出力することで、これが画像出力接
続手段８（ビデオ出力コネクタ２６）を介して外部画像
形成装置へと伝達され、印字が行われる。
をＣＬＫに同期してシリアル変換し、シリアル画像デー
タＶＩＤＥＯとして出力することで、これが画像出力接
続手段８（ビデオ出力コネクタ２６）を介して外部画像
形成装置へと伝達され、印字が行われる。
【００３１】ここで、ＣＬＫの周波数については前述し
たｆｏ＝（Ｎ×ｆｉ÷Ｒ）なる関係が成り立つため、中
央処理手段１（ＣＰＵ１４）により第１の周波数可変手
段４（Ｋ色用ＰＬＬシンセサイザ１７）、第２の周波数
可変手段５（Ｃ色用ＰＬＬシンセサイザ１８）、第３の
周波数可変手段６（Ｍ色用ＰＬＬシンセサイザ１９）お
よび第４の周波数可変手段７（Ｙ色用ＰＬＬシンセサイ
ザ２０）それぞれのパラメータＲ値およびＮ値を指定す
ることにより、単一のクロック発生手段３（発振器１
６）のクロック出力ｆｉを各色ＣＬＫの周波数ｆｏとし
て個別に変化させることが可能になり、形成される画素
をｆｏに応じて自由に変化させることができる。
たｆｏ＝（Ｎ×ｆｉ÷Ｒ）なる関係が成り立つため、中
央処理手段１（ＣＰＵ１４）により第１の周波数可変手
段４（Ｋ色用ＰＬＬシンセサイザ１７）、第２の周波数
可変手段５（Ｃ色用ＰＬＬシンセサイザ１８）、第３の
周波数可変手段６（Ｍ色用ＰＬＬシンセサイザ１９）お
よび第４の周波数可変手段７（Ｙ色用ＰＬＬシンセサイ
ザ２０）それぞれのパラメータＲ値およびＮ値を指定す
ることにより、単一のクロック発生手段３（発振器１
６）のクロック出力ｆｉを各色ＣＬＫの周波数ｆｏとし
て個別に変化させることが可能になり、形成される画素
をｆｏに応じて自由に変化させることができる。
【００３２】以上に説明したように、本実施の形態の画
像処理装置によれば、中央処理手段１により指定された
制御情報に基づき各現像色に対応したクロック周波数を
調整しているので、安価かつ高精度に複数の画像データ
間の主走査倍率ずれを防止することが可能になる。
像処理装置によれば、中央処理手段１により指定された
制御情報に基づき各現像色に対応したクロック周波数を
調整しているので、安価かつ高精度に複数の画像データ
間の主走査倍率ずれを防止することが可能になる。
【００３３】（実施の形態２）図５は本発明の実施の形
態２における画像処理装置の装置構成を示すブロック
図、図６は図５の画像処理装置の回路構成を示すブロッ
ク図である。
態２における画像処理装置の装置構成を示すブロック
図、図６は図５の画像処理装置の回路構成を示すブロッ
ク図である。
【００３４】なお、実施の形態２の画像処理装置におけ
る第４の周波数可変手段７（Ｙ色用ＰＬＬシンセサイザ
２０）の内部回路は既に説明した図３と同一であり、さ
らに、第２の周波数可変手段５（Ｃ色用ＰＬＬシンセサ
イザ１８）および第３の周波数可変手段６（Ｍ色用ＰＬ
Ｌシンセサイザ１９）の内部回路も図３と同一である。
したがって、これらはそれぞれ相互に独立して任意に周
波数を調整することが可能になっている。
る第４の周波数可変手段７（Ｙ色用ＰＬＬシンセサイザ
２０）の内部回路は既に説明した図３と同一であり、さ
らに、第２の周波数可変手段５（Ｃ色用ＰＬＬシンセサ
イザ１８）および第３の周波数可変手段６（Ｍ色用ＰＬ
Ｌシンセサイザ１９）の内部回路も図３と同一である。
したがって、これらはそれぞれ相互に独立して任意に周
波数を調整することが可能になっている。
【００３５】また、実施の形態２の画像処理装置におけ
る第４の画像処理手段１２（Ｙ色用画像処理回路２５）
のタイミングチャートも既に説明した図４と同一であ
り、さらに、第１の画像処理手段９（Ｋ色用画像処理回
路２２）、第２の画像処理手段１０（Ｃ色用画像処理回
路２３）および第３の画像処理手段１１（Ｍ色用画像処
理回路２４）のタイミングチャートについても図４と同
一である。したがって、これらはそれぞれ相互に独立し
て動作が可能になっている。
る第４の画像処理手段１２（Ｙ色用画像処理回路２５）
のタイミングチャートも既に説明した図４と同一であ
り、さらに、第１の画像処理手段９（Ｋ色用画像処理回
路２２）、第２の画像処理手段１０（Ｃ色用画像処理回
路２３）および第３の画像処理手段１１（Ｍ色用画像処
理回路２４）のタイミングチャートについても図４と同
一である。したがって、これらはそれぞれ相互に独立し
て動作が可能になっている。
【００３６】図５に示すように、実施の形態２の画像処
理装置は、図１で示した実施の形態１の画像処理装置か
ら第１の周波数可変手段４を削除したものである。ま
た、図６に示すように、実施の形態２の画像処理装置
は、図２で示した実施の形態１の画像処理装置からＫ色
用ＰＬＬシンセサイザ１７を削除したものである。
理装置は、図１で示した実施の形態１の画像処理装置か
ら第１の周波数可変手段４を削除したものである。ま
た、図６に示すように、実施の形態２の画像処理装置
は、図２で示した実施の形態１の画像処理装置からＫ色
用ＰＬＬシンセサイザ１７を削除したものである。
【００３７】このような本実施の形態の画像処理装置で
は、Ｋ色を基準としてクロック発生手段３（発振器１
６）からのクロックｆｉを使用し、中央処理手段１（Ｃ
ＰＵ１４）により、第２の周波数可変手段５（Ｃ色用Ｐ
ＬＬシンセサイザ１８）、第３の周波数可変手段６（Ｍ
色用ＰＬＬシンセサイザ１９）および第４の周波数可変
手段７（Ｙ色用ＰＬＬシンセサイザ２０）それぞれのパ
ラメータＲ値およびＮ値を指定することにより、単一の
クロック発生手段３（発振器１６）のクロックｆｉを各
色ＣＬＫの周波数ｆｏとして個別に変化させ、形成され
る画素をｆｏに応じて自由に変化させている。
は、Ｋ色を基準としてクロック発生手段３（発振器１
６）からのクロックｆｉを使用し、中央処理手段１（Ｃ
ＰＵ１４）により、第２の周波数可変手段５（Ｃ色用Ｐ
ＬＬシンセサイザ１８）、第３の周波数可変手段６（Ｍ
色用ＰＬＬシンセサイザ１９）および第４の周波数可変
手段７（Ｙ色用ＰＬＬシンセサイザ２０）それぞれのパ
ラメータＲ値およびＮ値を指定することにより、単一の
クロック発生手段３（発振器１６）のクロックｆｉを各
色ＣＬＫの周波数ｆｏとして個別に変化させ、形成され
る画素をｆｏに応じて自由に変化させている。
【００３８】このようにして第１の周波数可変手段４
（Ｋ色用ＰＬＬシンセサイザ１７）を削除することによ
り、回路が簡素になり装置のコストダウンを図ることが
可能になる。
（Ｋ色用ＰＬＬシンセサイザ１７）を削除することによ
り、回路が簡素になり装置のコストダウンを図ることが
可能になる。
【００３９】なお、削除する周波数可能手段は、他の何
れか一色の現像色に対応したものでよい。
れか一色の現像色に対応したものでよい。
【００４０】（実施の形態３）図７は本発明の実施の形
態３における画像処理装置での第４の周波数可変手段の
回路構成を示すブロック図である。
態３における画像処理装置での第４の周波数可変手段の
回路構成を示すブロック図である。
【００４１】なお、実施の形態３の画像処理装置におけ
る装置構成および回路構成は図５および図６に示すもの
と同一となっている。また、第２の周波数可変手段５
（Ｃ色用ＰＬＬシンセサイザ１８）、第３の周波数可変
手段６（Ｍ色用ＰＬＬシンセサイザ１９）および第４の
周波数可変手段７（Ｙ色用ＰＬＬシンセサイザ２０）の
内部回路は図３に示すものと同一となっており、したが
って、これらはそれぞれ相互に独立して任意に周波数を
調整することが可能になっている。さらに、第４の画像
処理手段１２（Ｙ色用画像処理回路２５）、第１の画像
処理手段９（Ｋ色用画像処理回路２２）、第２の画像処
理手段１０（Ｃ色用画像処理回路２３）および第３の画
像処理手段１１（Ｍ色用画像処理回路２４）のタイミン
グチャートについても図４と同一である。したがって、
これらはそれぞれ相互に独立して動作が可能になってい
る。
る装置構成および回路構成は図５および図６に示すもの
と同一となっている。また、第２の周波数可変手段５
（Ｃ色用ＰＬＬシンセサイザ１８）、第３の周波数可変
手段６（Ｍ色用ＰＬＬシンセサイザ１９）および第４の
周波数可変手段７（Ｙ色用ＰＬＬシンセサイザ２０）の
内部回路は図３に示すものと同一となっており、したが
って、これらはそれぞれ相互に独立して任意に周波数を
調整することが可能になっている。さらに、第４の画像
処理手段１２（Ｙ色用画像処理回路２５）、第１の画像
処理手段９（Ｋ色用画像処理回路２２）、第２の画像処
理手段１０（Ｃ色用画像処理回路２３）および第３の画
像処理手段１１（Ｍ色用画像処理回路２４）のタイミン
グチャートについても図４と同一である。したがって、
これらはそれぞれ相互に独立して動作が可能になってい
る。
【００４２】また、図７に示す第４の画像処理手段１２
（Ｙ色用画像処理回路２５）の内部回路は、第１の画像
処理手段９（Ｋ色用画像処理回路２２）、第２の画像処
理手段１０（Ｃ色用画像処理回路２３）および第３の画
像処理手段１１（Ｍ色用画像処理回路２４）の内部回路
においても同一となっており、それぞれ相互に独立して
動作が可能になっている。
（Ｙ色用画像処理回路２５）の内部回路は、第１の画像
処理手段９（Ｋ色用画像処理回路２２）、第２の画像処
理手段１０（Ｃ色用画像処理回路２３）および第３の画
像処理手段１１（Ｍ色用画像処理回路２４）の内部回路
においても同一となっており、それぞれ相互に独立して
動作が可能になっている。
【００４３】図７において、印字制御画像処理回路３２
は、入力されたパラレルビデオデータ入力をメモリ３３
へ格納すると共に、スキュー補正処理あるいはスムージ
ング処理等の画像処理を行った後、これをメモリ３３よ
り読み出してＰ／Ｓコンバータ３４へ転送する。そし
て、Ｐ／Ｓコンバータ３４はＣＬＫに同期してパラレル
ビデオデータをシリアル変換する。
は、入力されたパラレルビデオデータ入力をメモリ３３
へ格納すると共に、スキュー補正処理あるいはスムージ
ング処理等の画像処理を行った後、これをメモリ３３よ
り読み出してＰ／Ｓコンバータ３４へ転送する。そし
て、Ｐ／Ｓコンバータ３４はＣＬＫに同期してパラレル
ビデオデータをシリアル変換する。
【００４４】画素追加削除処理回路３７は、Ｐ／Ｓコン
バータ３４にて変換されたシリアルビデオデータをＣＬ
Ｋに同期してファースト・イン・ファースト・アウト・
メモリ（以下、「ＦＩＦＯ」という。）に格納すると共
に、このシリアルビデオデータをＦＩＦＯ３８から読み
出しながら画素の追加および削除処理を行う。
バータ３４にて変換されたシリアルビデオデータをＣＬ
Ｋに同期してファースト・イン・ファースト・アウト・
メモリ（以下、「ＦＩＦＯ」という。）に格納すると共
に、このシリアルビデオデータをＦＩＦＯ３８から読み
出しながら画素の追加および削除処理を行う。
【００４５】選択レジスタ３５は中央処理手段１（ＣＰ
Ｕ１４）に接続されており、中央処理手段１（ＣＰＵ１
４）にて指定されたクロック選択情報を格納する。
Ｕ１４）に接続されており、中央処理手段１（ＣＰＵ１
４）にて指定されたクロック選択情報を格納する。
【００４６】クロック選択回路３６は、中央処理手段１
（ＣＰＵ１４）にて指定された選択情報に基づいて、第
４の周波数可変手段７（Ｙ色用ＰＬＬシンセサイザ２
０）のＰＬＬ出力ｆｏ、あるいはクロック発生手段３
（発振器１６）の出力ｆｉを選択し、基本動作クロック
としてこれを印字制御画像処理回路３２、Ｐ／Ｓコンバ
ータ３４および画素追加削除処理回路３７へと供給す
る。
（ＣＰＵ１４）にて指定された選択情報に基づいて、第
４の周波数可変手段７（Ｙ色用ＰＬＬシンセサイザ２
０）のＰＬＬ出力ｆｏ、あるいはクロック発生手段３
（発振器１６）の出力ｆｉを選択し、基本動作クロック
としてこれを印字制御画像処理回路３２、Ｐ／Ｓコンバ
ータ３４および画素追加削除処理回路３７へと供給す
る。
【００４７】そして、第４の周波数可変手段７（Ｙ色用
ＰＬＬシンセサイザ２０）を用いた画像処理を行う場
合、予め中央処理手段１（ＣＰＵ１４）はＰＬＬクロッ
クを選択するよう選択レジスタ３５に設定し、画素追加
削除処理回路３７をディセーブルすることにより、前述
したＲ値およびＮ値のパラメータを変更するだけで画素
サイズを任意に変えることが可能になる。
ＰＬＬシンセサイザ２０）を用いた画像処理を行う場
合、予め中央処理手段１（ＣＰＵ１４）はＰＬＬクロッ
クを選択するよう選択レジスタ３５に設定し、画素追加
削除処理回路３７をディセーブルすることにより、前述
したＲ値およびＮ値のパラメータを変更するだけで画素
サイズを任意に変えることが可能になる。
【００４８】一方、画素追加削除処理回路３７を用いた
画像処理を行う場合、予め中央処理手段１（ＣＰＵ１
４）はクロック発生手段３（発振器１６）の出力クロッ
クを選択するよう選択レジスタ３５に設定し、画素追加
削除処理回路３７をイネーブルすることにより、画素追
加削除処理回路３７を用いた処理が可能になる。
画像処理を行う場合、予め中央処理手段１（ＣＰＵ１
４）はクロック発生手段３（発振器１６）の出力クロッ
クを選択するよう選択レジスタ３５に設定し、画素追加
削除処理回路３７をイネーブルすることにより、画素追
加削除処理回路３７を用いた処理が可能になる。
【００４９】図４に第４の画像処理手段１２（Ｙ色用画
像処理回路２５）のタイミングチャートを示す。
像処理回路２５）のタイミングチャートを示す。
【００５０】図４において、ＨＳＺは画像データＷＤＡ
ＴＡの有効領域を示すステータス信号を示している。こ
のＨＳＺがアクティブになると、外部装置はＨＳＺに同
調してＷＤＡＴＡの転送を開始し、画像入力接続手段８
（ビデオ入力コネクタ２１）を介して各画像処理回路へ
各色のＷＤＡＴＡを転送する。
ＴＡの有効領域を示すステータス信号を示している。こ
のＨＳＺがアクティブになると、外部装置はＨＳＺに同
調してＷＤＡＴＡの転送を開始し、画像入力接続手段８
（ビデオ入力コネクタ２１）を介して各画像処理回路へ
各色のＷＤＡＴＡを転送する。
【００５１】印字制御画像処理回路３２は、ＨＳＺがア
クティブになると、メモリ３３への書き込み制御信号Ｎ
ＷＲパルスを生成する。メモリ３３は、ＮＷＲパルスの
立ち上がりエッジで８ｂｉｔのＷＤＡＴＡをメモリセル
へと格納する。なお、一つの色のＷＤＡＴＡが８画素単
位にて転送されているため、メモリへの格納も同様に８
画素単位にて行っているが、これらは他の画素単位でも
よい。
クティブになると、メモリ３３への書き込み制御信号Ｎ
ＷＲパルスを生成する。メモリ３３は、ＮＷＲパルスの
立ち上がりエッジで８ｂｉｔのＷＤＡＴＡをメモリセル
へと格納する。なお、一つの色のＷＤＡＴＡが８画素単
位にて転送されているため、メモリへの格納も同様に８
画素単位にて行っているが、これらは他の画素単位でも
よい。
【００５２】印字制御画像処理回路３２は、格納したパ
ラレル画像データに対してスキュー補正処理あるいはス
ムージング処理等の画像処理を行う。一般に、これらの
画像処理はメモリアクセス以外の時間域で処理を行うサ
イクルスチール法が用いられる。１ライン目の画像転送
が終了すると、ＨＳＺがネガティブになりメモリ３３へ
の格納および画像処理が一時終了される。そして、２ラ
イン目の画像転送が始まり再びＨＳＺがアクティブにな
ると、印字制御画像処理回路３２はＮＷＲパルスを生成
すると共に、メモリ３３からの読み出し制御信号ＮＲＤ
をアクティブにする。なお、便宜上、図４におけるＮＲ
Ｄ以下の信号は２ライン目の動作を示している。
ラレル画像データに対してスキュー補正処理あるいはス
ムージング処理等の画像処理を行う。一般に、これらの
画像処理はメモリアクセス以外の時間域で処理を行うサ
イクルスチール法が用いられる。１ライン目の画像転送
が終了すると、ＨＳＺがネガティブになりメモリ３３へ
の格納および画像処理が一時終了される。そして、２ラ
イン目の画像転送が始まり再びＨＳＺがアクティブにな
ると、印字制御画像処理回路３２はＮＷＲパルスを生成
すると共に、メモリ３３からの読み出し制御信号ＮＲＤ
をアクティブにする。なお、便宜上、図４におけるＮＲ
Ｄ以下の信号は２ライン目の動作を示している。
【００５３】ＮＲＤがアクティブになると、メモリ３３
は８ｂｉｔのＲＤＡＴＡをメモリセルから出力する。出
力後のＲＤＡＴＡはＰ／Ｓコンバータ３４へと伝達され
る。前述の様にＣＬＫは、予め中央処理手段１（ＣＰＵ
１４）により選択されたクロックであり、第４の周波数
可変手段７（Ｙ色用ＰＬＬシンセサイザ２０）の出力ｆ
ｏ、あるいはクロック発生手段３（発振器１６）の出力
ｆｉが基本動作クロックとして選択される。ここで、Ｃ
ＬＫは１画素基本クロックであり、１画素単位に等間隔
に生成される。
は８ｂｉｔのＲＤＡＴＡをメモリセルから出力する。出
力後のＲＤＡＴＡはＰ／Ｓコンバータ３４へと伝達され
る。前述の様にＣＬＫは、予め中央処理手段１（ＣＰＵ
１４）により選択されたクロックであり、第４の周波数
可変手段７（Ｙ色用ＰＬＬシンセサイザ２０）の出力ｆ
ｏ、あるいはクロック発生手段３（発振器１６）の出力
ｆｉが基本動作クロックとして選択される。ここで、Ｃ
ＬＫは１画素基本クロックであり、１画素単位に等間隔
に生成される。
【００５４】Ｐ／Ｓコンバータ３４は、受信したＲＤＡ
ＴＡをＣＬＫに同期してシリアル変換し、シリアル画像
データＦＷＤＡＴＡとして出力される。
ＴＡをＣＬＫに同期してシリアル変換し、シリアル画像
データＦＷＤＡＴＡとして出力される。
【００５５】画素追加削除処理回路３７は、ＨＳＺ信号
が有効になると、書き込み制御信号ＮＷＥＮをイネーブ
ルにして、ＦＩＦＯ３８へＦＷＤＡＴＡの格納を開始す
る。ＦＩＦＯ３８は、書き込み制御信号ＮＷＥＮがイネ
ーブルになると、ＣＬＫに同期してメモリセルへＦＷＤ
ＡＴＡを順次格納する。
が有効になると、書き込み制御信号ＮＷＥＮをイネーブ
ルにして、ＦＩＦＯ３８へＦＷＤＡＴＡの格納を開始す
る。ＦＩＦＯ３８は、書き込み制御信号ＮＷＥＮがイネ
ーブルになると、ＣＬＫに同期してメモリセルへＦＷＤ
ＡＴＡを順次格納する。
【００５６】画素追加削除処理回路３７は、ＦＷＤＡＴ
ＡがＦＩＦＯ３８へキャッシュされると、読み出し制御
信号ＮＲＥＮをイネーブルにしてシリアル画像データＦ
ＲＤＡＴＡの読み出しを開始する。
ＡがＦＩＦＯ３８へキャッシュされると、読み出し制御
信号ＮＲＥＮをイネーブルにしてシリアル画像データＦ
ＲＤＡＴＡの読み出しを開始する。
【００５７】ＦＩＦＯ３８は、読み出し制御信号ＮＲＥ
Ｎがイネーブルになると、ＣＬＫに同期してＦＲＤＡＴ
Ａをメモリセルから順次出力すると同時に、ＣＬＫを基
準として時刻の計測を開始する。そして、予め中央処理
手段１（ＣＰＵ１４）が設定した挿入間隔に達すると、
ＣＬＫに同期して読み出し制御信号ＮＲＥＮをディセー
ブルし、ＦＩＦＯ３８からのＦＲＤＡＴＡの読み出しを
一時中断し、仮想的な画像データを追加する。追加され
る画像データは近隣の画素の値により適切な画素を付加
する。
Ｎがイネーブルになると、ＣＬＫに同期してＦＲＤＡＴ
Ａをメモリセルから順次出力すると同時に、ＣＬＫを基
準として時刻の計測を開始する。そして、予め中央処理
手段１（ＣＰＵ１４）が設定した挿入間隔に達すると、
ＣＬＫに同期して読み出し制御信号ＮＲＥＮをディセー
ブルし、ＦＩＦＯ３８からのＦＲＤＡＴＡの読み出しを
一時中断し、仮想的な画像データを追加する。追加され
る画像データは近隣の画素の値により適切な画素を付加
する。
【００５８】処理が行われたシリアル画像データＦＲＤ
ＡＴＡは、画像出力接続手段８（ビデオ出力コネクタ２
６）を介して外部画像形成装置へと伝達され印字が行わ
れる。
ＡＴＡは、画像出力接続手段８（ビデオ出力コネクタ２
６）を介して外部画像形成装置へと伝達され印字が行わ
れる。
【００５９】以上説明したように、複数の画像処理手段
９〜１２による画像データの追加および削除処理、ある
いは複数の周波数可変手段５〜７による周波数可変処理
の何れかを、中央処理手段１により指定された制御情報
に基づいて選択することにより、より安価かつ高精度に
複数の画像データ間の主走査倍率ずれ防止することが可
能になる。
９〜１２による画像データの追加および削除処理、ある
いは複数の周波数可変手段５〜７による周波数可変処理
の何れかを、中央処理手段１により指定された制御情報
に基づいて選択することにより、より安価かつ高精度に
複数の画像データ間の主走査倍率ずれ防止することが可
能になる。
【００６０】なお、本実施の形態では、仮想データ画素
の追加処理を行っているが、同様に削除処理を行っても
よい。また、本実施の形態では、ＣＬＫを１画素基本ク
ロックとしたが、ＣＬＫを１／８画素基本クロックのよ
うに微小画素単位とすることで、１画素以下の単位での
画像処理も可能になる。
の追加処理を行っているが、同様に削除処理を行っても
よい。また、本実施の形態では、ＣＬＫを１画素基本ク
ロックとしたが、ＣＬＫを１／８画素基本クロックのよ
うに微小画素単位とすることで、１画素以下の単位での
画像処理も可能になる。
【００６１】
【発明の効果】以上のように、本発明によれば、中央処
理手段により指定された制御情報に基づいて各現像色に
対応したクロックの周波数を調整しているので、安価か
つ高精度に複数の画像データ間の主走査倍率ずれを防止
することが可能になるという有効な効果が得られる。
理手段により指定された制御情報に基づいて各現像色に
対応したクロックの周波数を調整しているので、安価か
つ高精度に複数の画像データ間の主走査倍率ずれを防止
することが可能になるという有効な効果が得られる。
【図１】本発明の実施の形態１における画像処理装置の
装置構成を示すブロック図
装置構成を示すブロック図
【図２】図１の画像処理装置の回路構成を示すブロック
図
図
【図３】図１の画像処理装置の第４の周波数可変手段の
回路構成を示すブロック図
回路構成を示すブロック図
【図４】図１の画像処理装置における第４の周波数可変
手段のタイミングチャート
手段のタイミングチャート
【図５】本発明の実施の形態２における画像処理装置の
装置構成を示すブロック図
装置構成を示すブロック図
【図６】図５の画像処理装置の回路構成を示すブロック
図
図
【図７】本発明の実施の形態３における画像処理装置で
の第４の周波数可変手段の回路構成を示すブロック図
の第４の周波数可変手段の回路構成を示すブロック図
１ 中央処理手段 ２ 設定手段 ３ クロック発生手段 ４ 第１の周波数可変手段 ５ 第２の周波数可変手段 ６ 第３の周波数可変手段 ７ 第４の周波数可変手段 ８ 画像入力接続手段 ９ 第１の画像処理手段 １０ 第２の画像処理手段 １１ 第３の画像処理手段 １２ 第４の画像処理手段 １３ 画像出力接続手段
Claims (3)
- 【請求項１】装置全体の動作制御を行う中央処理手段
と、 前記中央処理手段により指定された制御情報を格納する
設定手段と、 １画素単位以下の画素単位の基本周期を持つクロックを
生成するクロック発生手段と、 複数の現像色にそれぞれ対応して設けられ、前記中央処
理手段により指定された制御情報に基づき前記クロック
発生手段から出力されるクロックの周波数を相互に独立
して所望レベルに調整する複数の周波数可変手段と、 外部装置との間で所定のデータの授受を行う画像入力接
続手段と、 複数の前記現像色にそれぞれ対応して設けられ、前記周
波数可変手段から出力されたクロックの周波数に基づい
て、前記画像入力接続手段から入力されるパラレル画像
データをシリアル画像データに変換する複数の画像処理
手段と、 シリアル画像データを外部装置へ伝達する画像出力接続
手段とを有することを特徴とする画像処理装置。 - 【請求項２】装置全体の動作制御を行う中央処理手段
と、 前記中央処理手段により指定された制御情報を格納する
設定手段と、 １画素単位以下の画素単位の基本周期を持つクロックを
生成するクロック発生手段と、 所定の一色以外の現像色にそれぞれ対応して設けられ、
前記中央処理手段により指定された制御情報に基づき前
記クロック発生手段から出力されるクロックの周波数を
相互に独立して所望レベルに調整する複数の周波数可変
手段と、 外部装置との間で所定のデータの授受を行う画像入力接
続手段と、 全ての現像色にそれぞれ対応して設けられ、前記クロッ
ク発生手段から出力されたクロックの周波数およびこの
周波数を基準として前記周波数可変手段から出力された
クロックの周波数に基づいて、前記画像入力接続手段か
ら入力されるパラレル画像データをシリアル画像データ
に変換する複数の画像処理手段と、 シリアル画像データを外部装置へ伝達する画像出力接続
手段とを有することを特徴とする画像処理装置。 - 【請求項３】複数の前記画像処理手段による画像データ
の追加および削除処理、または複数の前記周波数可変手
段による周波数可変処理の何れかを前記中央処理手段に
より指定された制御情報に基づいて選択することを特徴
とする請求項２記載の画像処理装置。
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|---|---|---|---|
| JP2000039575A JP2001225510A (ja) | 2000-02-17 | 2000-02-17 | 画像処理装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000039575A JP2001225510A (ja) | 2000-02-17 | 2000-02-17 | 画像処理装置 |
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|---|---|
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ID=18563121
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- 2001-02-14 US US09/781,982 patent/US20010022671A1/en not_active Abandoned
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