JP2001208808A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2001208808A JP2001208808A JP2000019843A JP2000019843A JP2001208808A JP 2001208808 A JP2001208808 A JP 2001208808A JP 2000019843 A JP2000019843 A JP 2000019843A JP 2000019843 A JP2000019843 A JP 2000019843A JP 2001208808 A JP2001208808 A JP 2001208808A
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- JP
- Japan
- Prior art keywords
- test mode
- signal
- test
- semiconductor integrated
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【課題】 入力信号をデコードしたテストモード信号に
よるテスト動作を実行する半導体集積回路では、通常使
用時でも入力信号にノイズが混入するとテストモードと
して認識され、誤動作を引き起こす可能性がある。 【解決手段】 テストモード信号発生回路２内に、モー
ドデコーダ１が生成するテストモード信号ＴＥが入力さ
れるスイッチング素子２ｂと直列に切断可能なヒューズ
素子３を挿入し、ヒューズ素子３の切断によりテストモ
ード制御信号ＴＳを出力不能とする。半導体装置の使用
時に入力信号にノイズが混入しても、誤ってテストモー
ド動作が引き起こされるのを防ぐことができる。
よるテスト動作を実行する半導体集積回路では、通常使
用時でも入力信号にノイズが混入するとテストモードと
して認識され、誤動作を引き起こす可能性がある。 【解決手段】 テストモード信号発生回路２内に、モー
ドデコーダ１が生成するテストモード信号ＴＥが入力さ
れるスイッチング素子２ｂと直列に切断可能なヒューズ
素子３を挿入し、ヒューズ素子３の切断によりテストモ
ード制御信号ＴＳを出力不能とする。半導体装置の使用
時に入力信号にノイズが混入しても、誤ってテストモー
ド動作が引き起こされるのを防ぐことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、通常使用時に誤ってテストモードが引き起
こされるのを防ぐことのできる半導体集積回路に関す
る。
関し、特に、通常使用時に誤ってテストモードが引き起
こされるのを防ぐことのできる半導体集積回路に関す
る。
【０００２】
【従来の技術】半導体集積回路には、通常動作以外に、
検査の効率化などのためにテストモード動作のための回
路手段を有するものがある。
検査の効率化などのためにテストモード動作のための回
路手段を有するものがある。
【０００３】そのような半導体集積回路において、外部
から入力された信号はモードデコーダ部においてテスト
モード信号にデコードされる。テストモード信号はテス
ト動作制御回路に入力されることで、指定されたテスト
動作を実行している。
から入力された信号はモードデコーダ部においてテスト
モード信号にデコードされる。テストモード信号はテス
ト動作制御回路に入力されることで、指定されたテスト
動作を実行している。
【０００４】図２は、従来の半導体集積回路の構成を示
すものである。
すものである。
【０００５】図２において、１はモードデコーダ、２は
テストモード信号発生回路、２ａは抵抗などの負荷回
路、２ｂはｎチャンネルＭＯＳトランジスタで形成され
たスイッチング素子、３はテスト動作制御回路である。
テストモード信号発生回路、２ａは抵抗などの負荷回
路、２ｂはｎチャンネルＭＯＳトランジスタで形成され
たスイッチング素子、３はテスト動作制御回路である。
【０００６】図２中のモードデコーダ１は、外部からの
入力信号をデコードし、テストモード信号ＴＥを出力と
する。テストモード信号発生回路２において、ｎチャン
ネルＭＯＳトランジスタ２ｂは、テストモード信号ＴＥ
をゲートとしており、負荷回路２ａは電源電圧端子Ｖｃ
ｃとｎチャンネルＭＯＳトランジスタ２ｂとの間に接続
され、テストモード制御信号ＴＳは、ｎチャンネルＭＯ
Ｓトランジスタ２ｂのドレインと負荷回路２ａとの間か
ら出力され、テスト動作制御回路３へ入力される。
入力信号をデコードし、テストモード信号ＴＥを出力と
する。テストモード信号発生回路２において、ｎチャン
ネルＭＯＳトランジスタ２ｂは、テストモード信号ＴＥ
をゲートとしており、負荷回路２ａは電源電圧端子Ｖｃ
ｃとｎチャンネルＭＯＳトランジスタ２ｂとの間に接続
され、テストモード制御信号ＴＳは、ｎチャンネルＭＯ
Ｓトランジスタ２ｂのドレインと負荷回路２ａとの間か
ら出力され、テスト動作制御回路３へ入力される。
【０００７】以上のように構成された半導体集積回路に
ついて、以下その動作を説明する。
ついて、以下その動作を説明する。
【０００８】まず、テストモード信号ＴＥがロウレベル
である通常時の動作を説明する。テストモード信号ＴＥ
がロウレベルであるので、ｎチャンネルＭＯＳトランジ
スタ２ｂがオフする。電源電圧端子Ｖｃｃから負荷回路
２ａを介して高レベルの電圧がテストモード制御信号Ｔ
Ｓに与えられる。テストモード制御信号ＴＳがハイレベ
ルのとき、テスト動作制御回路３ではテストが実行され
ない。
である通常時の動作を説明する。テストモード信号ＴＥ
がロウレベルであるので、ｎチャンネルＭＯＳトランジ
スタ２ｂがオフする。電源電圧端子Ｖｃｃから負荷回路
２ａを介して高レベルの電圧がテストモード制御信号Ｔ
Ｓに与えられる。テストモード制御信号ＴＳがハイレベ
ルのとき、テスト動作制御回路３ではテストが実行され
ない。
【０００９】つぎに、テストモード信号ＴＥがハイレベ
ルであるテストモード時の動作を説明する。テストモー
ド信号ＴＥがハイレベルであるので、ｎチャンネルＭＯ
Ｓトランジスタ２ｂがオンする。その結果、テストモー
ド制御信号ＴＳがロウレベルになり、テスト動作制御回
路３が動作してテストが実行される。
ルであるテストモード時の動作を説明する。テストモー
ド信号ＴＥがハイレベルであるので、ｎチャンネルＭＯ
Ｓトランジスタ２ｂがオンする。その結果、テストモー
ド制御信号ＴＳがロウレベルになり、テスト動作制御回
路３が動作してテストが実行される。
【００１０】
【発明が解決しようとする課題】上記従来の半導体集積
回路では、入力信号の組み合わせにより、テストモード
信号を発生させているために、前記入力信号としてノイ
ズが入力されると、テストモードとして認識されること
があり得る。そのような場合にはテストモード動作が開
始されてしまい、誤動作を引き起こす。
回路では、入力信号の組み合わせにより、テストモード
信号を発生させているために、前記入力信号としてノイ
ズが入力されると、テストモードとして認識されること
があり得る。そのような場合にはテストモード動作が開
始されてしまい、誤動作を引き起こす。
【００１１】本発明の目的は、入力信号の組合わせ信号
によって動作させるテストモードを用いた場合において
も、半導体装置の通常使用時に誤ってテストモードが引
き起こされるのを防ぐことが可能となる半導体集積回路
を提供することである。
によって動作させるテストモードを用いた場合において
も、半導体装置の通常使用時に誤ってテストモードが引
き起こされるのを防ぐことが可能となる半導体集積回路
を提供することである。
【００１２】
【課題が解決するための手段】この目的を達成するため
に、請求項１記載の発明の半導体集積回路は、外部から
の入力信号をデコードしテストモード信号を生成するモ
ードデコーダと、前記テストモード信号を入力とするス
イッチング素子と前記スイッチング素子と直列に接続さ
れたヒューズ素子とを含むテストモード信号発生回路
と、前記テストモード信号発生回路から出力されるテス
トモード制御信号が入力されるテスト動作制御回路とを
備え、前記ヒューズ素子を切断することによって、前記
テストモード制御信号の出力を不能とすることを特徴と
する。
に、請求項１記載の発明の半導体集積回路は、外部から
の入力信号をデコードしテストモード信号を生成するモ
ードデコーダと、前記テストモード信号を入力とするス
イッチング素子と前記スイッチング素子と直列に接続さ
れたヒューズ素子とを含むテストモード信号発生回路
と、前記テストモード信号発生回路から出力されるテス
トモード制御信号が入力されるテスト動作制御回路とを
備え、前記ヒューズ素子を切断することによって、前記
テストモード制御信号の出力を不能とすることを特徴と
する。
【００１３】この構成によれば、ヒューズ素子を切断す
ることにより、入力信号のノイズなどによって誤ってテ
ストモード動作が引き起こされるのを防ぐことができ
る。
ることにより、入力信号のノイズなどによって誤ってテ
ストモード動作が引き起こされるのを防ぐことができ
る。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００１５】図１は本発明の一実施の形態における半導
体集積回路の構成を示すものである。１はモードデコー
ダ、２はテストモード信号発生回路、２ａは抵抗などの
負荷回路、２ｂはｎチャンネルＭＯＳトランジスタ、３
はヒューズ素子、４はテスト動作制御回路である。
体集積回路の構成を示すものである。１はモードデコー
ダ、２はテストモード信号発生回路、２ａは抵抗などの
負荷回路、２ｂはｎチャンネルＭＯＳトランジスタ、３
はヒューズ素子、４はテスト動作制御回路である。
【００１６】図１中のモードデコーダ１は、外部からの
入力信号をデコードし、テストモード信号ＴＥを出力と
する。テストモード信号発生回路２において、ｎチャン
ネルＭＯＳトランジスタ２ｂは、テストモード信号ＴＥ
をゲートとしており、負荷回路２ａは電源電圧端子Ｖｃ
ｃとヒューズ素子３の間に接続され、ヒューズ素子３は
ｎチャンネルＭＯＳトランジスタ２ｂのドレインに接続
される。テストモード制御信号ＴＳは、ヒューズ素子３
と負荷回路２ａとの間から出力される。ヒューズ素子３
はレーザーにより切断可能となっている。
入力信号をデコードし、テストモード信号ＴＥを出力と
する。テストモード信号発生回路２において、ｎチャン
ネルＭＯＳトランジスタ２ｂは、テストモード信号ＴＥ
をゲートとしており、負荷回路２ａは電源電圧端子Ｖｃ
ｃとヒューズ素子３の間に接続され、ヒューズ素子３は
ｎチャンネルＭＯＳトランジスタ２ｂのドレインに接続
される。テストモード制御信号ＴＳは、ヒューズ素子３
と負荷回路２ａとの間から出力される。ヒューズ素子３
はレーザーにより切断可能となっている。
【００１７】以上のように構成された半導体記憶装置に
ついて、その動作を説明する。
ついて、その動作を説明する。
【００１８】ヒューズ素子３を切断しない場合の動作は
図２に示した従来技術の場合と同じであり、テストモー
ド動作が実行可能である。
図２に示した従来技術の場合と同じであり、テストモー
ド動作が実行可能である。
【００１９】テストモードを用いたテストが終わった後
は、ヒューズ素子３を切断することによって、入力信号
のノイズ等により誤ってテストモード動作が実行される
のを防ぐことができる。以下、ヒューズ素子３が切断さ
れた場合について説明する。
は、ヒューズ素子３を切断することによって、入力信号
のノイズ等により誤ってテストモード動作が実行される
のを防ぐことができる。以下、ヒューズ素子３が切断さ
れた場合について説明する。
【００２０】テストモードが実行されるべきでないとき
に、誤ってテストモード判定回路（モードデコーダ１）
からテストモード信号ＴＥハイレベルが出力されても、
ｎチャンネルＭＯＳトランジスタ２ｂはオンするが、ヒ
ューズ素子３が切断されており、電源電圧Ｖｃｃから負
荷回路２ａを介して高レベルの電圧が供給され、テスト
モード制御信号ＴＳはハイレベルとなる。したがって、
テストモード動作が実行されるのが防がれる。
に、誤ってテストモード判定回路（モードデコーダ１）
からテストモード信号ＴＥハイレベルが出力されても、
ｎチャンネルＭＯＳトランジスタ２ｂはオンするが、ヒ
ューズ素子３が切断されており、電源電圧Ｖｃｃから負
荷回路２ａを介して高レベルの電圧が供給され、テスト
モード制御信号ＴＳはハイレベルとなる。したがって、
テストモード動作が実行されるのが防がれる。
【００２１】また、テストモード信号ＴＥがロウレベル
のときも、ｎチャンネルＭＯＳトランジスタがオフして
おり、かつヒューズ素子３が切断されているので、電源
電圧Ｖｃｃから負荷回路０２ａを介して高レベルの電圧
が供給され、テストモード制御信号ＴＳはハイレベルと
なる。したがってテスト動作制御回路４は動作せず、テ
ストモード動作は実行されない。
のときも、ｎチャンネルＭＯＳトランジスタがオフして
おり、かつヒューズ素子３が切断されているので、電源
電圧Ｖｃｃから負荷回路０２ａを介して高レベルの電圧
が供給され、テストモード制御信号ＴＳはハイレベルと
なる。したがってテスト動作制御回路４は動作せず、テ
ストモード動作は実行されない。
【００２２】
【発明の効果】以上のように本発明の半導体集積回路に
よれば、入力信号で制御するモードデコーダを有する場
合でも、入力信号のノイズなどによりテストモードが誤
って引き起こされるのを防ぐことで、半導体集積回路使
用時のノイズ耐性を高めることが可能となる。
よれば、入力信号で制御するモードデコーダを有する場
合でも、入力信号のノイズなどによりテストモードが誤
って引き起こされるのを防ぐことで、半導体集積回路使
用時のノイズ耐性を高めることが可能となる。
【図１】本発明の一実施の形態による半導体集積回路を
示すブロック図
示すブロック図
【図２】従来の半導体集積回路を示すブロック図
１ モードデコーダ ２ テストモード信号発生回路 ２ａ 負荷回路 ２ｂ ｎチャンネルＭＯＳトランジスタ ３ ヒューズ素子 ４ テスト動作制御回路 Ｖｃｃ 電源電圧端子 Ｖｓｓ 接地電位 ＴＥ テストモード信号 ＴＳ テストモード制御信号
Claims (1)
- 【請求項１】 外部からの入力信号をデコードしテスト
モード信号を生成するモードデコーダと、前記テストモ
ード信号を入力とするスイッチング素子と前記スイッチ
ング素子と直列に接続されたヒューズ素子とを含むテス
トモード信号発生回路と、前記テストモード信号発生回
路から出力されるテストモード制御信号が入力されるテ
スト動作制御回路とを備え、前記ヒューズ素子を切断す
ることによって、前記テストモード制御信号の出力を不
能とすることを特徴とした半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000019843A JP2001208808A (ja) | 2000-01-28 | 2000-01-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000019843A JP2001208808A (ja) | 2000-01-28 | 2000-01-28 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001208808A true JP2001208808A (ja) | 2001-08-03 |
Family
ID=18546486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000019843A Pending JP2001208808A (ja) | 2000-01-28 | 2000-01-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001208808A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101215640B1 (ko) | 2006-11-20 | 2012-12-26 | 에스케이하이닉스 주식회사 | 테스트모드 제어회로 |
-
2000
- 2000-01-28 JP JP2000019843A patent/JP2001208808A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101215640B1 (ko) | 2006-11-20 | 2012-12-26 | 에스케이하이닉스 주식회사 | 테스트모드 제어회로 |
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