JP2001196396A - 半導体装置およびその製造方法並びに基板 - Google Patents
半導体装置およびその製造方法並びに基板Info
- Publication number
- JP2001196396A JP2001196396A JP2000002248A JP2000002248A JP2001196396A JP 2001196396 A JP2001196396 A JP 2001196396A JP 2000002248 A JP2000002248 A JP 2000002248A JP 2000002248 A JP2000002248 A JP 2000002248A JP 2001196396 A JP2001196396 A JP 2001196396A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- semiconductor device
- resin
- interposer
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】 樹脂封止された半導体装置の耐湿性の向上を
図る。 【解決手段】 半導体素子２４を実装した後に樹脂３０
で封止してなる半導体装置２０の半導体素子２４を実装
するインタポーザ２２をその側面の四隅２２ａだけが樹
脂３０から外部に露出するよう形成する。この半導体装
置２０の製造は、インタポーザ２２を複数連続してなる
連続基板のダイシングライン上に各インタポーザ２２の
側面に該当する部位に細長い貫通孔を形成し、この貫通
孔を形成した連続基板上に各半導体素子２４を実装し、
樹脂封止した後にダイシングすることによって行なう。
インタポーザ２２の側面は四隅２２ａだけしか外部に露
出しないから、インタポーザ２２から樹脂３０が剥がれ
難くなる。この結果、半導体装置２０の耐湿性の向上を
図ることができる。
図る。 【解決手段】 半導体素子２４を実装した後に樹脂３０
で封止してなる半導体装置２０の半導体素子２４を実装
するインタポーザ２２をその側面の四隅２２ａだけが樹
脂３０から外部に露出するよう形成する。この半導体装
置２０の製造は、インタポーザ２２を複数連続してなる
連続基板のダイシングライン上に各インタポーザ２２の
側面に該当する部位に細長い貫通孔を形成し、この貫通
孔を形成した連続基板上に各半導体素子２４を実装し、
樹脂封止した後にダイシングすることによって行なう。
インタポーザ２２の側面は四隅２２ａだけしか外部に露
出しないから、インタポーザ２２から樹脂３０が剥がれ
難くなる。この結果、半導体装置２０の耐湿性の向上を
図ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法並びに基板に関し、詳しくは、基板上に半
導体素子を有する半導体装置およびその製造方法並びに
複数の半導体素子を配置した後に樹脂により封止されダ
イシングラインに沿って切断される基板に関する。
その製造方法並びに基板に関し、詳しくは、基板上に半
導体素子を有する半導体装置およびその製造方法並びに
複数の半導体素子を配置した後に樹脂により封止されダ
イシングラインに沿って切断される基板に関する。
【０００２】
【従来の技術】従来、この種の半導体装置の製造方法と
しては、連続した基板上に配置された複数の半導体素子
を樹脂により封止した後にダイシングによって個別に分
離してチップサイズパッケージ構造の半導体装置を製造
するものが提案されている（例えば、特開平１０−７９
３６２号公報など）。
しては、連続した基板上に配置された複数の半導体素子
を樹脂により封止した後にダイシングによって個別に分
離してチップサイズパッケージ構造の半導体装置を製造
するものが提案されている（例えば、特開平１０−７９
３６２号公報など）。
【０００３】
【発明が解決しようとする課題】しかしながら、この製
造方法では、十分な耐湿性を得ることができない場合が
生じる。樹脂封止された基板をダイシングする際に、基
板と樹脂との密着部分に剥がれが生じる場合がある。半
導体素子に対して比較的サイズの大きな基板の場合は、
多少の剥がれが生じても半導体素子までの距離があるか
ら耐湿性に問題が生じる確率は低くなるが、チップサイ
ズパッケージ構造の場合、僅かな剥がれでも半導体素子
までの距離が短いために耐湿性に問題が生じてしまう。
造方法では、十分な耐湿性を得ることができない場合が
生じる。樹脂封止された基板をダイシングする際に、基
板と樹脂との密着部分に剥がれが生じる場合がある。半
導体素子に対して比較的サイズの大きな基板の場合は、
多少の剥がれが生じても半導体素子までの距離があるか
ら耐湿性に問題が生じる確率は低くなるが、チップサイ
ズパッケージ構造の場合、僅かな剥がれでも半導体素子
までの距離が短いために耐湿性に問題が生じてしまう。
【０００４】本発明の半導体装置は、十分な耐湿性を得
ることを目的とする。また、本発明の半導体装置の製造
方法は、十分な耐湿性を備える半導体装置を製造するこ
とを目的とする。本発明の基板は、十分な耐湿性を備え
る半導体装置を得るために用いられる基板を提供するこ
とを目的とする。
ることを目的とする。また、本発明の半導体装置の製造
方法は、十分な耐湿性を備える半導体装置を製造するこ
とを目的とする。本発明の基板は、十分な耐湿性を備え
る半導体装置を得るために用いられる基板を提供するこ
とを目的とする。
【０００５】
【課題を解決するための手段およびその作用・効果】本
発明の半導体装置およびその製造方法並びに基板は、上
述の目的の少なくとも一部を達成するために以下の手段
を採った。
発明の半導体装置およびその製造方法並びに基板は、上
述の目的の少なくとも一部を達成するために以下の手段
を採った。
【０００６】本発明の半導体装置は、基板上に半導体素
子を有する半導体装置であって、前記基板の側面が不連
続に外部に露出するよう前記半導体素子を樹脂で封止し
てなることを要旨とする。
子を有する半導体装置であって、前記基板の側面が不連
続に外部に露出するよう前記半導体素子を樹脂で封止し
てなることを要旨とする。
【０００７】この本発明の半導体装置では、基板の側面
が不連続に外部に露出するよう半導体素子を樹脂で封止
することにより、基板と樹脂との密着性を高めると共に
基板と樹脂との剥がれを生じ難くする。この結果、半導
体装置の耐湿性を高めることができる。
が不連続に外部に露出するよう半導体素子を樹脂で封止
することにより、基板と樹脂との密着性を高めると共に
基板と樹脂との剥がれを生じ難くする。この結果、半導
体装置の耐湿性を高めることができる。
【０００８】こうした本発明の半導体装置において、前
記基板は、凹凸面により側面が形成されてなるものとす
ることもできる。こうすれば、基板の側面における凹面
を樹脂により覆い、凸面を露出させて、基板の側面を不
連続に露出させることができる。
記基板は、凹凸面により側面が形成されてなるものとす
ることもできる。こうすれば、基板の側面における凹面
を樹脂により覆い、凸面を露出させて、基板の側面を不
連続に露出させることができる。
【０００９】また、本発明の半導体装置において、前記
基板は、四隅が凸状の略矩形形状に形成されてなり、該
四隅が外部に露出するよう前記半導体素子を樹脂で封止
されてなるものとすることもできる。さらに、本発明の
半導体装置において、前記基板はインタポーザ基板であ
るものとすることもできる。
基板は、四隅が凸状の略矩形形状に形成されてなり、該
四隅が外部に露出するよう前記半導体素子を樹脂で封止
されてなるものとすることもできる。さらに、本発明の
半導体装置において、前記基板はインタポーザ基板であ
るものとすることもできる。
【００１０】本発明の半導体装置の製造方法は、基板上
に半導体素子を有する半導体装置の製造方法であって、
複数の半導体素子を配置可能な連続した基板のダイシン
グライン上に断続的な複数の貫通孔を形成する貫通孔形
成工程と、前記連続した基板上に複数配置された半導体
素子を前記複数の貫通孔の少なくとも一部と共に樹脂に
より封止する樹脂封止工程と、該樹脂封止された連続し
た基板を前記ダイシングラインに沿って切断する切断工
程とを備えることを要旨とする。
に半導体素子を有する半導体装置の製造方法であって、
複数の半導体素子を配置可能な連続した基板のダイシン
グライン上に断続的な複数の貫通孔を形成する貫通孔形
成工程と、前記連続した基板上に複数配置された半導体
素子を前記複数の貫通孔の少なくとも一部と共に樹脂に
より封止する樹脂封止工程と、該樹脂封止された連続し
た基板を前記ダイシングラインに沿って切断する切断工
程とを備えることを要旨とする。
【００１１】この本発明の半導体装置の製造方法によれ
ば、基板の側面が不連続に外部に露出するよう半導体素
子を樹脂で封止してなる本発明の半導体装置、即ち耐湿
性の高い半導体装置を製造することができる。
ば、基板の側面が不連続に外部に露出するよう半導体素
子を樹脂で封止してなる本発明の半導体装置、即ち耐湿
性の高い半導体装置を製造することができる。
【００１２】こうした本発明の半導体装置の製造方法に
おいて、前記貫通孔形成工程は、前記連続した基板のダ
イシングラインの交差する部位が断続部となるよう前記
複数の貫通孔を形成する工程であるものとすることもで
きる。こうすれば、四隅が外部に露出する態様の本発明
の半導体装置を製造することができる。また、本発明の
半導体装置の製造方法において、前記基板としてインタ
ポーザ基板を用いるものとすることもできる。
おいて、前記貫通孔形成工程は、前記連続した基板のダ
イシングラインの交差する部位が断続部となるよう前記
複数の貫通孔を形成する工程であるものとすることもで
きる。こうすれば、四隅が外部に露出する態様の本発明
の半導体装置を製造することができる。また、本発明の
半導体装置の製造方法において、前記基板としてインタ
ポーザ基板を用いるものとすることもできる。
【００１３】本発明の基板は、複数の半導体素子を配置
した後に樹脂により封止されダイシングラインに沿って
切断される基板であって、前記ダイシングライン上に断
続的な複数の貫通孔を備えることを要旨とする。
した後に樹脂により封止されダイシングラインに沿って
切断される基板であって、前記ダイシングライン上に断
続的な複数の貫通孔を備えることを要旨とする。
【００１４】この本発明の基板によれば、本発明の半導
体装置の製造方法を用いて本発明の半導体装置、即ち耐
湿性の高い半導体装置を製造することができる。
体装置の製造方法を用いて本発明の半導体装置、即ち耐
湿性の高い半導体装置を製造することができる。
【００１５】こうした本発明の基板において、前記複数
の貫通孔は、前記ダイシングラインの交差する部位が断
続部となるよう形成されてなるものとすることもでき
る。また、本発明の基板において、前記基板は、インタ
ポーザ基板であるものとすることもできる。
の貫通孔は、前記ダイシングラインの交差する部位が断
続部となるよう形成されてなるものとすることもでき
る。また、本発明の基板において、前記基板は、インタ
ポーザ基板であるものとすることもできる。
【００１６】
【発明の実施の形態】次に、本発明の実施の形態を実施
例を用いて説明する。図１は、本発明の一実施例である
半導体装置２０の構成の概略を示す断面と側面とを示す
説明図である。図中、正面が半導体装置２０の断面であ
り、右側面が半導体装置２０の側面である。実施例の半
導体装置２０は、図示するように、ガラスとエポキシ樹
脂により形成されたインタポーザ２２上に配置された半
導体素子２４を樹脂３０によって封止してチップサイズ
パッケージ構造として構成されている。半導体素子２４
の各端子は、金ワイヤ２６によりインタポーザ２２下面
に取り付けられた複数の半田ボール２８に接続されてい
る。
例を用いて説明する。図１は、本発明の一実施例である
半導体装置２０の構成の概略を示す断面と側面とを示す
説明図である。図中、正面が半導体装置２０の断面であ
り、右側面が半導体装置２０の側面である。実施例の半
導体装置２０は、図示するように、ガラスとエポキシ樹
脂により形成されたインタポーザ２２上に配置された半
導体素子２４を樹脂３０によって封止してチップサイズ
パッケージ構造として構成されている。半導体素子２４
の各端子は、金ワイヤ２６によりインタポーザ２２下面
に取り付けられた複数の半田ボール２８に接続されてい
る。
【００１７】図２は、ダイシングによる切断前の複数の
インタポーザ２２を連続してなる連続基板３２の構成を
例示する構成図である。連続基板３２は、ダイシングラ
イン上でダイシングした際の各インタポーザ２２の側面
となる部位に細長い貫通孔３４が形成されている。こう
した連続基板３２の各インタポーザ２２に半導体素子２
４を配置し、これを貫通孔３４を含めて樹脂封止し、ダ
イシングにより切断すれば、インタポーザ２２はその四
隅２２ａが凸状の正方形状となる。したがって、実施例
の半導体装置２０におけるインタポーザ２２はその四隅
２２ａが外部に露出し、貫通孔３４に該当する部位が樹
脂３０により覆われた状態になる。図１に例示する半導
体装置２０の右側面の下方奥に示されているものがイン
タポーザ２２の四隅２２ａである。即ち、実施例の半導
体装置２０では、インタポーザ２２は、ダイシングによ
る切断面にはその四隅２２ａだけが外部に露出した状態
となるのである。
インタポーザ２２を連続してなる連続基板３２の構成を
例示する構成図である。連続基板３２は、ダイシングラ
イン上でダイシングした際の各インタポーザ２２の側面
となる部位に細長い貫通孔３４が形成されている。こう
した連続基板３２の各インタポーザ２２に半導体素子２
４を配置し、これを貫通孔３４を含めて樹脂封止し、ダ
イシングにより切断すれば、インタポーザ２２はその四
隅２２ａが凸状の正方形状となる。したがって、実施例
の半導体装置２０におけるインタポーザ２２はその四隅
２２ａが外部に露出し、貫通孔３４に該当する部位が樹
脂３０により覆われた状態になる。図１に例示する半導
体装置２０の右側面の下方奥に示されているものがイン
タポーザ２２の四隅２２ａである。即ち、実施例の半導
体装置２０では、インタポーザ２２は、ダイシングによ
る切断面にはその四隅２２ａだけが外部に露出した状態
となるのである。
【００１８】次に、こうした実施例の半導体装置２０の
製造の様子について説明する。図３は、実施例の半導体
装置２０の製造の様子を例示する製造工程図である。実
施例の半導体装置２０の製造は、まず、インタポーザ２
２を連続してなる連続基板３２の形成、即ち連続基板３
２に貫通孔３４を形成する工程（工程Ｓ１０）から始ま
る。続いて連続基板３２の各インタポーザ２２の略中央
に半導体素子２４を実装し（工程Ｓ１２）、実装した半
導体素子２４を樹脂封止する（工程Ｓ１４）。この樹脂
封止は貫通孔３４にも樹脂が充填されるように行なわれ
る。そして、ダイシングにより切断して（工程Ｓ１
６）、実施例の半導体装置２０を完成する。図４は、ダ
イシングの様子を例示する説明図である。図示するよう
に、半導体素子２４が実装され樹脂３０により封止され
た連続基板３２は、粘着テープ３６に貼り付けられた状
態でブレード３８によりダイシングされる。連続基板３
２のダイシングライン上には複数の貫通孔３４が形成さ
れているから、ブレード３８はインタポーザ２２の四隅
２２ａに該当する部位以外は樹脂３０を切断することに
なる。したがって、ブレード３８による切断の際に樹脂
３０がインタポーザ２２から剥がれやすい部位は四隅２
２ａだけとなり、樹脂３０がインタポーザ２２から剥が
れ難くすることができる。
製造の様子について説明する。図３は、実施例の半導体
装置２０の製造の様子を例示する製造工程図である。実
施例の半導体装置２０の製造は、まず、インタポーザ２
２を連続してなる連続基板３２の形成、即ち連続基板３
２に貫通孔３４を形成する工程（工程Ｓ１０）から始ま
る。続いて連続基板３２の各インタポーザ２２の略中央
に半導体素子２４を実装し（工程Ｓ１２）、実装した半
導体素子２４を樹脂封止する（工程Ｓ１４）。この樹脂
封止は貫通孔３４にも樹脂が充填されるように行なわれ
る。そして、ダイシングにより切断して（工程Ｓ１
６）、実施例の半導体装置２０を完成する。図４は、ダ
イシングの様子を例示する説明図である。図示するよう
に、半導体素子２４が実装され樹脂３０により封止され
た連続基板３２は、粘着テープ３６に貼り付けられた状
態でブレード３８によりダイシングされる。連続基板３
２のダイシングライン上には複数の貫通孔３４が形成さ
れているから、ブレード３８はインタポーザ２２の四隅
２２ａに該当する部位以外は樹脂３０を切断することに
なる。したがって、ブレード３８による切断の際に樹脂
３０がインタポーザ２２から剥がれやすい部位は四隅２
２ａだけとなり、樹脂３０がインタポーザ２２から剥が
れ難くすることができる。
【００１９】以上説明したように実施例の半導体装置２
０では、インタポーザ２２はダイシングによる切断面に
はその四隅２２ａだけが外部に露出する状態となるか
ら、インタポーザ２２から樹脂３０が剥がれ難くなる。
この結果、インタポーザ２２から樹脂３０が剥がれるこ
とに基づく耐湿性の劣化を防止することができる。
０では、インタポーザ２２はダイシングによる切断面に
はその四隅２２ａだけが外部に露出する状態となるか
ら、インタポーザ２２から樹脂３０が剥がれ難くなる。
この結果、インタポーザ２２から樹脂３０が剥がれるこ
とに基づく耐湿性の劣化を防止することができる。
【００２０】実施例の半導体装置２０では、連続基板３
２の各インタポーザ２２の側面に該当する部位に細長い
貫通孔３４を形成し、これをダイシングすることにより
インタポーザ２２の四隅２２ａが外部に露出するものと
したが、図５の変形例の連続基板３２Ｂに示すように、
各インタポーザ２２Ｂの四隅に該当する部位に貫通孔３
４Ｂを形成し、これをダイシングすることによりインタ
ポーザ２２Ｂの側面の中央部が外部に露出するものとし
てもよい。また、図６の変形例の連続基板３２Ｃに示す
ように、ダイシングライン上に断続的な複数の貫通孔３
４Ｃを形成し、これをダイシングすることによりインタ
ポーザ２２Ｃの側面が断続的に外部に露出するものとし
てもよい。
２の各インタポーザ２２の側面に該当する部位に細長い
貫通孔３４を形成し、これをダイシングすることにより
インタポーザ２２の四隅２２ａが外部に露出するものと
したが、図５の変形例の連続基板３２Ｂに示すように、
各インタポーザ２２Ｂの四隅に該当する部位に貫通孔３
４Ｂを形成し、これをダイシングすることによりインタ
ポーザ２２Ｂの側面の中央部が外部に露出するものとし
てもよい。また、図６の変形例の連続基板３２Ｃに示す
ように、ダイシングライン上に断続的な複数の貫通孔３
４Ｃを形成し、これをダイシングすることによりインタ
ポーザ２２Ｃの側面が断続的に外部に露出するものとし
てもよい。
【００２１】また、実施例の半導体装置２０では、チッ
プサイズパッケージ構造として構成したが、これに限ら
れず、例えばＢａｌｌ Ｇｒｉｄ Ａｌｌａｙ構造とし
て構成してもよい。
プサイズパッケージ構造として構成したが、これに限ら
れず、例えばＢａｌｌ Ｇｒｉｄ Ａｌｌａｙ構造とし
て構成してもよい。
【００２２】あるいは、実施例の半導体装置２０では、
連続基板３２の各インタポーザ２２の各側面に該当する
部位に貫通孔３４を形成し、インタポーザ２２の四隅２
２ａだけが外部に露出するものとしたが、インタポーザ
２２の４つの側面のうちの２つの側面に該当する部位に
だけ貫通孔３４を形成し、インタポーザ２２の２つの側
面は外部に露出するものとしても差し支えない。
連続基板３２の各インタポーザ２２の各側面に該当する
部位に貫通孔３４を形成し、インタポーザ２２の四隅２
２ａだけが外部に露出するものとしたが、インタポーザ
２２の４つの側面のうちの２つの側面に該当する部位に
だけ貫通孔３４を形成し、インタポーザ２２の２つの側
面は外部に露出するものとしても差し支えない。
【００２３】なお、実施例の半導体装置２０では、イン
タポーザ２２に実装する半導体素子２４については具体
的に記載しなかったが、半導体素子２４は半導体技術を
用いて形成できる如何なる素子（例えばダイオードやト
ランジスタなど）やこうした素子を用いて構成される素
子回路なども含まれる。
タポーザ２２に実装する半導体素子２４については具体
的に記載しなかったが、半導体素子２４は半導体技術を
用いて形成できる如何なる素子（例えばダイオードやト
ランジスタなど）やこうした素子を用いて構成される素
子回路なども含まれる。
【００２４】以上、本発明の実施の形態について実施例
を用いて説明したが、本発明はこうした実施例に何等限
定されるものではなく、本発明の要旨を逸脱しない範囲
内において、種々なる形態で実施し得ることは勿論であ
る。
を用いて説明したが、本発明はこうした実施例に何等限
定されるものではなく、本発明の要旨を逸脱しない範囲
内において、種々なる形態で実施し得ることは勿論であ
る。
【図１】 本発明の一実施例である半導体装置２０の構
成の概略を示す断面と側面とを示す説明図である。
成の概略を示す断面と側面とを示す説明図である。
【図２】 ダイシングによる切断前の複数のインタポー
ザ２２を連続してなる連続基板３２の構成を例示する構
成図である。
ザ２２を連続してなる連続基板３２の構成を例示する構
成図である。
【図３】 実施例の半導体装置２０の製造の様子を例示
する製造工程図である。
する製造工程図である。
【図４】 ダイシングの様子を例示する説明図である。
【図５】 変形例の連続基板３２Ｂの構成の概略を示す
構成図である。
構成図である。
【図６】 変形例の連続基板３２Ｃの構成の概略を示す
構成図である。
構成図である。
２０ 半導体装置、２２，２２Ｂ，２２Ｃ インタポー
ザ、２４ 半導体素子、２６ 金ワイヤ、２８ 半田ボ
ール、３０ 樹脂、３２，３２Ｂ，３２Ｃ 連続基板、
３４，３４Ｂ，３４Ｃ 貫通孔、３６ 粘着テープ、３
８ ブレード。
ザ、２４ 半導体素子、２６ 金ワイヤ、２８ 半田ボ
ール、３０ 樹脂、３２，３２Ｂ，３２Ｃ 連続基板、
３４，３４Ｂ，３４Ｃ 貫通孔、３６ 粘着テープ、３
８ ブレード。
Claims (10)
- 【請求項１】 基板上に半導体素子を有する半導体装置
であって、 前記基板の側面が不連続に外部に露出するよう前記半導
体素子を樹脂で封止してなる半導体装置。 - 【請求項２】 前記基板は、凹凸面により側面が形成さ
れてなる請求項１記載の半導体装置。 - 【請求項３】 前記基板は、四隅が凸状の略矩形形状に
形成されてなり、該四隅が外部に露出するよう前記半導
体素子を樹脂で封止されてなる請求項１または２記載の
半導体装置。 - 【請求項４】 前記基板はインタポーザ基板である請求
項１ないし３いずれか記載の半導体装置。 - 【請求項５】 基板上に半導体素子を有する半導体装置
の製造方法であって、 複数の半導体素子を配置可能な連続した基板のダイシン
グライン上に断続的な複数の貫通孔を形成する貫通孔形
成工程と、 前記連続した基板上に複数配置された半導体素子を前記
複数の貫通孔の少なくとも一部と共に樹脂により封止す
る樹脂封止工程と、 該樹脂封止された連続した基板を前記ダイシングライン
に沿って切断する切断工程とを備える半導体装置の製造
方法。 - 【請求項６】 前記貫通孔形成工程は、前記連続した基
板のダイシングラインの交差する部位が断続部となるよ
う前記複数の貫通孔を形成する工程である請求項５記載
の半導体装置の製造方法。 - 【請求項７】 前記基板としてインタポーザ基板を用い
る請求項５または６記載の半導体装置の製造方法。 - 【請求項８】 複数の半導体素子を配置した後に樹脂に
より封止されダイシングラインに沿って切断される基板
であって、 前記ダイシングライン上に断続的な複数の貫通孔を備え
る基板。 - 【請求項９】 前記複数の貫通孔は、前記ダイシングラ
インの交差する部位が断続部となるよう形成されてなる
請求項８記載の基板。 - 【請求項１０】 前記基板は、インタポーザ基板である
請求項８または９記載の基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000002248A JP2001196396A (ja) | 2000-01-11 | 2000-01-11 | 半導体装置およびその製造方法並びに基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000002248A JP2001196396A (ja) | 2000-01-11 | 2000-01-11 | 半導体装置およびその製造方法並びに基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001196396A true JP2001196396A (ja) | 2001-07-19 |
Family
ID=18531381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000002248A Pending JP2001196396A (ja) | 2000-01-11 | 2000-01-11 | 半導体装置およびその製造方法並びに基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001196396A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL1026645C2 (nl) * | 2004-07-13 | 2006-01-16 | Fico Bv | Drager voor elektronische componenten en werkwijze voor het separeren van segmenten uit zo een drager. |
| JP2007329445A (ja) * | 2006-05-11 | 2007-12-20 | Matsushita Electric Ind Co Ltd | 樹脂封止型半導体装置の製造方法およびそのための配線基板 |
| JP2010245384A (ja) * | 2009-04-08 | 2010-10-28 | Elpida Memory Inc | 切断前支持基板、半導体装置および半導体装置の製造方法 |
| JP2014112742A (ja) * | 2014-03-25 | 2014-06-19 | Ps4 Luxco S A R L | 切断前支持基板 |
-
2000
- 2000-01-11 JP JP2000002248A patent/JP2001196396A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL1026645C2 (nl) * | 2004-07-13 | 2006-01-16 | Fico Bv | Drager voor elektronische componenten en werkwijze voor het separeren van segmenten uit zo een drager. |
| WO2006006849A2 (en) * | 2004-07-13 | 2006-01-19 | Fico B.V. | Carrier for electronic components and method for separating segments from such a carrier |
| WO2006006849A3 (en) * | 2004-07-13 | 2006-03-02 | Fico Bv | Carrier for electronic components and method for separating segments from such a carrier |
| JP2007329445A (ja) * | 2006-05-11 | 2007-12-20 | Matsushita Electric Ind Co Ltd | 樹脂封止型半導体装置の製造方法およびそのための配線基板 |
| JP2010245384A (ja) * | 2009-04-08 | 2010-10-28 | Elpida Memory Inc | 切断前支持基板、半導体装置および半導体装置の製造方法 |
| JP2014112742A (ja) * | 2014-03-25 | 2014-06-19 | Ps4 Luxco S A R L | 切断前支持基板 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7671451B2 (en) | Semiconductor package having double layer leadframe | |
| US7439097B2 (en) | Taped lead frames and methods of making and using the same in semiconductor packaging | |
| US20070087480A1 (en) | Chip package method | |
| US7888179B2 (en) | Semiconductor device including a semiconductor chip which is mounted spaning a plurality of wiring boards and manufacturing method thereof | |
| JPH11121507A (ja) | 半導体装置およびその製造方法 | |
| JP2002118201A (ja) | 半導体装置およびその製造方法 | |
| US20170005030A1 (en) | Flat No-Leads Package With Improved Contact Pins | |
| JP3837215B2 (ja) | 個別半導体装置およびその製造方法 | |
| JP2007329445A (ja) | 樹脂封止型半導体装置の製造方法およびそのための配線基板 | |
| JP2003273279A (ja) | 半導体装置およびその製造方法 | |
| JP2002110718A (ja) | 半導体装置の製造方法 | |
| US8101470B2 (en) | Foil based semiconductor package | |
| JP2000307049A (ja) | リードフレームとそれを用いた樹脂封止型半導体装置およびその製造方法 | |
| JP2001196396A (ja) | 半導体装置およびその製造方法並びに基板 | |
| JP3633364B2 (ja) | Ｂｇａ型半導体装置の製造方法 | |
| JP2001024133A (ja) | リードフレームとそれを用いた樹脂封止型半導体装置およびその製造方法 | |
| JPH10256460A (ja) | ターミナルランドフレームとそれを用いた樹脂封止型半導体装置およびその製造方法 | |
| JP4471863B2 (ja) | 半導体装置及びその製造方法 | |
| JP2006049694A (ja) | 二重ゲージ・リードフレーム | |
| JP3303825B2 (ja) | 半導体装置の製造方法 | |
| US8080448B1 (en) | Semiconductor device with nested rows of contacts | |
| KR100440789B1 (ko) | 반도체 패키지와 이것의 제조방법 | |
| KR100704311B1 (ko) | 내부리드 노출형 반도체 칩 패키지와 그 제조 방법 | |
| JP2000252239A (ja) | 半導体電子部品並びにその製造方法 | |
| KR100328835B1 (ko) | 팬아웃 타입 μ-ＢＧＡ용 기판 및 팬아웃 타입 μ-ＢＧＡ 제조 방법 |