JP2001148400A - フリップチップ及びフリップチップの取り付け方法 - Google Patents
フリップチップ及びフリップチップの取り付け方法Info
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Abstract
の実装をすることが出来るように、ICチップの電極位
置を基板上のパッド位置に再配列することが可能はフリ
ップチップ及びフリップチップの取り付け方法を提供す
るものである。 【解決手段】 フリップチップは、チップ搭載部3と枠
部2とチップ搭載部3から枠部2に延びるリード部4と
からなるフレーム1を有している。そして、ICチップ
8がフレーム1のチップ搭載部3に接着剤等により固定
され、ICチップ8に形成されたAlパッド7にAuワ
イヤ6の一端が取り付けられ、さらにその他端は、基板
10上の第二の電極12上にあるAuランド13に取り
付けられている。
Description
ICチップに対してフリップチップの実装をすることが
出来るように、ICチップの電極位置を基板上のパッド
位置に再配列することが可能なフリップチップ及びフリ
ップチップの取り付け方法を提供するものである。
一の回路規模では周囲に配置できるバンプのピッチは小
さくなっている。また、ICの回路規模が増大するに伴
ってICのチップサイズは大型化している。このためI
Cチップに形成されるバンプの寸法を小さくしたり、微
小なピッチでチップの対向する2辺に集めることによ
り、ICチップのサイズを可能な限り小さくするように
している。
れる配線基板のパターンルールも微細化が進んでいる
が、量産可能なレベルにおける配線基板のパターンルー
ルとICチップのバンプピッチとは異なり、配線基板の
パターンルールはICチップのバンプピッチよりも大き
なパターンルールである。例えば、量産可能なレベルに
おけるICチップのバンプピッチは80〔μm〕程度で
あるのに対して、配線基板の電極ピッチは現状では15
0〔μm〕程度である。また配線基板の製造コストは、
配線基板のパターンルールを微細化すればするほど上昇
するので、コストを低減するためには、配線基板のパタ
ーンルールをできるだけ大きくすることが望ましい。
てICチップの大きさを変えるとするとコスト増加を招
くことになる。
決するために特開平9−97795号公報等に記載され
ているように、ウェハ加工工程の中で新たな配線を設け
てチップ上の電極位置を再配列する方法がある。しか
し、この方法によると膜形成等による工程数の増加に加
え、膜形成の際にスパッタリングと呼ばれる方法を用い
ると、高い電圧や磁界を加えるときに紫外線が発生し、
又、真空蒸着による膜形成の方法では、同様に高い電圧
や磁界を加えるとX線が発生してしまうことから、該紫
外線やX線の影響からトランジスタの特性が変動してし
まうこともある。従って、様々なウェハでの電極位置の
再配列を行うことが困難になっている。
板を用いた再配列の方法では、ICチップ80からビル
ドアップ基板51に形成された配線54の一端に向けて
ワイヤ53を引き延ばして取り付け、さらに、樹脂52
を充填する。また、配線54の他端にバンプ50を形成
することにより基板100上の図示しないパッドとの間
で再配列を行っていた。この方法では、ビルドアップ基
板51自体が高価なものであり、さらに、ICチップご
とに配線54のパターンを変更しなければならないの
で、少量多品種なものには特にコストがかかり実用上好
ましくない。
工程数を減らし、さらに低コストな電極の再配置を可能
とするフリップチップ及びフリップチップの取り付け方
法を提供するものである。
に、請求項1に記載の発明によれば、第一の電極を有す
るICチップを搭載するチップ搭載部と、枠部と、チッ
プ搭載部から枠部に延びるリード部とを有するフレーム
に、第一の電極にその一端が取り付けられたワイヤが固
定され、さらに、ワイヤの他端が基板上の第二の電極に
接続されている。
電極位置を基板上の第二の電極位置へ再配置することが
できるため、従来のような膜形成による工程数の増加や
チップの特性の変化を防ぐことができる。
基板を用いず、さらに、工程数の増加に伴うコストの増
加を極力抑えることができるため、従来に比べて低コス
トな電極の再配置が可能となる。
レームを用いることによりワイヤを支えることが可能と
なる。
部の少なくともワイヤを固定する部分には接着材が取り
付けられている。
電極に取り付けられたワイヤの他端を枠部分に固定でき
るため、基板上の第二の電極に取り付ける際にワイヤが
ずれるのを防ぐことができ、確実な再配置が可能とな
る。
接着材は絶縁物質から成る。
ヤとフレームとが導通することにより、ICチップがシ
ョートすることを防ぐことができる。
着材が、枠部の少なくともワイヤで固定する部分が突起
した形状となるように取り付けられており、さらに、請
求項5に記載の発明によれば、枠部は、枠部の中央で折
れ曲がった形状を有している。
プを基板上に取り付ける場合に、枠部が平坦な場合に比
べ、取り付けの際に加える圧力が少なくてすむ。
フレームには径の異なる枠部がさらに内側に取り付けら
れている。
くするために、基板上に第二の電極が千鳥状に配置して
ある場合であっても、それに対応したチップ上の第一の
電極の再配置が可能となる。
レームは箱型形状となっており、その底面にICチップ
が取り付けられている。
ムを通して基板上に逃がすことができ、熱伝導性を向上
させることが出来る。また、取り付けに必要な部分だけ
露出し、必要でない部分はフレームにより覆っておくこ
とにより、フレーム一単位として取り扱えるため、取り
扱いが容易となる。
チップ搭載部と、枠部と、チップ搭載部から枠部に延び
るリード部とを有するフレームを用意する工程と、チッ
プ搭載部にICチップを取り付けるとともに、ICチッ
プ上の第一の電極にワイヤの一端を取り付ける工程と、
第一の電極に取り付けられたワイヤの他端をフレームの
枠部に固定する工程と、基板上の第二の電極に、フレー
ム枠部に取り付けられたワイヤの他端を取り付ける工程
とを有する。
電極位置を基板上の第二の電極位置へ再配置することが
できるため、従来のような膜形成による工程数の増加や
チップの特性の変化を防ぐことができる。
基板を用いず、さらに、工程数の増加に伴うコストの増
加を極力抑えることができるため、従来に比べて低コス
トな電極の再配置が可能となる。
レームを用いることによりワイヤを支えることが可能と
なる。
極に取り付けられたワイヤの他端を接着材によりフレー
ムの枠部に固定することができる。
電極に取り付けられたワイヤの他端をフレーム枠部分に
固定できるため、基板上の第二の電極に取り付ける際に
ワイヤがずれるのを防ぐことができ、確実な再配置が可
能となる。
する。
いて説明する。
際の本実施例の全体構成図を示す。
部3と枠部2とチップ搭載部3から枠部2に延びるリー
ド部4とからなるフレーム1(詳細は後述する)を有し
ている。
プ搭載部3に接着材等により固定され、ICチップ8に
形成されたAlパッド7(本発明の第一の電極に相当す
る)にAuワイヤ6の一端が取り付けられ、さらにその
他端は、基板10上の第二の電極12上にあるAuラン
ド13に取り付けられている。
フリップチップの取り付け方法について順に説明する。
する。フレーム1は、銅、42アロイ等の材質から成
り、図2(a)に示すように、正方形状のチップ搭載部
3と、基板10上の第二の電極12上にあるAuランド
13に対向するロの字型の枠部2と、チップ搭載部3か
ら枠部2に向けて一定の仰角を成して対角に延びている
4本のリード部4により構成されている。
中央で折れ曲がった形状2aになっており、さらに、図
3(a)の部分的拡大図に示すように、枠部2の折れ曲
がった形状の表面には絶縁性の接着材であるポリイミド
9が接着されている。
に、その形状自体は平面形状とし、接着する部分に突出
部9aを有するポリイミド9を形成した状態で取り付け
てもよい。
ップ搭載部3をICチップ8に接着材90により取り付
ける。さらに、ICチップ8の任意の位置にあるAlパ
ッド7に、既存の技術でAuワイヤ6をボンディング
し、Alパッド7から枠部2に向けてAuワイヤ6を引
き出し、ポリイミド9により接着する。かかる場合、A
uワイヤ6は枠部2上であって、図1に示した基板10
上の第二の電極12上にあるAuランド13に対向する
位置に取り付けられる。
搭載したICチップ8をフェイスダウンした状態で基板
10上の第二の電極12上にあるAuランド13とAu
ワイヤ6との位置合わせを行い、パルスヒータ11によ
り枠部2の上部から加熱、加圧し、Auワイヤ6とAu
ランド13とを接続することによりチップ8の実装を行
う。
レーム1とAuワイヤ6のみでICチップ8上に配置さ
れるAlパッド7を、基板10上の第二の電極12上に
あるAuランド13へ再配置することができる。
8上のAlパッド7を、基板10上の第二の電極12上
にあるAuランド13へ再配置することができるため、
従来のような膜形成による工程数の増加やICチップ8
の特性の変化を防ぐことができる。
基板を用いることもなく、比較的安価なフレームを一つ
用意するだけでよいため、従来に比べて低コストな電極
の再配置が可能となる。
ではないためフレーム1を用いることによりAuワイヤ
6を支えることが可能となる。
チに応じてフレーム1のリード部4の長さや枠部3の大
きさを決めることにより、かかる1種類のフレーム1に
より様々なピッチを有するICチップに対応することが
可能となる。
なっており、その面には絶縁性の接着材であるポリイミ
ド9が接着されている。
チップ8を基板10上に圧着する場合に、枠部2が平坦
な場合に比べ、圧着の際に加える圧力が少なくてすむ。
3(b)に示したように平面形状とし、突出部9aを有
するポリイミド9を形成した場合でも同様である。
ポリイミド9が接着されており、Alパッド7から引き
出されたAuワイヤ6を接着によりフレーム枠部分2に
固定されている。
に取り付ける際に、Auワイヤ6がずれるのを防ぐこと
ができ、確実な電極の再配置が可能となる。
め、ICチップ8上のAlパッド7とAuワイヤ6とフ
レーム1とが導通することにより、ICチップ8がショ
ートすることを防ぐことができる。
いて説明する。
板10にフェイスダウンした状態で圧着する際に、図6
に示すように、Auワイヤ6を内側にて取り付ける必要
がある場合がある。
することができないため、チップ8の上にパルスヒータ
11aをのせて加熱する。その際、基板10上の第二の
電極には、Auランド13の代わりに、はんだランド1
4を形成しておく。そして、パルスヒータ11aの加熱
により、ICチップ8、Auワイヤ6を通してはんだラ
ンド14に熱を伝えることによりはんだランド14を溶
かし、その後、Auワイヤ6をはんだランド14により
固定してICチップ8の実装を行う。
て取り付ける必要がある場合においても、第一の実施例
と同様な効果を得ることができる。
いて説明する。
例えば150〔μm〕との制限がある時に、さらにその
半分の75〔μm〕のピッチを作るために、基板10上
に千鳥状に配置した第二の電極12上のAuランド13
を形成することがある。
い枠部2aを枠部2の内側に取り付けるようにすればよ
い。
部をカットし、カットされた部分は枠部2の外側にAu
ワイヤ6を取り付け、カットされない部分は枠部2の内
側にAuワイヤ6を取り付けるようにすればよい。
けを示した図である。
極12のピッチを小さくするため、基板10上に第二の
電極12上にあるAuランド13が千鳥上に配置してあ
る場合でも、それに対応したAlパッド7の再配置が可
能となる。
いて説明する。
図9の左面に示すように、エポキシ系の樹脂15等によ
りICチップ8全体を充填させる(オーバーコート)こ
とができる。
系の樹脂にシリコンフィラーを混ぜた樹脂25等をIC
チップ8のAuワイヤ6の部分にのみ充填させる(アン
ダーフィル)ことも可能である。
触、断線の発生を防ぐことができ、また、耐湿性を向上
させることができる。
いて説明する。
に際して、フレーム1を用意する時に、リード部4の長
さや俯角(図中のθに相当する)を変えたものを用意す
る。
等の他のSMD(Surface Mount Device)部品16とを
重ねて実装することができる。
いて説明する。
に際して、箱型の形状を有するフレーム17を用い、そ
の底面にICチップ8を実装する。この時、ICチップ
8上及びICチップ8とフレーム17との間には樹脂3
5を充填させておく。
する熱をフレーム17を通して基板10上に逃がすこと
ができるため、熱伝導性を向上させることができる。
いて説明する。
とはならないため、その電位の変化による特性の変化が
生じる場合がある。
ップ8の表面にフレーム1を取り付けるのではなく、I
Cチップ8の裏面にフレーム1を取り付ける。この時、
フレーム1の一部が基板10上に接地されているものと
する。なお、ICチップ8の裏面にフレーム1を取り付
ける際には、導電性のもの例えば、銀ペースト等で取り
付けるものとする。
プの裏面に取り付け、基板10上に接地することによ
り、裏面電位を一定(0電位)にすることができるた
め、電位の変化による特性の変化を防ぐこともできる。
施例を表す全体構成図。
(a)上面図(b)側面図である。
り、(a)中央で折れ曲がっている形状の枠部を表す図
(b)枠部が突出した形状となるように接着材を取り付
けた図である。
り付けた図であり、(a)上面図(b)側面図である。
する工程を示した図である。
装する工程を示した図である。
り付けた図である。
である。
アンダーフィルを行った図である。
等を重ねて実装した図である。
その底面にチップを取り付けた図である。
ームを取り付けた図である。
列を表す図である。
ド部 6…Auワイヤ7…Alパッド 8…ICチップ
9…ポリイミド 10…基板 11…パルスヒータ
11a…パルスヒータ 12…第二の電極 13…Au
ランド 14…はんだランド 17…フレーム
Claims (9)
- 【請求項1】 第一の電極を有するICチップと、 前記ICチップを搭載するチップ搭載部と、枠部と、前
記チップ搭載部から前記枠部に延びるリード部とを有す
るフレームと、 前記第一の電極にその一端が接続され、その他端が前記
枠部に固定された状態にて、基板上の第二の電極に接続
されているワイヤとを有することを特徴とするフリップ
チップ。 - 【請求項2】 前記枠部には少なくとも前記ワイヤを固
定する部分に接着材が取り付けられていることを特徴と
する請求項1に記載のフリップチップ。 - 【請求項3】 前記接着材は、絶縁物質から成ることを
特徴とする請求項2に記載のフリップチップ。 - 【請求項4】 前記接着材は、前記枠部に少なくとも前
記ワイヤを固定する部分が突起した形状となるように取
り付けられることを特徴とする請求項2又は3に記載の
フリップチップ。 - 【請求項5】 前記枠部は、前記枠部の中央で折れ曲が
った形状を有することを特徴とする請求項1乃至4の何
れかに記載のフリップチップ。 - 【請求項6】 前記フレームは、径が小さな別の枠部を
さらに前記枠部の内側に有することを特徴とする請求項
1乃至5の何れかに記載のフリップチップ。 - 【請求項7】 前記フレームは、箱型形状であり、その
底面に前記ICチップが取り付けられていることを特徴
とする請求項1乃至6の何れかに記載のフリップチッ
プ。 - 【請求項8】 チップ搭載部と、枠部と、前記チップ搭
載部から前記枠部に延びるリード部とを有するフレーム
を用意する工程と、 前記フレームのチップ搭載部にICチップを取り付ける
工程と、 前記ICチップ上の第一の電極にワイヤの一端を取り付
けるとともに、前記ワイヤの他端を前記枠部に固定する
工程と、 基板上に形成された第二の電極に、前記枠部に取り付け
られた前記ワイヤの他端を取り付ける工程とを備えるこ
とを特徴とするフリップチップの取り付け方法。 - 【請求項9】 前記第一の電極に取り付けられた前記ワ
イヤの他端を前記フレームの枠部に取り付ける工程は、
接着材により取り付けることを特徴とする請求項8に記
載のフリップチップの取り付け方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32827299A JP3982124B2 (ja) | 1999-11-18 | 1999-11-18 | フリップチップ及びフリップチップの取り付け方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32827299A JP3982124B2 (ja) | 1999-11-18 | 1999-11-18 | フリップチップ及びフリップチップの取り付け方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001148400A true JP2001148400A (ja) | 2001-05-29 |
JP3982124B2 JP3982124B2 (ja) | 2007-09-26 |
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ID=18208379
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32827299A Expired - Fee Related JP3982124B2 (ja) | 1999-11-18 | 1999-11-18 | フリップチップ及びフリップチップの取り付け方法 |
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Country | Link |
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JP (1) | JP3982124B2 (ja) |
-
1999
- 1999-11-18 JP JP32827299A patent/JP3982124B2/ja not_active Expired - Fee Related
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---|---|
JP3982124B2 (ja) | 2007-09-26 |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070403 |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100713 Year of fee payment: 3 |
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R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110713 Year of fee payment: 4 |
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