JP3182138B2 - チップ実装モジュール - Google Patents
チップ実装モジュールInfo
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Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Structure Of Printed Boards (AREA)
- Wire Bonding (AREA)
Description
【0001】
【発明の属する技術分野】本発明は、多層プリント基板
を使用したバンプ接続方式のチップ実装モジュールに関
し、特にチップの埋め込み実装を可能にしたチップ実装
モジュールに関する。本発明はまた、埋め込み実装され
たチップからの熱を効率良く放熱する構造を有したチッ
プ実装モジュールに関する。
を使用したバンプ接続方式のチップ実装モジュールに関
し、特にチップの埋め込み実装を可能にしたチップ実装
モジュールに関する。本発明はまた、埋め込み実装され
たチップからの熱を効率良く放熱する構造を有したチッ
プ実装モジュールに関する。
【0002】
【従来の技術】従来、フレキシブル・プリント基板(F
PC)上にLSI部品を実装する場合は、図2の断面図
に示すように、ICベアチップ10を電極11を上に向
けてFPC基板20上に搭載し、チップ電極11とFP
C基板電極21との間をAu線30でワイヤボンディン
グしてから全体を樹脂31で封止するCOB(チップ・
オン・ボード)方式が主流であった。
PC)上にLSI部品を実装する場合は、図2の断面図
に示すように、ICベアチップ10を電極11を上に向
けてFPC基板20上に搭載し、チップ電極11とFP
C基板電極21との間をAu線30でワイヤボンディン
グしてから全体を樹脂31で封止するCOB(チップ・
オン・ボード)方式が主流であった。
【0003】一方、最近では、回路の高密度化に伴い、
BGA(ボール・グリッド・アレイ)、CSP(チップ
・サイズド・パッケージ)、フリップチップなど、チッ
プ下面に電極を配置したバンプ接続方式が採用されるよ
うになってきた。図3はこの一例を示す断面図である。
ベアチップ10は下面に電極11を向けて配置され、F
PC基板20の電極21との間にボール等のバンプ32
を介在させて接続される。
BGA(ボール・グリッド・アレイ)、CSP(チップ
・サイズド・パッケージ)、フリップチップなど、チッ
プ下面に電極を配置したバンプ接続方式が採用されるよ
うになってきた。図3はこの一例を示す断面図である。
ベアチップ10は下面に電極11を向けて配置され、F
PC基板20の電極21との間にボール等のバンプ32
を介在させて接続される。
【0004】
【発明が解決しようとする課題】フリップチップ実装工
法では、IC電極11のピッチと同ピッチで基板電極2
1を対向させる必要があるため、微細パターンの形成は
不可避の課題となる。ところが、FPC基板20に両面
(2層)タイプを使用し、表面(上層)回路パターンに
チップを実装する場合、裏面(下層)回路パターンの凹
凸の影響が表面回路にも影響する。そこで、チップ実装
部の下側に位置する裏面回路部分を、ベタパターンのラ
ンドにすることが一般的であり、その部分が回路パター
ン引き回しの支障になる。
法では、IC電極11のピッチと同ピッチで基板電極2
1を対向させる必要があるため、微細パターンの形成は
不可避の課題となる。ところが、FPC基板20に両面
(2層)タイプを使用し、表面(上層)回路パターンに
チップを実装する場合、裏面(下層)回路パターンの凹
凸の影響が表面回路にも影響する。そこで、チップ実装
部の下側に位置する裏面回路部分を、ベタパターンのラ
ンドにすることが一般的であり、その部分が回路パター
ン引き回しの支障になる。
【0005】また、チップ実装部におけるチップと回路
パターンとの接続部分の周囲には電極間の短絡を防止す
るためのレジストを使用するが、微細パターンであるた
めにレジスト材料の選定、塗布方法の検討を含めて、製
造プロセスに困難な問題を生じさせる。
パターンとの接続部分の周囲には電極間の短絡を防止す
るためのレジストを使用するが、微細パターンであるた
めにレジスト材料の選定、塗布方法の検討を含めて、製
造プロセスに困難な問題を生じさせる。
【0006】更に、フリップチップ実装では、ICチッ
プ10の背面が上向きになって断熱性の高い空気中に露
出するため、放熱特性上は不利である。このため従来
は、ICチップ10の背面上に放熱フィン等の放熱部品
を熱伝導性接着剤で接着して放熱性を改善している。し
かしながら、チップ10の上側から放熱部品を接着する
工法は、放熱部品の重量によってチップ自体およびその
下面の実装部に機械的応力が加わるため、実装部の変
形、破壊の原因となる。
プ10の背面が上向きになって断熱性の高い空気中に露
出するため、放熱特性上は不利である。このため従来
は、ICチップ10の背面上に放熱フィン等の放熱部品
を熱伝導性接着剤で接着して放熱性を改善している。し
かしながら、チップ10の上側から放熱部品を接着する
工法は、放熱部品の重量によってチップ自体およびその
下面の実装部に機械的応力が加わるため、実装部の変
形、破壊の原因となる。
【0007】本発明の1つの目的は、全体を薄型化可能
なバンプ接続方式のチップ実装モジュールを提供するこ
とにある。本発明の他の目的は、チップ実装部にレジス
トを必要としないバンプ接続方式のチップ実装モジュー
ルを提供することにある。本発明の更に他の目的は、実
装されたチップの発熱を効率良く放熱できるバンプ接続
方式のチップ実装モジュールを提供することにある。
なバンプ接続方式のチップ実装モジュールを提供するこ
とにある。本発明の他の目的は、チップ実装部にレジス
トを必要としないバンプ接続方式のチップ実装モジュー
ルを提供することにある。本発明の更に他の目的は、実
装されたチップの発熱を効率良く放熱できるバンプ接続
方式のチップ実装モジュールを提供することにある。
【0008】
【課題を解決するための手段】本発明のチップ実装モジ
ュールは、層間絶縁層を介在させた少なくとも上層導電
層と下層導電層を有し、チップ実装部が形成された多層
構造のプリント基板と、前記プリント基板のチップ実装
部にバンプ接続方式により実装されるバンプ部が形成さ
れたチップと、前記プリント基板上に配置された平板状
の放熱板とを備えたチップ実装モジュールであって、前
記チップ実装部は、前記上層導電層に前記チップと適合
するチップ開口部を形成すると共に、このチップ開口部
から露出する前記層間絶縁層に前記チップのバンプ部に
適合するバンプ開口部を形成して、このバンプ開口部か
ら前記下層導電層を露出させることにより形成され、前
記チップをその上面が前記上層導電層よりも上に突出す
るように前記チップ開口部に埋め込んで実装するもので
あり、前記放熱板は、前記チップ実装部のチップ開口部
とほぼ等しい開口部を有し、且つその上面が前記チップ
実装部に実装された前記チップの上面より僅かに高くな
るように設定された厚みを有するものであり、前記放熱
板の開口部内壁と前記チップの側面との間には熱伝導性
接着剤が充填されていることを特徴とする。
ュールは、層間絶縁層を介在させた少なくとも上層導電
層と下層導電層を有し、チップ実装部が形成された多層
構造のプリント基板と、前記プリント基板のチップ実装
部にバンプ接続方式により実装されるバンプ部が形成さ
れたチップと、前記プリント基板上に配置された平板状
の放熱板とを備えたチップ実装モジュールであって、前
記チップ実装部は、前記上層導電層に前記チップと適合
するチップ開口部を形成すると共に、このチップ開口部
から露出する前記層間絶縁層に前記チップのバンプ部に
適合するバンプ開口部を形成して、このバンプ開口部か
ら前記下層導電層を露出させることにより形成され、前
記チップをその上面が前記上層導電層よりも上に突出す
るように前記チップ開口部に埋め込んで実装するもので
あり、前記放熱板は、前記チップ実装部のチップ開口部
とほぼ等しい開口部を有し、且つその上面が前記チップ
実装部に実装された前記チップの上面より僅かに高くな
るように設定された厚みを有するものであり、前記放熱
板の開口部内壁と前記チップの側面との間には熱伝導性
接着剤が充填されていることを特徴とする。
【0009】好ましい実施の形態では、前記ベアチップ
の下部空間に充填される封止材を更に備える。また、前
記バンプ開口部によって露出した前記下層導電層の表面
は、前記チップを実装するランドとして機能するための
表面処理が施されていることが望ましい。
の下部空間に充填される封止材を更に備える。また、前
記バンプ開口部によって露出した前記下層導電層の表面
は、前記チップを実装するランドとして機能するための
表面処理が施されていることが望ましい。
【0010】
【0011】本発明のチップ実装モジュールによれば、
プリント基板の一部が層間絶縁層まで除去されてチップ
開口部を形成し、層間絶縁層の一部が更に除去されてバ
ンプ開口部を形成することにより、チップ実装部が形成
されているので、チップのバンプ部は、下層導電層と接
続されることになる。これにより、上層導電層と接続さ
れた従来例のように、下層導電層の凹凸がチップとの接
続部に影響を与えることがなく、下層導電層をベタパタ
ーンにする必要もなくなるうえ、チップが基板内に埋め
込まれることにより、薄型化が達成される。また、本発
明によれば、層間絶縁層が電極間の短絡を防止するレジ
ストとして機能するので、従来のようなレジストを形成
する必要が無く、これにより製造プロセスが簡単にな
る。
プリント基板の一部が層間絶縁層まで除去されてチップ
開口部を形成し、層間絶縁層の一部が更に除去されてバ
ンプ開口部を形成することにより、チップ実装部が形成
されているので、チップのバンプ部は、下層導電層と接
続されることになる。これにより、上層導電層と接続さ
れた従来例のように、下層導電層の凹凸がチップとの接
続部に影響を与えることがなく、下層導電層をベタパタ
ーンにする必要もなくなるうえ、チップが基板内に埋め
込まれることにより、薄型化が達成される。また、本発
明によれば、層間絶縁層が電極間の短絡を防止するレジ
ストとして機能するので、従来のようなレジストを形成
する必要が無く、これにより製造プロセスが簡単にな
る。
【0012】
【発明の実施の形態】以下、図面に示した実施形態を参
照して、本発明を詳細に説明する。図1は、本発明の一
実施形態を示す断面図である。この実施形態のチップ実
装モジュールでは、上層導電パターン層51と下層導電
パターン層52を有した両面(2層)FPC基板50を
使用している。両面FPC50は、上層導電層51と下
層導電層52の間に層間絶縁層53を介在させ、更に下
層導電層52の下にも裏面絶縁層54を設けて一体化し
たものである。絶縁層53,54の素材は、ポリイミド
等の樹脂である。
照して、本発明を詳細に説明する。図1は、本発明の一
実施形態を示す断面図である。この実施形態のチップ実
装モジュールでは、上層導電パターン層51と下層導電
パターン層52を有した両面(2層)FPC基板50を
使用している。両面FPC50は、上層導電層51と下
層導電層52の間に層間絶縁層53を介在させ、更に下
層導電層52の下にも裏面絶縁層54を設けて一体化し
たものである。絶縁層53,54の素材は、ポリイミド
等の樹脂である。
【0013】この両面FPC基板50の上層導電層51
の一部をエッチングして、実装されるチップ10の外径
に適合するチップ開口部51Aを形成する。次いで、そ
の下の層間絶縁層53に、チップ10のバンプ32に適
合するように、レーザ加工でバンプ開口部53Aを形成
し、下層導電層52の一部を露出することで、バンプ接
続方式のチップ実装部23を形成する。バンプ開口部5
3Aによって下層導電層52の一部露出した部分の表面
は、バンプ接続用のランドとなるように、メッキ等の表
面処理が施されている。そしてバンプ開口部53Aの周
囲の層間絶縁層53,53B、即ち開口されなかった部
分が均一な厚みを持ったレジストとして機能する。
の一部をエッチングして、実装されるチップ10の外径
に適合するチップ開口部51Aを形成する。次いで、そ
の下の層間絶縁層53に、チップ10のバンプ32に適
合するように、レーザ加工でバンプ開口部53Aを形成
し、下層導電層52の一部を露出することで、バンプ接
続方式のチップ実装部23を形成する。バンプ開口部5
3Aによって下層導電層52の一部露出した部分の表面
は、バンプ接続用のランドとなるように、メッキ等の表
面処理が施されている。そしてバンプ開口部53Aの周
囲の層間絶縁層53,53B、即ち開口されなかった部
分が均一な厚みを持ったレジストとして機能する。
【0014】チップ実装部23にはベアチップ10がバ
ンプ32を介して接続される。ベアチップ10は、代表
的にはフリップチップである。ベアチップ10の下部空
間は、封止材60、例えばエポキシ樹脂が充填され、耐
環境性が改善される。ベアチップ10の下部空間には層
間絶縁層53Bが残っているので、この層間絶縁層53
Bにより封止材60の充填量を少なくすることができ
る。また、チップ開口部51Aにパスコン等のSMT
(面実装部品)を搭載可能である。
ンプ32を介して接続される。ベアチップ10は、代表
的にはフリップチップである。ベアチップ10の下部空
間は、封止材60、例えばエポキシ樹脂が充填され、耐
環境性が改善される。ベアチップ10の下部空間には層
間絶縁層53Bが残っているので、この層間絶縁層53
Bにより封止材60の充填量を少なくすることができ
る。また、チップ開口部51Aにパスコン等のSMT
(面実装部品)を搭載可能である。
【0015】FPC基板50の上側には、ボンディング
シート70を介して平板状の放熱板80が配置される。
放熱板80は、例えばAl素材で、チップ実装部23に
合わせた開口部81を有する。この放熱板開口部81の
内壁とチップ10の側面との間にはシリコーン等の熱伝
導性接着剤90が充填される。この放熱構造は、チップ
10の発熱を接着剤90を介して放熱板80に伝達して
放熱する。従って、チップ10の上には応力を加える放
熱部品は存在しないので、ベアチップ10及びチップ実
装部23が変形または破壊されることがない。また、封
止材60がIC実装自体の信頼性を確保しているので、
接着剤90は熱伝導性にのみ着目して選択できる。
シート70を介して平板状の放熱板80が配置される。
放熱板80は、例えばAl素材で、チップ実装部23に
合わせた開口部81を有する。この放熱板開口部81の
内壁とチップ10の側面との間にはシリコーン等の熱伝
導性接着剤90が充填される。この放熱構造は、チップ
10の発熱を接着剤90を介して放熱板80に伝達して
放熱する。従って、チップ10の上には応力を加える放
熱部品は存在しないので、ベアチップ10及びチップ実
装部23が変形または破壊されることがない。また、封
止材60がIC実装自体の信頼性を確保しているので、
接着剤90は熱伝導性にのみ着目して選択できる。
【0016】放熱板80の表面は、チップ10の上向き
の面(チップ背面)より僅かに高くなるように設定され
ている。従って、チップ10はチップ実装部23内に完
全に埋設された形になり、全体を薄型化できる。必要で
あれば追加的に放熱フィンのような2次放熱部品を使用
することができる。この2次放熱部品は放熱板80の上
に良好な密着性をもって搭載できる。2次放熱部品はチ
ップ実装部23から横方向にずれた位置に搭載されるの
で、チップ10およびチップ実装部23に応力を加える
ことがない。
の面(チップ背面)より僅かに高くなるように設定され
ている。従って、チップ10はチップ実装部23内に完
全に埋設された形になり、全体を薄型化できる。必要で
あれば追加的に放熱フィンのような2次放熱部品を使用
することができる。この2次放熱部品は放熱板80の上
に良好な密着性をもって搭載できる。2次放熱部品はチ
ップ実装部23から横方向にずれた位置に搭載されるの
で、チップ10およびチップ実装部23に応力を加える
ことがない。
【0017】チップ実装部に適用されうるバンプ接続方
式は、フリップチップ型だけでなくボールグリッドアレ
イ型またはチップサイズパッケージ型でもよい。本発明
のチップ実装モジュールは、小型化、薄型化が要求され
る電子機器、例えばPDP(プラズマ・ディスプレイ・
パネル)に適用することができる。この他にも、高電
圧、高密度なバンプ実装品(フリップチップ実装品)に
適用可能である。また、使用する多層プリント基板は、
FPCに限らず、RPC(リジット・プリント基板)で
もよい。
式は、フリップチップ型だけでなくボールグリッドアレ
イ型またはチップサイズパッケージ型でもよい。本発明
のチップ実装モジュールは、小型化、薄型化が要求され
る電子機器、例えばPDP(プラズマ・ディスプレイ・
パネル)に適用することができる。この他にも、高電
圧、高密度なバンプ実装品(フリップチップ実装品)に
適用可能である。また、使用する多層プリント基板は、
FPCに限らず、RPC(リジット・プリント基板)で
もよい。
【0018】
【発明の効果】以上述べた本発明のチップ実装モジュー
ルによると、次の利点がある。 (1)チップが基板内部に埋め込まれるため、モジュー
ル全体が軽量化、小型化(特に薄型化)される。 (2)微細パターンに対応するレジスト層を形成する必
要がないため、製造プロセスが簡単になる。 (3)チップおよびチップ実装部上に放熱部品を配置す
ることなく、放熱できる。 (4)放熱板の表面をICチップの上向きの面より僅か
に高くすることによって、2次放熱板が取り付け易くな
る。
ルによると、次の利点がある。 (1)チップが基板内部に埋め込まれるため、モジュー
ル全体が軽量化、小型化(特に薄型化)される。 (2)微細パターンに対応するレジスト層を形成する必
要がないため、製造プロセスが簡単になる。 (3)チップおよびチップ実装部上に放熱部品を配置す
ることなく、放熱できる。 (4)放熱板の表面をICチップの上向きの面より僅か
に高くすることによって、2次放熱板が取り付け易くな
る。
【図1】 本発明の一実施形態を示す断面図である。
【図2】 従来のCOB方式のチップ実装を示す断面図
である。
である。
【図3】 従来のバンプ接続方式のチップ実装を示す断
面図である。
面図である。
10…ベアチップ、23…チップ実装部、32…バン
プ、50…両面FPC、51…上層(表面)導電層、5
1A…チップ開口部、52…下層(裏面)導電層、5
3,53B…層間絶縁層、53A…バンプ開口部、54
…裏面絶縁層、60…封止材、70…ボンディングシー
ト、80…放熱板、81・・開口、90…熱伝導性接着
剤。
プ、50…両面FPC、51…上層(表面)導電層、5
1A…チップ開口部、52…下層(裏面)導電層、5
3,53B…層間絶縁層、53A…バンプ開口部、54
…裏面絶縁層、60…封止材、70…ボンディングシー
ト、80…放熱板、81・・開口、90…熱伝導性接着
剤。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平3−24740(JP,A) 特開 平6−140466(JP,A) 特開 昭64−19737(JP,A) 特開 平2−73654(JP,A) 特開 昭60−94746(JP,A) 実開 平3−81643(JP,U) 特許2865072(JP,B2) (58)調査した分野(Int.Cl.7,DB名) H05K 1/18 H01L 21/60 311 H05K 1/02
Claims (3)
- 【請求項1】 層間絶縁層を介在させた少なくとも上層
導電層と下層導電層を有し、チップ実装部が形成された
多層構造のプリント基板と、 前記プリント基板のチップ実装部にバンプ接続方式によ
り実装されるバンプ部が形成されたチップと、 前記プリント基板上に配置された平板状の放熱板と を備
えたチップ実装モジュールであって、 前記チップ実装部は、前記上層導電層に前記チップと適
合するチップ開口部を形成すると共に、このチップ開口
部から露出する前記層間絶縁層に前記チップのバンプ部
に適合するバンプ開口部を形成して、このバンプ開口部
から前記下層導電層を露出させることにより形成され、
前記チップをその上面が前記上層導電層よりも上に突出
するように前記チップ開口部に埋め込んで実装するもの
であり、 前記放熱板は、前記チップ実装部のチップ開口部とほぼ
等しい開口部を有し、且つその上面が前記チップ実装部
に実装された前記チップの上面より僅かに高くなるよう
に設定された厚みを有するものであり、 前記放熱板の開口部内壁と前記チップの側面との間には
熱伝導性接着剤が充填されている ことを特徴とするチッ
プ実装モジュール。 - 【請求項2】 前記チップの下部空間に充填される封止
材を更に備えたことを特徴とする請求項1記載のチップ
実装モジュール。 - 【請求項3】 前記バンプ開口部によって露出した前記
下層導電層の表面は、前記チップを実装するランドとし
て機能するための表面処理が施されていることを特徴と
する請求項1記載のチップ実装モジュール。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22793799A JP3182138B2 (ja) | 1999-08-11 | 1999-08-11 | チップ実装モジュール |
TW089115363A TW561799B (en) | 1999-08-11 | 2000-08-01 | Chip assembly module of bump connection type using a multi-layer printed circuit substrate |
EP00402237A EP1076361B1 (en) | 1999-08-11 | 2000-08-07 | Chip assembly module of bump connection type using a multi-layer printed circuit substrate |
US09/635,338 US6442043B1 (en) | 1999-08-11 | 2000-08-09 | Chip assembly module of bump connection type using a multi-layer printed circuit substrate |
KR1020000046431A KR100768998B1 (ko) | 1999-08-11 | 2000-08-10 | 다층인쇄회로기판을 사용한 범프접속형 칩실장모듈 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP22793799A JP3182138B2 (ja) | 1999-08-11 | 1999-08-11 | チップ実装モジュール |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001053412A JP2001053412A (ja) | 2001-02-23 |
JP3182138B2 true JP3182138B2 (ja) | 2001-07-03 |
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ID=16868631
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Application Number | Title | Priority Date | Filing Date |
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JP22793799A Expired - Fee Related JP3182138B2 (ja) | 1999-08-11 | 1999-08-11 | チップ実装モジュール |
Country Status (1)
Country | Link |
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JP (1) | JP3182138B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007123617A (ja) * | 2005-10-28 | 2007-05-17 | Toshiba Corp | プリント配線板、プリント配線板を内蔵する電子機器、及びプリント配線板の製造方法 |
JP4882562B2 (ja) * | 2006-07-13 | 2012-02-22 | パナソニック株式会社 | 熱伝導基板とその製造方法及び電源ユニット及び電子機器 |
JP2013051432A (ja) * | 2012-10-25 | 2013-03-14 | Toshiba Corp | 電子機器、電子部品、および基板アセンブリの製造方法 |
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JP2001053412A (ja) | 2001-02-23 |
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