JP2001142436A - 液晶駆動装置 - Google Patents
液晶駆動装置Info
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- JP2001142436A JP2001142436A JP32479499A JP32479499A JP2001142436A JP 2001142436 A JP2001142436 A JP 2001142436A JP 32479499 A JP32479499 A JP 32479499A JP 32479499 A JP32479499 A JP 32479499A JP 2001142436 A JP2001142436 A JP 2001142436A
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Abstract
(57)【要約】
【課題】 １水平期間ごとにサンプル・ホールド動作と
出力動作を交互に行う２系統のサンプル・ホールド回路
のうちサンプル・ホールド動作中の系統に含まれる演算
増幅器のバイアス電流による消費電流を低減する。 【解決手段】 バイアス回路部６０に“Ｌ”レベル
（“Ｈ”レベル）の切替え信号が供給され、第１バイア
ス電流取出し回路６１（第２バイアス電流取出し回路６
２）は、電流源５１に流れる電流を並列接続の同一サイ
ズのトランジスタＱ２３ａとＱ２３ｂ（Ｑ１３ａとＱ１
３ｂ）とでミラーして出力動作中の第１系統３０（第２
系統４０）に含まれる演算増幅器３３（４３）に供給
し、第２バイアス電流取出し回路６２（第１バイアス電
流取出し回路６１）は、電流源５１に流れる電流をトラ
ンジスタＱ２３ｂ（Ｑ１３ｂ）のみでミラーしてサンプ
ル・ホールド動作中の第２系統４０（第１系統３０）に
含まれる演算増幅器４３（３３）に供給する。
出力動作を交互に行う２系統のサンプル・ホールド回路
のうちサンプル・ホールド動作中の系統に含まれる演算
増幅器のバイアス電流による消費電流を低減する。 【解決手段】 バイアス回路部６０に“Ｌ”レベル
（“Ｈ”レベル）の切替え信号が供給され、第１バイア
ス電流取出し回路６１（第２バイアス電流取出し回路６
２）は、電流源５１に流れる電流を並列接続の同一サイ
ズのトランジスタＱ２３ａとＱ２３ｂ（Ｑ１３ａとＱ１
３ｂ）とでミラーして出力動作中の第１系統３０（第２
系統４０）に含まれる演算増幅器３３（４３）に供給
し、第２バイアス電流取出し回路６２（第１バイアス電
流取出し回路６１）は、電流源５１に流れる電流をトラ
ンジスタＱ２３ｂ（Ｑ１３ｂ）のみでミラーしてサンプ
ル・ホールド動作中の第２系統４０（第１系統３０）に
含まれる演算増幅器４３（３３）に供給する。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログデータに
より駆動すべき液晶パネルの各データ線に対応して１水
平期間ごとにサンプル・ホールド動作と出力動作を第１
系統と第２系統とで交互に行う２系統からなるサンプル
・ホールド回路を有する液晶駆動装置に関し、特に各系
統に含まれる演算増幅器のサンプル・ホールド動作中の
バイアス電流による消費電流を低減した液晶駆動装置に
関する。
より駆動すべき液晶パネルの各データ線に対応して１水
平期間ごとにサンプル・ホールド動作と出力動作を第１
系統と第２系統とで交互に行う２系統からなるサンプル
・ホールド回路を有する液晶駆動装置に関し、特に各系
統に含まれる演算増幅器のサンプル・ホールド動作中の
バイアス電流による消費電流を低減した液晶駆動装置に
関する。
【０００２】
【従来の技術】アナログデータにより表示される液晶表
示装置において、液晶パネルのデータ線を駆動する水平
ドライバＩＣは出力段にサンプル・ホールド回路を備え
ている。このサンプル・ホールド回路の従来例を図７を
参照して説明する。図において、１０は液晶パネルの各
データ線に対応して水平ドライバＩＣ内に設けられるサ
ンプル・ホールド回路で、このサンプル・ホールド回路
１０は、１水平期間ごとに、以下の動作をする構成とな
っている。入力端子ＩＮに供給されたアナログデータを
水平ドライバＩＣ内のシフトレジスタから各サンプル・
ホールド回路１０に順次供給されるサンプリング制御信
号によりサンプリング用スイッチ１１をオン制御してコ
ンデンサ１２にサンプル・ホールドするとともに、コン
デンサ１２にサンプル・ホールドされたアナログデータ
をボルテージホロワ接続の演算増幅器１３の入出力端に
入出力し（以下、「アナログデータがコンデンサにサン
プル・ホールドされボルテージホロワ接続の演算増幅器
に入出力される動作」を「サンプル・ホールド動作」と
いう）、演算増幅器１３の出力端に出力されているアナ
ログデータをＩＣの外部から各サンプル・ホールド回路
１０に同時に供給される出力制御信号により出力用スイ
ッチ１４をオン制御して出力端子ＯＵＴに出力する（以
下、「コンデンサにサンプル・ホールドされ演算増幅器
に入出力されたアナログデータが出力端子ＯＵＴに出力
される動作」を「出力動作」という）。尚、詳しい説明
を省略するが、演算増幅器１３に接続されている、端子
１５は演算増幅器１３内のＮチャネル型ＭＯＳトランジ
スタにバイアス電流を供給するためのバイアス端子であ
り、端子１６は演算増幅器１３内のＰチャネル型ＭＯＳ
トランジスタにバイアス電流を供給するためのバイアス
端子である。
示装置において、液晶パネルのデータ線を駆動する水平
ドライバＩＣは出力段にサンプル・ホールド回路を備え
ている。このサンプル・ホールド回路の従来例を図７を
参照して説明する。図において、１０は液晶パネルの各
データ線に対応して水平ドライバＩＣ内に設けられるサ
ンプル・ホールド回路で、このサンプル・ホールド回路
１０は、１水平期間ごとに、以下の動作をする構成とな
っている。入力端子ＩＮに供給されたアナログデータを
水平ドライバＩＣ内のシフトレジスタから各サンプル・
ホールド回路１０に順次供給されるサンプリング制御信
号によりサンプリング用スイッチ１１をオン制御してコ
ンデンサ１２にサンプル・ホールドするとともに、コン
デンサ１２にサンプル・ホールドされたアナログデータ
をボルテージホロワ接続の演算増幅器１３の入出力端に
入出力し（以下、「アナログデータがコンデンサにサン
プル・ホールドされボルテージホロワ接続の演算増幅器
に入出力される動作」を「サンプル・ホールド動作」と
いう）、演算増幅器１３の出力端に出力されているアナ
ログデータをＩＣの外部から各サンプル・ホールド回路
１０に同時に供給される出力制御信号により出力用スイ
ッチ１４をオン制御して出力端子ＯＵＴに出力する（以
下、「コンデンサにサンプル・ホールドされ演算増幅器
に入出力されたアナログデータが出力端子ＯＵＴに出力
される動作」を「出力動作」という）。尚、詳しい説明
を省略するが、演算増幅器１３に接続されている、端子
１５は演算増幅器１３内のＮチャネル型ＭＯＳトランジ
スタにバイアス電流を供給するためのバイアス端子であ
り、端子１６は演算増幅器１３内のＰチャネル型ＭＯＳ
トランジスタにバイアス電流を供給するためのバイアス
端子である。
【０００３】ところで、上述のサンプル・ホールド回路
１０はサンプル・ホールド動作と出力動作を１水平期間
の間に行なう必要があるが、サンプル・ホールド動作に
おいて、出力用スイッチ１４をオフ制御した状態で演算
増幅器１３の出力端に十分安定した波形を出力するため
の時間が必要である。この時間が不足すると演算増幅器
１３の出力端の出力波形が十分に安定せず、この出力波
形が十分に安定していない状態で出力動作を行うと液晶
パネルが高画質で表示されないという虞があるため、あ
る１水平期間に出力端子から出力するアナログデータの
サンプル・ホールド動作を１つ前の水平期間の間に行な
って、演算増幅器の出力端に十分安定した波形を出力す
るようにしたサンプル・ホールド回路が用いられてい
る。
１０はサンプル・ホールド動作と出力動作を１水平期間
の間に行なう必要があるが、サンプル・ホールド動作に
おいて、出力用スイッチ１４をオフ制御した状態で演算
増幅器１３の出力端に十分安定した波形を出力するため
の時間が必要である。この時間が不足すると演算増幅器
１３の出力端の出力波形が十分に安定せず、この出力波
形が十分に安定していない状態で出力動作を行うと液晶
パネルが高画質で表示されないという虞があるため、あ
る１水平期間に出力端子から出力するアナログデータの
サンプル・ホールド動作を１つ前の水平期間の間に行な
って、演算増幅器の出力端に十分安定した波形を出力す
るようにしたサンプル・ホールド回路が用いられてい
る。
【０００４】以下、このサンプル・ホールド回路を図８
を参照して説明する。図において、２０は液晶パネルの
各データ線に対応して水平ドライバＩＣ内に設けられる
サンプル・ホールド回路で、このサンプル・ホールド回
路２０は、入出力端子ＩＮ，ＯＵＴ間にサンプル・ホー
ルド回路１０と同一回路機能の第１系統３０および第２
系統４０を並列接続した２系統からなり、第１系統３０
は、サンプリング用第１スイッチ３１と、第１コンデン
サ３２と、ボルテージホロワ接続の第１演算増幅器３３
と、出力用第１スイッチ３４とを有し、第２系統４０
は、サンプリング用第２スイッチ４１と、第２コンデン
サ４２と、ボルテージホロワ接続の第２演算増幅器４３
と、出力用第２スイッチ４４とを有している。尚、演算
増幅器３３に接続されている、端子３５は演算増幅器３
３内のＮチャネル型ＭＯＳトランジスタにバイアス電流
を供給するためのバイアス端子であり、端子３６は演算
増幅器３３内のＰチャネル型ＭＯＳトランジスタにバイ
アス電流を供給するためのバイアス端子である。また、
演算増幅器４３に接続されている、端子４５は演算増幅
器４３内のＮチャネル型ＭＯＳトランジスタにバイアス
電流を供給するためのバイアス端子であり、端子４６は
演算増幅器４３内のＰチャネル型ＭＯＳトランジスタに
バイアス電流を供給するためのバイアス端子である。
を参照して説明する。図において、２０は液晶パネルの
各データ線に対応して水平ドライバＩＣ内に設けられる
サンプル・ホールド回路で、このサンプル・ホールド回
路２０は、入出力端子ＩＮ，ＯＵＴ間にサンプル・ホー
ルド回路１０と同一回路機能の第１系統３０および第２
系統４０を並列接続した２系統からなり、第１系統３０
は、サンプリング用第１スイッチ３１と、第１コンデン
サ３２と、ボルテージホロワ接続の第１演算増幅器３３
と、出力用第１スイッチ３４とを有し、第２系統４０
は、サンプリング用第２スイッチ４１と、第２コンデン
サ４２と、ボルテージホロワ接続の第２演算増幅器４３
と、出力用第２スイッチ４４とを有している。尚、演算
増幅器３３に接続されている、端子３５は演算増幅器３
３内のＮチャネル型ＭＯＳトランジスタにバイアス電流
を供給するためのバイアス端子であり、端子３６は演算
増幅器３３内のＰチャネル型ＭＯＳトランジスタにバイ
アス電流を供給するためのバイアス端子である。また、
演算増幅器４３に接続されている、端子４５は演算増幅
器４３内のＮチャネル型ＭＯＳトランジスタにバイアス
電流を供給するためのバイアス端子であり、端子４６は
演算増幅器４３内のＰチャネル型ＭＯＳトランジスタに
バイアス電流を供給するためのバイアス端子である。
【０００５】次にサンプル・ホールド回路２０の動作を
説明する。このサンプル・ホールド回路２０は１水平期
間ごとにサンプル・ホールド動作と出力動作とを第１系
統３０と第２系統４０とで交互に行う。ある１水平期間
（以下、第１水平期間という）に第１系統３０が出力動
作し、その次の１水平期間（以下、第２水平期間とい
う）に第２系統４０が出力動作するとして説明する。第
１水平期間において、第１系統３０は、出力動作とし
て、１つ前の水平期間のサンプル・ホールド動作で第１
演算増幅器３３の出力端に出力されているアナログデー
タを外部から水平ドライバＩＣ内の各サンプル・ホール
ド回路２０に同時に供給される出力制御信号により出力
用第１スイッチ３４をオン制御して出力端子ＯＵＴに出
力し、第２系統４０は、サンプル・ホールド動作とし
て、入力端子ＩＮに供給されているアナログデータを水
平ドライバＩＣ内のシフトレジスタから各サンプル・ホ
ールド回路２０に順次供給されるサンプリング制御信号
によりサンプリング用第２スイッチ４１をオン制御して
第２コンデンサ４２にサンプル・ホールドし、第２コン
デンサ４２にサンプル・ホールドされたアナログデータ
を第２演算増幅器４３の入出力端に入出力する。この第
１水平期間において、サンプリング用第１スイッチ３１
および出力用第２スイッチ４４はオフ制御されている。
説明する。このサンプル・ホールド回路２０は１水平期
間ごとにサンプル・ホールド動作と出力動作とを第１系
統３０と第２系統４０とで交互に行う。ある１水平期間
（以下、第１水平期間という）に第１系統３０が出力動
作し、その次の１水平期間（以下、第２水平期間とい
う）に第２系統４０が出力動作するとして説明する。第
１水平期間において、第１系統３０は、出力動作とし
て、１つ前の水平期間のサンプル・ホールド動作で第１
演算増幅器３３の出力端に出力されているアナログデー
タを外部から水平ドライバＩＣ内の各サンプル・ホール
ド回路２０に同時に供給される出力制御信号により出力
用第１スイッチ３４をオン制御して出力端子ＯＵＴに出
力し、第２系統４０は、サンプル・ホールド動作とし
て、入力端子ＩＮに供給されているアナログデータを水
平ドライバＩＣ内のシフトレジスタから各サンプル・ホ
ールド回路２０に順次供給されるサンプリング制御信号
によりサンプリング用第２スイッチ４１をオン制御して
第２コンデンサ４２にサンプル・ホールドし、第２コン
デンサ４２にサンプル・ホールドされたアナログデータ
を第２演算増幅器４３の入出力端に入出力する。この第
１水平期間において、サンプリング用第１スイッチ３１
および出力用第２スイッチ４４はオフ制御されている。
【０００６】次に、第２水平期間において、第１系統３
０は、サンプル・ホールド動作として、入力端子ＩＮに
供給されているアナログデータを水平ドライバＩＣ内の
シフトレジスタから各サンプル・ホールド回路２０に順
次供給されるサンプリング制御信号によりサンプリング
用第１スイッチ３１をオン制御して第１コンデンサ３２
にサンプル・ホールドし、第１コンデンサ３２にサンプ
ル・ホールドされたアナログデータを第１演算増幅器３
３の入出力端に入出力し、第２系統４０は、出力動作と
して、第２演算増幅器４３の出力端に第１水平期間のサ
ンプル・ホールド動作で出力されているアナログデータ
を外部から水平ドライバＩＣ内の各サンプル・ホールド
回路２０に同時に供給される出力制御信号により出力用
第２スイッチ４４をオン制御して出力端子ＯＵＴに出力
する。この第２水平期間において、サンプリング用第２
スイッチ４１および出力用第１スイッチ３４はオフ制御
されている。
０は、サンプル・ホールド動作として、入力端子ＩＮに
供給されているアナログデータを水平ドライバＩＣ内の
シフトレジスタから各サンプル・ホールド回路２０に順
次供給されるサンプリング制御信号によりサンプリング
用第１スイッチ３１をオン制御して第１コンデンサ３２
にサンプル・ホールドし、第１コンデンサ３２にサンプ
ル・ホールドされたアナログデータを第１演算増幅器３
３の入出力端に入出力し、第２系統４０は、出力動作と
して、第２演算増幅器４３の出力端に第１水平期間のサ
ンプル・ホールド動作で出力されているアナログデータ
を外部から水平ドライバＩＣ内の各サンプル・ホールド
回路２０に同時に供給される出力制御信号により出力用
第２スイッチ４４をオン制御して出力端子ＯＵＴに出力
する。この第２水平期間において、サンプリング用第２
スイッチ４１および出力用第１スイッチ３４はオフ制御
されている。
【０００７】上述のサンプル・ホールド回路２０を用い
たドライバＩＣ１００は、例えば、図５に示すように、
液晶パネルのデータ線３８４本分の駆動能力を有し、出
力段にはデータ線３８４本に対応したサンプル・ホール
ド回路２０と、各サンプル・ホールド回路２０の出力端
子ＯＵＴにそれぞれ接続された３８４個の出力端子１
と、各サンプル・ホールド回路２０に含まれる演算増幅
器３３，４３にバイアス電流を供給するためのバイアス
回路部５０とを備え、図示しないが、サンプル・ホール
ド回路２０の入力として、各サンプル・ホールド回路２
０にサンプリング制御信号を供給するためのシフトレジ
スタおよびレベルシフタが段接続され、また、サンプル
・ホールド回路２０にアナログ信号を供給するための入
力端子が接続されている。
たドライバＩＣ１００は、例えば、図５に示すように、
液晶パネルのデータ線３８４本分の駆動能力を有し、出
力段にはデータ線３８４本に対応したサンプル・ホール
ド回路２０と、各サンプル・ホールド回路２０の出力端
子ＯＵＴにそれぞれ接続された３８４個の出力端子１
と、各サンプル・ホールド回路２０に含まれる演算増幅
器３３，４３にバイアス電流を供給するためのバイアス
回路部５０とを備え、図示しないが、サンプル・ホール
ド回路２０の入力として、各サンプル・ホールド回路２
０にサンプリング制御信号を供給するためのシフトレジ
スタおよびレベルシフタが段接続され、また、サンプル
・ホールド回路２０にアナログ信号を供給するための入
力端子が接続されている。
【０００８】バイアス回路部５０は、例えば、図６に示
すようにバイアス電流源５１とバイアス電流取出し回路
５２とを備えている。バイアス電流源５１は、ダイオー
ド接続のＰチャネル型ＭＯＳトランジスタＱ１とダイオ
ード接続のＮチャネル型ＭＯＳトランジスタＱ２とがド
レイン同士で直列接続され、ＭＯＳトランジスタＱ１の
ソースが電源端子ＶＤＤに接続され、ＭＯＳトランジス
タＱ２のソースが接地端子ＧＮＤに接続されることによ
り構成されている。
すようにバイアス電流源５１とバイアス電流取出し回路
５２とを備えている。バイアス電流源５１は、ダイオー
ド接続のＰチャネル型ＭＯＳトランジスタＱ１とダイオ
ード接続のＮチャネル型ＭＯＳトランジスタＱ２とがド
レイン同士で直列接続され、ＭＯＳトランジスタＱ１の
ソースが電源端子ＶＤＤに接続され、ＭＯＳトランジス
タＱ２のソースが接地端子ＧＮＤに接続されることによ
り構成されている。
【０００９】バイアス電流取出し回路５２は、バイアス
電流源５１のＭＯＳトランジスタＱ１，Ｑ２を入力側ト
ランジスタとするカレントミラー回路の出力側トランジ
スタとしてのＰチャネル型ＭＯＳトランジスタＱ３と、
このカレントミラー回路に接続される負荷用トランジス
タとしてのダイオード接続のＮチャネル型ＭＯＳトラン
ジスタＱ４とがドレイン同士で直列接続されるととも
に、ＭＯＳトランジスタＱ３のソースが電源端子ＶＤＤ
に、およびＭＯＳトランジスタＱ４のソースが接地端子
ＧＮＤに接続され、ＭＯＳトランジスタＱ４を入力側ト
ランジスタとするカレントミラー回路の出力側トランジ
スタとしてのＮチャネル型ＭＯＳトランジスタＱ５と、
このカレントミラー回路に接続される負荷用トランジス
タとしてのダイオード接続のＰチャネル型ＭＯＳトラン
ジスタＱ６とがドレイン同士で直列接続されるととも
に、ＭＯＳトランジスタＱ６のソースが電源端子ＶＤＤ
に、およびＭＯＳトランジスタＱ５のソースが接地端子
ＧＮＤに接続され、さらに、ＭＯＳトランジスタＱ３と
ＭＯＳトランジスタＱ４との直列接続点が出力端子５３
に、およびＭＯＳトランジスタＱ５とＭＯＳトランジス
タＱ６との直列接続点が出力端子５４に接続されること
により構成されている。出力端子５３は演算増幅器３
３，４３のバイアス端子３５，４５に接続されて、ＭＯ
ＳトランジスタＱ４を入力側トランジスタ、および演算
増幅器３３，４３内のＮチャネル型ＭＯＳトランジスタ
を出力側トランジスタとするカレントミラー回路を構成
し、出力端子５４は演算増幅器３３，４３のバイアス端
子３６，４６に接続されて、ＭＯＳトランジスタＱ６を
入力側トランジスタ、および演算増幅器３３，４３内の
Ｐチャネル型ＭＯＳトランジスタを出力側トランジスタ
とするカレントミラー回路を構成する。
電流源５１のＭＯＳトランジスタＱ１，Ｑ２を入力側ト
ランジスタとするカレントミラー回路の出力側トランジ
スタとしてのＰチャネル型ＭＯＳトランジスタＱ３と、
このカレントミラー回路に接続される負荷用トランジス
タとしてのダイオード接続のＮチャネル型ＭＯＳトラン
ジスタＱ４とがドレイン同士で直列接続されるととも
に、ＭＯＳトランジスタＱ３のソースが電源端子ＶＤＤ
に、およびＭＯＳトランジスタＱ４のソースが接地端子
ＧＮＤに接続され、ＭＯＳトランジスタＱ４を入力側ト
ランジスタとするカレントミラー回路の出力側トランジ
スタとしてのＮチャネル型ＭＯＳトランジスタＱ５と、
このカレントミラー回路に接続される負荷用トランジス
タとしてのダイオード接続のＰチャネル型ＭＯＳトラン
ジスタＱ６とがドレイン同士で直列接続されるととも
に、ＭＯＳトランジスタＱ６のソースが電源端子ＶＤＤ
に、およびＭＯＳトランジスタＱ５のソースが接地端子
ＧＮＤに接続され、さらに、ＭＯＳトランジスタＱ３と
ＭＯＳトランジスタＱ４との直列接続点が出力端子５３
に、およびＭＯＳトランジスタＱ５とＭＯＳトランジス
タＱ６との直列接続点が出力端子５４に接続されること
により構成されている。出力端子５３は演算増幅器３
３，４３のバイアス端子３５，４５に接続されて、ＭＯ
ＳトランジスタＱ４を入力側トランジスタ、および演算
増幅器３３，４３内のＮチャネル型ＭＯＳトランジスタ
を出力側トランジスタとするカレントミラー回路を構成
し、出力端子５４は演算増幅器３３，４３のバイアス端
子３６，４６に接続されて、ＭＯＳトランジスタＱ６を
入力側トランジスタ、および演算増幅器３３，４３内の
Ｐチャネル型ＭＯＳトランジスタを出力側トランジスタ
とするカレントミラー回路を構成する。
【００１０】上記構成のバイアス回路部５０は、動作に
おいて、バイアス電流源５１に流れる電流をＭＯＳトラ
ンジスタＱ３でミラーしてＭＯＳトランジスタＱ４に流
し、さらにＭＯＳトランジスタＱ４に流れる電流をＭＯ
ＳトランジスタＱ５でミラーしてＭＯＳトランジスタＱ
６に流して、ＭＯＳトランジスタＱ４に流れる電流を出
力端子５３から各サンプル・ホールド回路２０のバイア
ス端子３５，４５を介してＭＯＳトランジスタＱ４にミ
ラー接続された各サンプル・ホールド回路２０の演算増
幅器３３，４３のＮチャネル型ＭＯＳトランジスタでミ
ラーするとともに、ＭＯＳトランジスタＱ６に流れる電
流を出力端子５４から各サンプル・ホールド回路２０の
バイアス端子３６，４６を介してＭＯＳトランジスタＱ
６にミラー接続された各サンプル・ホールド回路２０の
演算増幅器３３，４３のＰチャネル型ＭＯＳトランジス
タにミラーして演算増幅器３３，４３に一定のバイアス
電流を供給する。
おいて、バイアス電流源５１に流れる電流をＭＯＳトラ
ンジスタＱ３でミラーしてＭＯＳトランジスタＱ４に流
し、さらにＭＯＳトランジスタＱ４に流れる電流をＭＯ
ＳトランジスタＱ５でミラーしてＭＯＳトランジスタＱ
６に流して、ＭＯＳトランジスタＱ４に流れる電流を出
力端子５３から各サンプル・ホールド回路２０のバイア
ス端子３５，４５を介してＭＯＳトランジスタＱ４にミ
ラー接続された各サンプル・ホールド回路２０の演算増
幅器３３，４３のＮチャネル型ＭＯＳトランジスタでミ
ラーするとともに、ＭＯＳトランジスタＱ６に流れる電
流を出力端子５４から各サンプル・ホールド回路２０の
バイアス端子３６，４６を介してＭＯＳトランジスタＱ
６にミラー接続された各サンプル・ホールド回路２０の
演算増幅器３３，４３のＰチャネル型ＭＯＳトランジス
タにミラーして演算増幅器３３，４３に一定のバイアス
電流を供給する。
【００１１】
【発明が解決しようとする課題】ところで、上述の水平
ドライバＩＣ１００のサンプル・ホールド回路２０は、
１水平期間ごとにサンプル・ホールド動作と出力動作を
第１系統３０と第２系統４０とで交互に行う各水平期間
において、サンプル・ホールド動作中の系統に含まれる
演算増幅器にも、バイアス回路部５０により、出力動作
中の系統に含まれる演算増幅器と同一電流値のバイアス
電流が流れている。この各１水平期間においてサンプル
・ホールド動作中の系統に含まれる演算増幅器には、コ
ンデンサにサンプル・ホールドされたアナログデータを
各１水平期間の間に演算増幅器の出力端に安定した波形
で出力するのに十分なバイアス電流を供給すればよく、
出力動作中の系統に含まれる演算増幅器のバイアス電流
より少ない供給でよい。従って、従来のバイアス回路部
５０からのバイアス電流の供給の場合、３８４本のデー
タ線に対応するサンプル・ホールド回路のサンプル・ホ
ールド動作中の系統に含まれる３８４個の演算増幅器に
必要以上の消費電流が流れ、水平ドライバを低消費電流
化する上で問題である。本発明は上記の問題点を解決す
るためになされたもので、１水平期間ごとにサンプル・
ホールド動作と出力動作を交互に行う２系統のサンプル
・ホールド回路において、各系統に含まれる演算増幅器
に供給するサンプル・ホールド動作中のバイアス電流
を、出力動作中のバイアス電流より少なく、かつ、サン
プル・ホールド動作中に演算増幅器の出力端に安定した
波形でアナログデータを出力するのに十分な電流値とし
て、演算増幅器で消費される電流を減少させるようにし
た液晶駆動装置を提供することを目的とする。
ドライバＩＣ１００のサンプル・ホールド回路２０は、
１水平期間ごとにサンプル・ホールド動作と出力動作を
第１系統３０と第２系統４０とで交互に行う各水平期間
において、サンプル・ホールド動作中の系統に含まれる
演算増幅器にも、バイアス回路部５０により、出力動作
中の系統に含まれる演算増幅器と同一電流値のバイアス
電流が流れている。この各１水平期間においてサンプル
・ホールド動作中の系統に含まれる演算増幅器には、コ
ンデンサにサンプル・ホールドされたアナログデータを
各１水平期間の間に演算増幅器の出力端に安定した波形
で出力するのに十分なバイアス電流を供給すればよく、
出力動作中の系統に含まれる演算増幅器のバイアス電流
より少ない供給でよい。従って、従来のバイアス回路部
５０からのバイアス電流の供給の場合、３８４本のデー
タ線に対応するサンプル・ホールド回路のサンプル・ホ
ールド動作中の系統に含まれる３８４個の演算増幅器に
必要以上の消費電流が流れ、水平ドライバを低消費電流
化する上で問題である。本発明は上記の問題点を解決す
るためになされたもので、１水平期間ごとにサンプル・
ホールド動作と出力動作を交互に行う２系統のサンプル
・ホールド回路において、各系統に含まれる演算増幅器
に供給するサンプル・ホールド動作中のバイアス電流
を、出力動作中のバイアス電流より少なく、かつ、サン
プル・ホールド動作中に演算増幅器の出力端に安定した
波形でアナログデータを出力するのに十分な電流値とし
て、演算増幅器で消費される電流を減少させるようにし
た液晶駆動装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明に係わる液晶駆動
装置は、駆動すべき液晶パネルの各データ線に対応して
１水平期間ごとに、アナログデータがコンデンサにサン
プル・ホールドされボルテージホロワ接続の演算増幅器
に入出力されるサンプル・ホールド動作と、コンデンサ
にサンプル・ホールドされ演算増幅器に入出力されたア
ナログデータが出力端子に出力される出力動作とを２系
統で交互に行うサンプル・ホールド回路と、各演算増幅
器にバイアス電流を供給するバイアス回路部とを備えた
液晶駆動装置において、バイアス回路部は、第１のトラ
ンジスタを含むバイアス電流源と、第１のトランジスタ
に流れる電流をミラー比を切替え可能にミラーして各演
算増幅器の一方の演算増幅器にバイアス電流を取り出す
第２のトランジスタを含む第１バイアス電流取出し回路
と、第２のトランジスタに流れる電流をミラー比を切替
え可能にミラーして各演算増幅器の他方の演算増幅器に
バイアス電流を取り出す第３のトランジスタを含む第２
バイアス電流取出し回路とを有し、各ミラー比を切替え
て、各演算増幅器に供給するサンプル・ホールド動作中
のバイアス電流を、出力動作中のバイアス電流より少な
く、かつ、サンプル・ホールド動作中に演算増幅器の出
力端に安定した波形でアナログデータを出力するのに十
分な電流値としたことを特徴とする。上記手段によれ
ば、バイアス回路部内のトランジスタのミラー比を切替
えて、各演算増幅器に供給するサンプル・ホールド動作
中のバイアス電流を、出力動作中のバイアス電流より少
なく、かつ、サンプル・ホールド動作中に演算増幅器の
出力端に安定した波形でアナログデータを出力するのに
十分な電流値としているので、演算増幅器の出力端に安
定した波形を出力するようにしたうえで、サンプル・ホ
ールド動作中の系統の演算増幅器に供給するバイアス電
流を低減できる。
装置は、駆動すべき液晶パネルの各データ線に対応して
１水平期間ごとに、アナログデータがコンデンサにサン
プル・ホールドされボルテージホロワ接続の演算増幅器
に入出力されるサンプル・ホールド動作と、コンデンサ
にサンプル・ホールドされ演算増幅器に入出力されたア
ナログデータが出力端子に出力される出力動作とを２系
統で交互に行うサンプル・ホールド回路と、各演算増幅
器にバイアス電流を供給するバイアス回路部とを備えた
液晶駆動装置において、バイアス回路部は、第１のトラ
ンジスタを含むバイアス電流源と、第１のトランジスタ
に流れる電流をミラー比を切替え可能にミラーして各演
算増幅器の一方の演算増幅器にバイアス電流を取り出す
第２のトランジスタを含む第１バイアス電流取出し回路
と、第２のトランジスタに流れる電流をミラー比を切替
え可能にミラーして各演算増幅器の他方の演算増幅器に
バイアス電流を取り出す第３のトランジスタを含む第２
バイアス電流取出し回路とを有し、各ミラー比を切替え
て、各演算増幅器に供給するサンプル・ホールド動作中
のバイアス電流を、出力動作中のバイアス電流より少な
く、かつ、サンプル・ホールド動作中に演算増幅器の出
力端に安定した波形でアナログデータを出力するのに十
分な電流値としたことを特徴とする。上記手段によれ
ば、バイアス回路部内のトランジスタのミラー比を切替
えて、各演算増幅器に供給するサンプル・ホールド動作
中のバイアス電流を、出力動作中のバイアス電流より少
なく、かつ、サンプル・ホールド動作中に演算増幅器の
出力端に安定した波形でアナログデータを出力するのに
十分な電流値としているので、演算増幅器の出力端に安
定した波形を出力するようにしたうえで、サンプル・ホ
ールド動作中の系統の演算増幅器に供給するバイアス電
流を低減できる。
【００１３】
【発明の実施の形態】以下に、本発明に基づき、アナロ
グデータにより表示される液晶表示装置において、液晶
パネルを駆動する液晶駆動装置である１実施例の水平ド
ライバＩＣを液晶パネルのデータ線３８４本分の駆動能
力を有するものとして図１乃至図４を参照して説明す
る。尚、図５、図６および図８と同一部分には同一符号
を付してその説明を省略する。図１において、水平ドラ
イバＩＣ２００は出力段にデータ線３８４本に対応し図
８に示したのと同一のサンプル・ホールド回路２０と、
各サンプル・ホールド回路２０の出力にそれぞれ接続さ
れた３８４個の出力端子１と、各サンプル・ホールド回
路２０に含まれる演算増幅器３３，４３にバイアス電流
を供給するためのバイアス回路部６０と、バイアス回路
部６０に接続された切替え信号入力端子２とを備え、図
示しないが、サンプル・ホールド回路２０の入力とし
て、各サンプル・ホールド回路２０にサンプリング制御
信号を供給するためのシフトレジスタおよびレベルシフ
タが段接続され、また、サンプル・ホールド回路２０に
アナログ信号を供給するための入力端子が接続されてい
る。
グデータにより表示される液晶表示装置において、液晶
パネルを駆動する液晶駆動装置である１実施例の水平ド
ライバＩＣを液晶パネルのデータ線３８４本分の駆動能
力を有するものとして図１乃至図４を参照して説明す
る。尚、図５、図６および図８と同一部分には同一符号
を付してその説明を省略する。図１において、水平ドラ
イバＩＣ２００は出力段にデータ線３８４本に対応し図
８に示したのと同一のサンプル・ホールド回路２０と、
各サンプル・ホールド回路２０の出力にそれぞれ接続さ
れた３８４個の出力端子１と、各サンプル・ホールド回
路２０に含まれる演算増幅器３３，４３にバイアス電流
を供給するためのバイアス回路部６０と、バイアス回路
部６０に接続された切替え信号入力端子２とを備え、図
示しないが、サンプル・ホールド回路２０の入力とし
て、各サンプル・ホールド回路２０にサンプリング制御
信号を供給するためのシフトレジスタおよびレベルシフ
タが段接続され、また、サンプル・ホールド回路２０に
アナログ信号を供給するための入力端子が接続されてい
る。
【００１４】バイアス回路部６０は、図２に示すように
バイアス電流源５１とサンプル・ホールド回路２０の第
１系統３０の第１演算増幅器３３に流すバイアス電流を
取り出す第１バイアス電流取出し回路６１と、サンプル
・ホールド回路２０の第２系統４０の第２演算増幅器４
３に流すバイアス電流を取り出す第２バイアス電流取出
し回路６２とを備えている。
バイアス電流源５１とサンプル・ホールド回路２０の第
１系統３０の第１演算増幅器３３に流すバイアス電流を
取り出す第１バイアス電流取出し回路６１と、サンプル
・ホールド回路２０の第２系統４０の第２演算増幅器４
３に流すバイアス電流を取り出す第２バイアス電流取出
し回路６２とを備えている。
【００１５】第１バイアス電流取出し回路６１について
説明する。第１のトランジスタであるバイアス電流源５
１のＭＯＳトランジスタＱ１，Ｑ２を入力側トランジス
タとして第１カレントミラー回路ＣＭ１を構成する第２
のトランジスタである第１出力側トランジスタとしての
Ｐチャネル型ＭＯＳトランジスタＱ１３ａとＱ１３ｂと
がＭＯＳトランジスタからなるトランスファゲートＳ１
ａ，Ｓ１ｂをそれぞれドレインに直列接続して並列接続
され、この並列回路のトランスファゲートＳ１ａ，Ｓ１
ｂ側に、カレントミラー回路ＣＭ１に接続される負荷用
トランジスタとしてのダイオード接続のＮチャネル型Ｍ
ＯＳトランジスタＱ１４がドレインで接続されるととも
に、ＭＯＳトランジスタＱ１３ａ，Ｑ１３ｂのソースが
電源端子ＶＤＤに、およびＭＯＳトランジスタＱ１４の
ソースが接地端子ＧＮＤに接続されている。ＭＯＳトラ
ンジスタＱ１３ａとＱ１３ｂは同一サイズで設計してい
る。そして、入力端子２への切替え信号によりトランス
ファゲートＳ１ａがオン・オフ制御可能となるようにト
ランスファゲートＳ１ａのＰチャネル側ゲートとインバ
ータ６３を介したＮチャネル側ゲートとが入力端子２に
接続され、トランスファゲートＳ１ｂが常時オン制御さ
れるようにトランスファゲートＳ１ｂのＰチャネル側ゲ
ートが接地端子ＧＮＤに、およびＮチャネル側ゲートが
電源端子ＶＤＤに接続されている。常時オン制御のトラ
ンスファゲートＳ１ｂを設けているのは、Ｓ１aを通る
経路とＳ１ｂを通る経路を対称として、等しい電流を流
すためである。そして、ＭＯＳトランジスタＱ１４を入
力側トランジスタとするカレントミラー回路の出力側ト
ランジスタとしてのＮチャネル型ＭＯＳトランジスタＱ
１５と、このカレントミラー回路に接続される負荷用ト
ランジスタとしてのダイオード接続のＰチャネル型ＭＯ
ＳトランジスタＱ１６とがドレイン同士で直列接続され
るとともに、ＭＯＳトランジスタＱ１６のソースが電源
端子ＶＤＤに、およびＭＯＳトランジスタＱ１５のソー
スが接地端子ＧＮＤに接続されている。さらに、トラン
スファゲートＳ１ａ，Ｓ１ｂとＭＯＳトランジスタＱ１
４との直列接続点が出力端子６５に、およびＭＯＳトラ
ンジスタＱ１５とＭＯＳトランジスタＱ１６との直列接
続点が出力端子６６に接続されている。出力端子６５は
演算増幅器３３のバイアス端子３５に接続されて、ＭＯ
ＳトランジスタＱ１４を入力側トランジスタ、および演
算増幅器３３内のＮチャネル型ＭＯＳトランジスタを出
力側トランジスタとするカレントミラー回路を構成し、
出力端子６６は演算増幅器３３のバイアス端子３６に接
続されて、ＭＯＳトランジスタＱ１６を入力側トランジ
スタ、および演算増幅器３３内のＰチャネル型ＭＯＳト
ランジスタを出力側トランジスタとするカレントミラー
回路を構成する。尚、上記において、ＭＯＳトランジス
タＱ１３ａとＱ１３ｂは同一サイズとしたが、トランス
ファゲートＳ１ａをオフ制御したとき、すなわちサンプ
ル・ホールド動作中の第１系統３０に含まれる演算増幅
器３３に流れるバイアス電流を、アナログデータを演算
増幅器３３の出力端に安定した波形で出力するのに十分
な電流値で供給できれば、ＭＯＳトランジスタＱ１３ａ
とＱ１３ｂの両トランジスタのサイズ和で出力動作時の
バイアス電流を確保したうえで、ＭＯＳトランジスタＱ
１３ａに対するＱ１３ｂのサイズ比は極力小さいほうが
よい。
説明する。第１のトランジスタであるバイアス電流源５
１のＭＯＳトランジスタＱ１，Ｑ２を入力側トランジス
タとして第１カレントミラー回路ＣＭ１を構成する第２
のトランジスタである第１出力側トランジスタとしての
Ｐチャネル型ＭＯＳトランジスタＱ１３ａとＱ１３ｂと
がＭＯＳトランジスタからなるトランスファゲートＳ１
ａ，Ｓ１ｂをそれぞれドレインに直列接続して並列接続
され、この並列回路のトランスファゲートＳ１ａ，Ｓ１
ｂ側に、カレントミラー回路ＣＭ１に接続される負荷用
トランジスタとしてのダイオード接続のＮチャネル型Ｍ
ＯＳトランジスタＱ１４がドレインで接続されるととも
に、ＭＯＳトランジスタＱ１３ａ，Ｑ１３ｂのソースが
電源端子ＶＤＤに、およびＭＯＳトランジスタＱ１４の
ソースが接地端子ＧＮＤに接続されている。ＭＯＳトラ
ンジスタＱ１３ａとＱ１３ｂは同一サイズで設計してい
る。そして、入力端子２への切替え信号によりトランス
ファゲートＳ１ａがオン・オフ制御可能となるようにト
ランスファゲートＳ１ａのＰチャネル側ゲートとインバ
ータ６３を介したＮチャネル側ゲートとが入力端子２に
接続され、トランスファゲートＳ１ｂが常時オン制御さ
れるようにトランスファゲートＳ１ｂのＰチャネル側ゲ
ートが接地端子ＧＮＤに、およびＮチャネル側ゲートが
電源端子ＶＤＤに接続されている。常時オン制御のトラ
ンスファゲートＳ１ｂを設けているのは、Ｓ１aを通る
経路とＳ１ｂを通る経路を対称として、等しい電流を流
すためである。そして、ＭＯＳトランジスタＱ１４を入
力側トランジスタとするカレントミラー回路の出力側ト
ランジスタとしてのＮチャネル型ＭＯＳトランジスタＱ
１５と、このカレントミラー回路に接続される負荷用ト
ランジスタとしてのダイオード接続のＰチャネル型ＭＯ
ＳトランジスタＱ１６とがドレイン同士で直列接続され
るとともに、ＭＯＳトランジスタＱ１６のソースが電源
端子ＶＤＤに、およびＭＯＳトランジスタＱ１５のソー
スが接地端子ＧＮＤに接続されている。さらに、トラン
スファゲートＳ１ａ，Ｓ１ｂとＭＯＳトランジスタＱ１
４との直列接続点が出力端子６５に、およびＭＯＳトラ
ンジスタＱ１５とＭＯＳトランジスタＱ１６との直列接
続点が出力端子６６に接続されている。出力端子６５は
演算増幅器３３のバイアス端子３５に接続されて、ＭＯ
ＳトランジスタＱ１４を入力側トランジスタ、および演
算増幅器３３内のＮチャネル型ＭＯＳトランジスタを出
力側トランジスタとするカレントミラー回路を構成し、
出力端子６６は演算増幅器３３のバイアス端子３６に接
続されて、ＭＯＳトランジスタＱ１６を入力側トランジ
スタ、および演算増幅器３３内のＰチャネル型ＭＯＳト
ランジスタを出力側トランジスタとするカレントミラー
回路を構成する。尚、上記において、ＭＯＳトランジス
タＱ１３ａとＱ１３ｂは同一サイズとしたが、トランス
ファゲートＳ１ａをオフ制御したとき、すなわちサンプ
ル・ホールド動作中の第１系統３０に含まれる演算増幅
器３３に流れるバイアス電流を、アナログデータを演算
増幅器３３の出力端に安定した波形で出力するのに十分
な電流値で供給できれば、ＭＯＳトランジスタＱ１３ａ
とＱ１３ｂの両トランジスタのサイズ和で出力動作時の
バイアス電流を確保したうえで、ＭＯＳトランジスタＱ
１３ａに対するＱ１３ｂのサイズ比は極力小さいほうが
よい。
【００１６】第２バイアス電流取出し回路６２について
説明する。第１のトランジスタであるバイアス電流源５
１のＭＯＳトランジスタＱ１，Ｑ２を入力側トランジス
タとして第２カレントミラー回路ＣＭ２を構成する第３
のトランジスタである第２出力側トランジスタとしての
Ｐチャネル型ＭＯＳトランジスタＱ２３ａとＱ２３ｂと
がトランスファゲートＳ２ａ，Ｓ２ｂをそれぞれドレイ
ンに直列接続して並列接続され、この並列回路のトラン
スファゲートＳ２ａ，Ｓ２ｂ側で、カレントミラー回路
ＣＭ２に接続される負荷用トランジスタとしてのダイオ
ード接続のＮチャネル型ＭＯＳトランジスタＱ２４がド
レインで接続されるとともに、ＭＯＳトランジスタＱ２
３ａ，Ｑ２３ｂのソースが電源端子ＶＤＤに、およびＭ
ＯＳトランジスタＱ２４のソースが接地端子ＧＮＤに接
続されている。ＭＯＳトランジスタＱ２３ａとＱ２３ｂ
は同一サイズで設計している。そして、入力端子２への
切替え信号によりトランスファゲートＳ２ａがオン・オ
フ制御可能となるようにトランスファゲートＳ２ａのＮ
チャネル側ゲートとインバータ６３を介したＰチャネル
側ゲートとが入力端子２に接続され、トランスファゲー
トＳ２ｂが常時オン制御されるようにトランスファゲー
トＳ２ｂのＰチャネル側ゲートが接地端子ＧＮＤに、お
よびＮチャネル側ゲートが電源端子ＶＤＤに接続されて
いる。常時オン制御のトランスファゲートＳ２ｂを設け
ているのは、トランスファゲートＳ１ｂと同様の理由か
らである。そして、ＭＯＳトランジスタＱ２４を入力側
トランジスタとするカレントミラー回路の出力側トラン
ジスタとしてのＮチャネル型ＭＯＳトランジスタＱ２５
と、このカレントミラー回路に接続される負荷用トラン
ジスタとしてのダイオード接続のＰチャネル型ＭＯＳト
ランジスタＱ２６とがドレイン同士で直列接続されると
ともに、ＭＯＳトランジスタＱ２６のソースが電源端子
ＶＤＤに、およびＭＯＳトランジスタＱ２５のソースが
接地端子ＧＮＤに接続されている。さらに、トランスフ
ァゲートＳ２ａ，Ｓ２ｂとＭＯＳトランジスタＱ２４と
の直列接続点が出力端子６７に、およびＭＯＳトランジ
スタＱ２５とＭＯＳトランジスタＱ２６との直列接続点
が出力端子６８に接続されている。出力端子６７は演算
増幅器４３のバイアス端子４５に接続されて、ＭＯＳト
ランジスタＱ２４を入力側トランジスタ、および演算増
幅器４３内のＮチャネル型ＭＯＳトランジスタを出力側
トランジスタとするカレントミラー回路を構成し、出力
端子６８は演算増幅器４３のバイアス端子４６に接続さ
れて、ＭＯＳトランジスタＱ２６を入力側トランジス
タ、および演算増幅器４３内のＰチャネル型ＭＯＳトラ
ンジスタを出力側トランジスタとするカレントミラー回
路を構成する。尚、上記において、ＭＯＳトランジスタ
Ｑ２３ａとＱ２３ｂは同一サイズとしたが、トランスフ
ァゲートＳ２ａをオフ制御したとき、すなわちサンプル
・ホールド動作中の第２系統４０に含まれる演算増幅器
４３に流れるバイアス電流を、アナログデータを演算増
幅器４３の出力端に安定した波形で出力するのに十分な
電流値で供給できれば、ＭＯＳトランジスタＱ２３ａと
Ｑ２３ｂの両トランジスタのサイズ和で出力動作時のバ
イアス電流を確保したうえで、ＭＯＳトランジスタＱ２
３ａに対するＱ２３ｂのサイズ比は極力小さいほうがよ
い。
説明する。第１のトランジスタであるバイアス電流源５
１のＭＯＳトランジスタＱ１，Ｑ２を入力側トランジス
タとして第２カレントミラー回路ＣＭ２を構成する第３
のトランジスタである第２出力側トランジスタとしての
Ｐチャネル型ＭＯＳトランジスタＱ２３ａとＱ２３ｂと
がトランスファゲートＳ２ａ，Ｓ２ｂをそれぞれドレイ
ンに直列接続して並列接続され、この並列回路のトラン
スファゲートＳ２ａ，Ｓ２ｂ側で、カレントミラー回路
ＣＭ２に接続される負荷用トランジスタとしてのダイオ
ード接続のＮチャネル型ＭＯＳトランジスタＱ２４がド
レインで接続されるとともに、ＭＯＳトランジスタＱ２
３ａ，Ｑ２３ｂのソースが電源端子ＶＤＤに、およびＭ
ＯＳトランジスタＱ２４のソースが接地端子ＧＮＤに接
続されている。ＭＯＳトランジスタＱ２３ａとＱ２３ｂ
は同一サイズで設計している。そして、入力端子２への
切替え信号によりトランスファゲートＳ２ａがオン・オ
フ制御可能となるようにトランスファゲートＳ２ａのＮ
チャネル側ゲートとインバータ６３を介したＰチャネル
側ゲートとが入力端子２に接続され、トランスファゲー
トＳ２ｂが常時オン制御されるようにトランスファゲー
トＳ２ｂのＰチャネル側ゲートが接地端子ＧＮＤに、お
よびＮチャネル側ゲートが電源端子ＶＤＤに接続されて
いる。常時オン制御のトランスファゲートＳ２ｂを設け
ているのは、トランスファゲートＳ１ｂと同様の理由か
らである。そして、ＭＯＳトランジスタＱ２４を入力側
トランジスタとするカレントミラー回路の出力側トラン
ジスタとしてのＮチャネル型ＭＯＳトランジスタＱ２５
と、このカレントミラー回路に接続される負荷用トラン
ジスタとしてのダイオード接続のＰチャネル型ＭＯＳト
ランジスタＱ２６とがドレイン同士で直列接続されると
ともに、ＭＯＳトランジスタＱ２６のソースが電源端子
ＶＤＤに、およびＭＯＳトランジスタＱ２５のソースが
接地端子ＧＮＤに接続されている。さらに、トランスフ
ァゲートＳ２ａ，Ｓ２ｂとＭＯＳトランジスタＱ２４と
の直列接続点が出力端子６７に、およびＭＯＳトランジ
スタＱ２５とＭＯＳトランジスタＱ２６との直列接続点
が出力端子６８に接続されている。出力端子６７は演算
増幅器４３のバイアス端子４５に接続されて、ＭＯＳト
ランジスタＱ２４を入力側トランジスタ、および演算増
幅器４３内のＮチャネル型ＭＯＳトランジスタを出力側
トランジスタとするカレントミラー回路を構成し、出力
端子６８は演算増幅器４３のバイアス端子４６に接続さ
れて、ＭＯＳトランジスタＱ２６を入力側トランジス
タ、および演算増幅器４３内のＰチャネル型ＭＯＳトラ
ンジスタを出力側トランジスタとするカレントミラー回
路を構成する。尚、上記において、ＭＯＳトランジスタ
Ｑ２３ａとＱ２３ｂは同一サイズとしたが、トランスフ
ァゲートＳ２ａをオフ制御したとき、すなわちサンプル
・ホールド動作中の第２系統４０に含まれる演算増幅器
４３に流れるバイアス電流を、アナログデータを演算増
幅器４３の出力端に安定した波形で出力するのに十分な
電流値で供給できれば、ＭＯＳトランジスタＱ２３ａと
Ｑ２３ｂの両トランジスタのサイズ和で出力動作時のバ
イアス電流を確保したうえで、ＭＯＳトランジスタＱ２
３ａに対するＱ２３ｂのサイズ比は極力小さいほうがよ
い。
【００１７】上記構成のバイアス回路部６０は、動作に
おいて、第１系統３０が出力動作のとき、入力端子２に
“Ｌ”レベルの信号が供給され、第１バイアス電流取出
し回路６１のトランスファゲートＳ１ａがオン制御さ
れ、第２バイアス電流取出し回路６２のトランスファゲ
ートＳ２ａがオフ制御される。このとき、第１バイアス
電流取出し回路６１は、バイアス電流源５１に流れる電
流をＭＯＳトランジスタＱ１３ａ，Ｑ１３ｂ でミラー
して、ＭＯＳトランジスタＱ１４に流し、さらにＭＯＳ
トランジスタＱ１４に流れる電流をＭＯＳトランジスタ
Ｑ１５でミラーしてＭＯＳトランジスタＱ１６に流し
て、 ＭＯＳトランジスタＱ１４に流れる電流を出力端
子６５からバイアス端子３５を介してＭＯＳトランジス
タＱ１４にミラー接続された演算増幅器３３のＮチャネ
ル型ＭＯＳトランジスタでミラーするとともに、ＭＯＳ
トランジスタＱ１６に流れる電流を出力端子６６からバ
イアス端子３６を介してＭＯＳトランジスタＱ１６にミ
ラー接続された演算増幅器３３のＰチャネル型ＭＯＳト
ランジスタにミラーして演算増幅器３３にバイアス電流
を供給する。このとき、第２バイアス電流取出し回路６
２は、バイアス電流源５１に流れる電流をＭＯＳトラン
ジスタＱ２３ｂのみでミラーして、ＭＯＳトランジスタ
Ｑ２４に流し、ＭＯＳトランジスタＱ２４に流れる電流
を出力端子６７およびバイアス端子４５を介してＭＯＳ
トランジスタＱ２４にミラー接続された演算増幅器４３
のＮチャネル型ＭＯＳトランジスタでミラーして演算増
幅器４３にバイアス電流を供給し、さらにＭＯＳトラン
ジスタＱ２４に流れる電流をＭＯＳトランジスタＱ２５
でミラーしてＭＯＳトランジスタＱ２６に流し、 ＭＯ
ＳトランジスタＱ２６に流れる電流を出力端子６８およ
びバイアス端子４６を介してＭＯＳトランジスタＱ２６
にミラー接続された演算増幅器４３のＰチャネル型ＭＯ
Ｓトランジスタにミラーして演算増幅器４３にバイアス
電流を供給する。このとき演算増幅器４３に流れるバイ
アス電流は、ＭＯＳトランジスタＱ２３ａとＱ２３ｂと
を同一サイズに設計した場合の例では、第２系統４０が
出力動作のときに流れるバイアス電流の半分のバイアス
電流が流れることになる。第２系統４０が出力動作のと
きは、上記とは第１系統３０と第２系統４０との動作が
反対となる。
おいて、第１系統３０が出力動作のとき、入力端子２に
“Ｌ”レベルの信号が供給され、第１バイアス電流取出
し回路６１のトランスファゲートＳ１ａがオン制御さ
れ、第２バイアス電流取出し回路６２のトランスファゲ
ートＳ２ａがオフ制御される。このとき、第１バイアス
電流取出し回路６１は、バイアス電流源５１に流れる電
流をＭＯＳトランジスタＱ１３ａ，Ｑ１３ｂ でミラー
して、ＭＯＳトランジスタＱ１４に流し、さらにＭＯＳ
トランジスタＱ１４に流れる電流をＭＯＳトランジスタ
Ｑ１５でミラーしてＭＯＳトランジスタＱ１６に流し
て、 ＭＯＳトランジスタＱ１４に流れる電流を出力端
子６５からバイアス端子３５を介してＭＯＳトランジス
タＱ１４にミラー接続された演算増幅器３３のＮチャネ
ル型ＭＯＳトランジスタでミラーするとともに、ＭＯＳ
トランジスタＱ１６に流れる電流を出力端子６６からバ
イアス端子３６を介してＭＯＳトランジスタＱ１６にミ
ラー接続された演算増幅器３３のＰチャネル型ＭＯＳト
ランジスタにミラーして演算増幅器３３にバイアス電流
を供給する。このとき、第２バイアス電流取出し回路６
２は、バイアス電流源５１に流れる電流をＭＯＳトラン
ジスタＱ２３ｂのみでミラーして、ＭＯＳトランジスタ
Ｑ２４に流し、ＭＯＳトランジスタＱ２４に流れる電流
を出力端子６７およびバイアス端子４５を介してＭＯＳ
トランジスタＱ２４にミラー接続された演算増幅器４３
のＮチャネル型ＭＯＳトランジスタでミラーして演算増
幅器４３にバイアス電流を供給し、さらにＭＯＳトラン
ジスタＱ２４に流れる電流をＭＯＳトランジスタＱ２５
でミラーしてＭＯＳトランジスタＱ２６に流し、 ＭＯ
ＳトランジスタＱ２６に流れる電流を出力端子６８およ
びバイアス端子４６を介してＭＯＳトランジスタＱ２６
にミラー接続された演算増幅器４３のＰチャネル型ＭＯ
Ｓトランジスタにミラーして演算増幅器４３にバイアス
電流を供給する。このとき演算増幅器４３に流れるバイ
アス電流は、ＭＯＳトランジスタＱ２３ａとＱ２３ｂと
を同一サイズに設計した場合の例では、第２系統４０が
出力動作のときに流れるバイアス電流の半分のバイアス
電流が流れることになる。第２系統４０が出力動作のと
きは、上記とは第１系統３０と第２系統４０との動作が
反対となる。
【００１８】以上説明したように、サンプル・ホールド
回路２０の１水平期間ごとにサンプル・ホールド動作と
出力動作を交互に行う２系統のうち第１系統３０（第２
系統４０）が出力動作のとき、第１バイアス電流取出し
回路６１（第２バイアス電流取出し回路６２）は、電流
源５１に流れる電流をトランジスタＱ２３ａとＱ２３ｂ
（Ｑ１３ａとＱ１３ｂ）とでミラーして第１系統３０
（第２系統４０）の演算増幅器３３（４３）に供給し、
第２バイアス電流取出し回路６２（第１バイアス電流取
出し回路６１）は、電流源５１に流れる電流をトランジ
スタＱ２３ｂ（Ｑ１３ｂ）のみでミラーしてサンプル・
ホールド動作中の第２系統４０（第１系統３０）の演算
増幅器４３（３３）に供給するので、サンプル・ホール
ド動作中の第２系統４０（第１系統３０）の演算増幅器
４３（３３）には、第２系統４０（第１系統３０）が出
力動作中のときに演算増幅器４３（３３）に流れるバイ
アス電流に対してトランジスタＱ２３ａとＱ２３ｂ（Ｑ
１３ａとＱ１３ｂ）との合計サイズに対するトランジス
タＱ２３ｂ（Ｑ１３ｂ）のサイズの比のバイアス電流が
流れ、バイアス電流により演算増幅器４３（３３）で消
費される消費電流を低減することができる。
回路２０の１水平期間ごとにサンプル・ホールド動作と
出力動作を交互に行う２系統のうち第１系統３０（第２
系統４０）が出力動作のとき、第１バイアス電流取出し
回路６１（第２バイアス電流取出し回路６２）は、電流
源５１に流れる電流をトランジスタＱ２３ａとＱ２３ｂ
（Ｑ１３ａとＱ１３ｂ）とでミラーして第１系統３０
（第２系統４０）の演算増幅器３３（４３）に供給し、
第２バイアス電流取出し回路６２（第１バイアス電流取
出し回路６１）は、電流源５１に流れる電流をトランジ
スタＱ２３ｂ（Ｑ１３ｂ）のみでミラーしてサンプル・
ホールド動作中の第２系統４０（第１系統３０）の演算
増幅器４３（３３）に供給するので、サンプル・ホール
ド動作中の第２系統４０（第１系統３０）の演算増幅器
４３（３３）には、第２系統４０（第１系統３０）が出
力動作中のときに演算増幅器４３（３３）に流れるバイ
アス電流に対してトランジスタＱ２３ａとＱ２３ｂ（Ｑ
１３ａとＱ１３ｂ）との合計サイズに対するトランジス
タＱ２３ｂ（Ｑ１３ｂ）のサイズの比のバイアス電流が
流れ、バイアス電流により演算増幅器４３（３３）で消
費される消費電流を低減することができる。
【００１９】次に、上記実施例において、バイアス回路
部６０に替わる他の第１実施例のバイアス回路部を図３
を参照して説明する。このバイアス回路部７０はバイア
ス回路部６０のＭＯＳトランジスタのＰチャネル型とＮ
チャネル型を逆にして回路構成したものである。以下、
バイアス回路部６０と同様であるので、説明を省略す
る。
部６０に替わる他の第１実施例のバイアス回路部を図３
を参照して説明する。このバイアス回路部７０はバイア
ス回路部６０のＭＯＳトランジスタのＰチャネル型とＮ
チャネル型を逆にして回路構成したものである。以下、
バイアス回路部６０と同様であるので、説明を省略す
る。
【００２０】次に、上記実施例において、バイアス回路
部６０に替わる他の第２実施例のバイアス回路部を図４
を参照して説明する。このバイアス回路部８０は、バイ
アス電流源５１とサンプル・ホールド回路２０の第１系
統３０の第１演算増幅器３３に流すバイアス電流を取り
出す第１バイアス電流取出し回路８１と、サンプル・ホ
ールド回路２０の第２系統４０の第２演算増幅器４３に
流すバイアス電流を取り出す第２バイアス電流取出し回
路８２とを備えている。
部６０に替わる他の第２実施例のバイアス回路部を図４
を参照して説明する。このバイアス回路部８０は、バイ
アス電流源５１とサンプル・ホールド回路２０の第１系
統３０の第１演算増幅器３３に流すバイアス電流を取り
出す第１バイアス電流取出し回路８１と、サンプル・ホ
ールド回路２０の第２系統４０の第２演算増幅器４３に
流すバイアス電流を取り出す第２バイアス電流取出し回
路８２とを備えている。
【００２１】第１バイアス電流取出し回路８１について
説明する。第１のトランジスタであるバイアス電流源５
１のＭＯＳトランジスタＱ１，Ｑ２を入力側トランジス
タとしてカレントミラー回路を構成する第１出力側トラ
ンジスタとしてのＰチャネル型ＭＯＳトランジスタＱ１
３がＭＯＳトランジスタＱ１，Ｑ２にミラー接続されて
いる。このカレントミラー回路に接続される第２トラン
ジスタである負荷用トランジスタとしてのダイオード接
続のＮチャネル型ＭＯＳトランジスタＱ１４ａとＱ１４
ｂとがＭＯＳトランジスタからなるトランスファゲート
Ｓ１ａ，Ｓ１ｂをそれぞれドレインに直列接続して並列
接続されて、この並列回路のトランスファゲートＳ１
ａ，Ｓ１ｂ側にＭＯＳトランジスタＱ１３のドレインが
接続され、ＭＯＳトランジスタＱ１３のソースが電源端
子ＶＤＤに、およびＭＯＳトランジスタＱ１４ａ，Ｑ１
４ｂのソースが接地端子ＧＮＤに接続されている。ＭＯ
ＳトランジスタＱ１４ｂのドレインとゲートとは直結さ
れているが、ＭＯＳトランジスタＱ１４ａのドレインと
ゲートとはトランスファゲートＳ１ａ，Ｓ１ｂを介して
接続されている。ＭＯＳトランジスタＱ１４ａ，Ｑ１４
ｂは同一サイズで設計している。そして、入力端子２へ
の切替え信号によりトランスファゲートＳ１ａがオン・
オフ制御可能となるようにトランスファゲートＳ１ａの
Ｎチャネル側ゲートとインバータ６３を介したＰチャネ
ル側ゲートとが入力端子２に接続され、トランスファゲ
ートＳ１ｂが常時オン制御されるようにトランスファゲ
ートＳ１ｂのＰチャネル側ゲートが接地端子ＧＮＤに、
およびＮチャネル側ゲートが電源端子ＶＤＤに接続され
ている。そして、ＭＯＳトランジスタＱ１４ａ，Ｑ１４
ｂを入力側トランジスタとして第１カレントミラー回路
ＣＭ１を構成する出力側トランジスタの１つとしてのＮ
チャネル型ＭＯＳトランジスタＱ１５と、このカレント
ミラー回路ＣＭ１に接続される負荷用トランジスタとし
てのダイオード接続のＰチャネル型ＭＯＳトランジスタ
Ｑ１６とがドレイン同士で直列接続されるとともに、Ｍ
ＯＳトランジスタＱ１６のソースが電源端子ＶＤＤに、
およびＭＯＳトランジスタＱ１５のソースが接地端子Ｇ
ＮＤに接続されている。さらに、トランスファゲートＳ
１ｂとＭＯＳトランジスタＱ１４ｂとの直列接続点が出
力端子８５に、およびＭＯＳトランジスタＱ１５とＭＯ
ＳトランジスタＱ１６との直列接続点が出力端子８６に
接続されている。出力端子８５は演算増幅器３３のバイ
アス端子３５に接続されて、演算増幅器３３内のＮチャ
ネル型ＭＯＳトランジスタが上記カレントミラー回路Ｃ
Ｍ１の出力側トランジスタの１つを構成し、出力端子８
６は演算増幅器３３のバイアス端子３６に接続されて、
ＭＯＳトランジスタＱ１６を入力側トランジスタ、およ
び演算増幅器３３内のＰチャネル型ＭＯＳトランジスタ
を出力側トランジスタとするカレントミラー回路を構成
する。尚、上記において、ＭＯＳトランジスタＱ１４ａ
とＱ１４ｂは同一サイズとしたが、トランスファゲート
Ｓ１ａをオン制御したとき、すなわち第１系統３０がサ
ンプル・ホールド動作中の演算増幅器３３に流れるバイ
アス電流を、第１系統３０においてコンデンサにサンプ
ル・ホールドされたアナログデータを演算増幅器３３の
出力端に安定した波形で出力するのに十分な電流値で供
給できれば、ＭＯＳトランジスタＱｂのみで出力動作時
のバイアス電流を確保したうえで、ＭＯＳトランジスタ
Ｑ１４ｂに対するＱ１４ａのサイズ比は極力大きいほう
がよい。
説明する。第１のトランジスタであるバイアス電流源５
１のＭＯＳトランジスタＱ１，Ｑ２を入力側トランジス
タとしてカレントミラー回路を構成する第１出力側トラ
ンジスタとしてのＰチャネル型ＭＯＳトランジスタＱ１
３がＭＯＳトランジスタＱ１，Ｑ２にミラー接続されて
いる。このカレントミラー回路に接続される第２トラン
ジスタである負荷用トランジスタとしてのダイオード接
続のＮチャネル型ＭＯＳトランジスタＱ１４ａとＱ１４
ｂとがＭＯＳトランジスタからなるトランスファゲート
Ｓ１ａ，Ｓ１ｂをそれぞれドレインに直列接続して並列
接続されて、この並列回路のトランスファゲートＳ１
ａ，Ｓ１ｂ側にＭＯＳトランジスタＱ１３のドレインが
接続され、ＭＯＳトランジスタＱ１３のソースが電源端
子ＶＤＤに、およびＭＯＳトランジスタＱ１４ａ，Ｑ１
４ｂのソースが接地端子ＧＮＤに接続されている。ＭＯ
ＳトランジスタＱ１４ｂのドレインとゲートとは直結さ
れているが、ＭＯＳトランジスタＱ１４ａのドレインと
ゲートとはトランスファゲートＳ１ａ，Ｓ１ｂを介して
接続されている。ＭＯＳトランジスタＱ１４ａ，Ｑ１４
ｂは同一サイズで設計している。そして、入力端子２へ
の切替え信号によりトランスファゲートＳ１ａがオン・
オフ制御可能となるようにトランスファゲートＳ１ａの
Ｎチャネル側ゲートとインバータ６３を介したＰチャネ
ル側ゲートとが入力端子２に接続され、トランスファゲ
ートＳ１ｂが常時オン制御されるようにトランスファゲ
ートＳ１ｂのＰチャネル側ゲートが接地端子ＧＮＤに、
およびＮチャネル側ゲートが電源端子ＶＤＤに接続され
ている。そして、ＭＯＳトランジスタＱ１４ａ，Ｑ１４
ｂを入力側トランジスタとして第１カレントミラー回路
ＣＭ１を構成する出力側トランジスタの１つとしてのＮ
チャネル型ＭＯＳトランジスタＱ１５と、このカレント
ミラー回路ＣＭ１に接続される負荷用トランジスタとし
てのダイオード接続のＰチャネル型ＭＯＳトランジスタ
Ｑ１６とがドレイン同士で直列接続されるとともに、Ｍ
ＯＳトランジスタＱ１６のソースが電源端子ＶＤＤに、
およびＭＯＳトランジスタＱ１５のソースが接地端子Ｇ
ＮＤに接続されている。さらに、トランスファゲートＳ
１ｂとＭＯＳトランジスタＱ１４ｂとの直列接続点が出
力端子８５に、およびＭＯＳトランジスタＱ１５とＭＯ
ＳトランジスタＱ１６との直列接続点が出力端子８６に
接続されている。出力端子８５は演算増幅器３３のバイ
アス端子３５に接続されて、演算増幅器３３内のＮチャ
ネル型ＭＯＳトランジスタが上記カレントミラー回路Ｃ
Ｍ１の出力側トランジスタの１つを構成し、出力端子８
６は演算増幅器３３のバイアス端子３６に接続されて、
ＭＯＳトランジスタＱ１６を入力側トランジスタ、およ
び演算増幅器３３内のＰチャネル型ＭＯＳトランジスタ
を出力側トランジスタとするカレントミラー回路を構成
する。尚、上記において、ＭＯＳトランジスタＱ１４ａ
とＱ１４ｂは同一サイズとしたが、トランスファゲート
Ｓ１ａをオン制御したとき、すなわち第１系統３０がサ
ンプル・ホールド動作中の演算増幅器３３に流れるバイ
アス電流を、第１系統３０においてコンデンサにサンプ
ル・ホールドされたアナログデータを演算増幅器３３の
出力端に安定した波形で出力するのに十分な電流値で供
給できれば、ＭＯＳトランジスタＱｂのみで出力動作時
のバイアス電流を確保したうえで、ＭＯＳトランジスタ
Ｑ１４ｂに対するＱ１４ａのサイズ比は極力大きいほう
がよい。
【００２２】第２バイアス電流取出し回路８２について
説明する。第１のトランジスタであるバイアス電流源５
１のＭＯＳトランジスタＱ１，Ｑ２を入力側トランジス
タとしてカレントミラー回路を構成する第２出力側トラ
ンジスタとしてのＰチャネル型ＭＯＳトランジスタＱ２
３がＭＯＳトランジスタＱ１，Ｑ２にミラー接続されて
いる。このカレントミラー回路に接続される第３トラン
ジスタである負荷用トランジスタとしてのダイオード接
続のＮチャネル型ＭＯＳトランジスタＱ２４ａとＱ２４
ｂとが、ＭＯＳトランジスタからなるトランスファゲー
トＳ２ａ，Ｓ２ｂをそれぞれドレインに直列接続して並
列接続されて、この並列回路のトランスファゲートＳ２
ａ，Ｓ２ｂ側にＭＯＳトランジスタＱ２３のドレインが
接続され、ＭＯＳトランジスタＱ２３のソースが電源端
子ＶＤＤに、およびＭＯＳトランジスタＱ２４ａ，Ｑ２
４ｂのソースが接地端子ＧＮＤに接続されている。ＭＯ
ＳトランジスタＱ２４ｂのドレインとゲートとは直結さ
れているが、ＭＯＳトランジスタＱ２４ａのドレインと
ゲートとはトランスファゲートＳ２ａ，Ｓ２ｂを介して
接続されている。ＭＯＳトランジスタＱ２４ａ，Ｑ２４
ｂは同一サイズで設計している。そして、入力端子２へ
の切替え信号によりトランスファゲートＳ２ａがオン・
オフ制御可能となるようにトランスファゲートＳ２ａの
Ｐチャネル側ゲートとインバータ６３を介したＮチャネ
ル側ゲートとが入力端子２に接続され、トランスファゲ
ートＳ２ｂが常時オン制御されるようにトランスファゲ
ートＳ２ｂのＰチャネル側ゲートが接地端子ＧＮＤに、
およびＮチャネル側ゲートが電源端子ＶＤＤに接続され
ている。そして、ＭＯＳトランジスタＱ２４ａ，Ｑ２４
ｂを入力側トランジスタとして第２カレントミラー回路
ＣＭ２を構成する出力側トランジスタの１つとしてのＮ
チャネル型ＭＯＳトランジスタＱ２５と、このカレント
ミラー回路ＣＭ２に接続される負荷用トランジスタとし
てのダイオード接続のＰチャネル型ＭＯＳトランジスタ
Ｑ２６とがドレイン同士で直列接続されるとともに、Ｍ
ＯＳトランジスタＱ２６のソースが電源端子ＶＤＤに、
およびＭＯＳトランジスタＱ２５のソースが接地端子Ｇ
ＮＤに接続されている。さらに、トランスファゲートＳ
２ｂとＭＯＳトランジスタＱ２４ｂとの直列接続点が出
力端子８７に、およびＭＯＳトランジスタＱ２５とＭＯ
ＳトランジスタＱ２６との直列接続点が出力端子８８に
接続されている。出力端子８７は演算増幅器４３のバイ
アス端子４５に接続されて、演算増幅器４３内のＮチャ
ネル型ＭＯＳトランジスタが上記カレントミラー回路Ｃ
Ｍ２の出力側トランジスタの１つを構成し、出力端子８
８は演算増幅器４３のバイアス端子４６に接続されて、
ＭＯＳトランジスタＱ２６を入力側トランジスタ、およ
び演算増幅器４３内のＰチャネル型ＭＯＳトランジスタ
を出力側トランジスタとするカレントミラー回路を構成
する。尚、上記において、ＭＯＳトランジスタＱ２４ａ
とＱ２４ｂは同一サイズとしたが、トランスファゲート
Ｓ２ａをオン制御したとき、すなわち第２系統４０がサ
ンプル・ホールド動作中の演算増幅器４３に流れるバイ
アス電流を、少なくとも、第２系統４０においてコンデ
ンサにサンプル・ホールドされたアナログデータを演算
増幅器４３の出力端に安定した波形で出力するのに十分
な電流値で供給できれば、ＭＯＳトランジスタＱ２４ｂ
のみで出力動作時のバイアス電流を確保したうえで、Ｍ
ＯＳトランジスタＱ２４ｂに対するＱ２４ａのサイズ比
は極力大きいほうがよい。
説明する。第１のトランジスタであるバイアス電流源５
１のＭＯＳトランジスタＱ１，Ｑ２を入力側トランジス
タとしてカレントミラー回路を構成する第２出力側トラ
ンジスタとしてのＰチャネル型ＭＯＳトランジスタＱ２
３がＭＯＳトランジスタＱ１，Ｑ２にミラー接続されて
いる。このカレントミラー回路に接続される第３トラン
ジスタである負荷用トランジスタとしてのダイオード接
続のＮチャネル型ＭＯＳトランジスタＱ２４ａとＱ２４
ｂとが、ＭＯＳトランジスタからなるトランスファゲー
トＳ２ａ，Ｓ２ｂをそれぞれドレインに直列接続して並
列接続されて、この並列回路のトランスファゲートＳ２
ａ，Ｓ２ｂ側にＭＯＳトランジスタＱ２３のドレインが
接続され、ＭＯＳトランジスタＱ２３のソースが電源端
子ＶＤＤに、およびＭＯＳトランジスタＱ２４ａ，Ｑ２
４ｂのソースが接地端子ＧＮＤに接続されている。ＭＯ
ＳトランジスタＱ２４ｂのドレインとゲートとは直結さ
れているが、ＭＯＳトランジスタＱ２４ａのドレインと
ゲートとはトランスファゲートＳ２ａ，Ｓ２ｂを介して
接続されている。ＭＯＳトランジスタＱ２４ａ，Ｑ２４
ｂは同一サイズで設計している。そして、入力端子２へ
の切替え信号によりトランスファゲートＳ２ａがオン・
オフ制御可能となるようにトランスファゲートＳ２ａの
Ｐチャネル側ゲートとインバータ６３を介したＮチャネ
ル側ゲートとが入力端子２に接続され、トランスファゲ
ートＳ２ｂが常時オン制御されるようにトランスファゲ
ートＳ２ｂのＰチャネル側ゲートが接地端子ＧＮＤに、
およびＮチャネル側ゲートが電源端子ＶＤＤに接続され
ている。そして、ＭＯＳトランジスタＱ２４ａ，Ｑ２４
ｂを入力側トランジスタとして第２カレントミラー回路
ＣＭ２を構成する出力側トランジスタの１つとしてのＮ
チャネル型ＭＯＳトランジスタＱ２５と、このカレント
ミラー回路ＣＭ２に接続される負荷用トランジスタとし
てのダイオード接続のＰチャネル型ＭＯＳトランジスタ
Ｑ２６とがドレイン同士で直列接続されるとともに、Ｍ
ＯＳトランジスタＱ２６のソースが電源端子ＶＤＤに、
およびＭＯＳトランジスタＱ２５のソースが接地端子Ｇ
ＮＤに接続されている。さらに、トランスファゲートＳ
２ｂとＭＯＳトランジスタＱ２４ｂとの直列接続点が出
力端子８７に、およびＭＯＳトランジスタＱ２５とＭＯ
ＳトランジスタＱ２６との直列接続点が出力端子８８に
接続されている。出力端子８７は演算増幅器４３のバイ
アス端子４５に接続されて、演算増幅器４３内のＮチャ
ネル型ＭＯＳトランジスタが上記カレントミラー回路Ｃ
Ｍ２の出力側トランジスタの１つを構成し、出力端子８
８は演算増幅器４３のバイアス端子４６に接続されて、
ＭＯＳトランジスタＱ２６を入力側トランジスタ、およ
び演算増幅器４３内のＰチャネル型ＭＯＳトランジスタ
を出力側トランジスタとするカレントミラー回路を構成
する。尚、上記において、ＭＯＳトランジスタＱ２４ａ
とＱ２４ｂは同一サイズとしたが、トランスファゲート
Ｓ２ａをオン制御したとき、すなわち第２系統４０がサ
ンプル・ホールド動作中の演算増幅器４３に流れるバイ
アス電流を、少なくとも、第２系統４０においてコンデ
ンサにサンプル・ホールドされたアナログデータを演算
増幅器４３の出力端に安定した波形で出力するのに十分
な電流値で供給できれば、ＭＯＳトランジスタＱ２４ｂ
のみで出力動作時のバイアス電流を確保したうえで、Ｍ
ＯＳトランジスタＱ２４ｂに対するＱ２４ａのサイズ比
は極力大きいほうがよい。
【００２３】上記構成のバイアス回路部８０は、動作に
おいて、第１系統３０が出力動作のとき、入力端子２に
“Ｌ”レベルの信号が供給され、第１バイアス電流取出
し回路８１のトランスファゲートＳ１ａがオフ制御さ
れ、第２バイアス電流取出し回路８２のトランスファゲ
ートＳ２ａがオン制御される。このとき、第１バイアス
電流取出し回路８１は、バイアス電流源５１に流れる電
流をＭＯＳトランジスタＱ１３でミラーして、ＭＯＳト
ランジスタ１４ｂのみに流し、さらにＭＯＳトランジス
タＱ１４ｂに流れる電流をＭＯＳトランジスタＱ１５で
ミラーしてＭＯＳトランジスタＱ１６に流して、 ＭＯ
ＳトランジスタＱ１４ｂに流れる電流を出力端子８５か
らバイアス端子３５を介してＭＯＳトランジスタＱ１４
ｂにミラー接続された演算増幅器３３のＮチャネル型Ｍ
ＯＳトランジスタでミラーするとともに、ＭＯＳトラン
ジスタＱ１６に流れる電流を出力端子８６からバイアス
端子３６を介してＭＯＳトランジスタＱ１６にミラー接
続された演算増幅器３３のＰチャネル型ＭＯＳトランジ
スタにミラーして演算増幅器３３にバイアス電流を供給
する。このとき、第２バイアス電流取出し回路８２は、
バイアス電流源５１に流れる電流をＭＯＳトランジスタ
Ｑ２３でミラーして、ＭＯＳトランジスタＱ２４ａ，Ｑ
２４ｂに流し、さらにＭＯＳトランジスタＱ２４ａ，Ｑ
２４ｂに流れる電流をＭＯＳトランジスタＱ２５でミラ
ーしてＭＯＳトランジスタＱ２６に流して、 ＭＯＳト
ランジスタＱ２４ａ，Ｑ２４ｂに流れる電流を出力端子
８７からバイアス端子４５を介してＭＯＳトランジスタ
Ｑ２４ａ，Ｑ２４ｂにミラー接続された演算増幅器４３
のＮチャネル型ＭＯＳトランジスタでミラーするととも
に、ＭＯＳトランジスタＱ２６に流れる電流を出力端子
８８からバイアス端子４６を介してＭＯＳトランジスタ
Ｑ２６にミラー接続された演算増幅器４３のＰチャネル
型ＭＯＳトランジスタにミラーして演算増幅器４３にバ
イアス電流を供給する。このとき演算増幅器４３に流れ
るバイアス電流は、ＭＯＳトランジスタＱ２４ａとＱ２
４ｂとを同一サイズに設計した場合の例では、第２系統
４０が出力動作のときに演算増幅器４３に流れるバイア
ス電流の半分のバイアス電流が流れることになる。第２
系統４０が出力動作のときは、上記とは第１系統３０と
第２系統４０との動作が反対となる。
おいて、第１系統３０が出力動作のとき、入力端子２に
“Ｌ”レベルの信号が供給され、第１バイアス電流取出
し回路８１のトランスファゲートＳ１ａがオフ制御さ
れ、第２バイアス電流取出し回路８２のトランスファゲ
ートＳ２ａがオン制御される。このとき、第１バイアス
電流取出し回路８１は、バイアス電流源５１に流れる電
流をＭＯＳトランジスタＱ１３でミラーして、ＭＯＳト
ランジスタ１４ｂのみに流し、さらにＭＯＳトランジス
タＱ１４ｂに流れる電流をＭＯＳトランジスタＱ１５で
ミラーしてＭＯＳトランジスタＱ１６に流して、 ＭＯ
ＳトランジスタＱ１４ｂに流れる電流を出力端子８５か
らバイアス端子３５を介してＭＯＳトランジスタＱ１４
ｂにミラー接続された演算増幅器３３のＮチャネル型Ｍ
ＯＳトランジスタでミラーするとともに、ＭＯＳトラン
ジスタＱ１６に流れる電流を出力端子８６からバイアス
端子３６を介してＭＯＳトランジスタＱ１６にミラー接
続された演算増幅器３３のＰチャネル型ＭＯＳトランジ
スタにミラーして演算増幅器３３にバイアス電流を供給
する。このとき、第２バイアス電流取出し回路８２は、
バイアス電流源５１に流れる電流をＭＯＳトランジスタ
Ｑ２３でミラーして、ＭＯＳトランジスタＱ２４ａ，Ｑ
２４ｂに流し、さらにＭＯＳトランジスタＱ２４ａ，Ｑ
２４ｂに流れる電流をＭＯＳトランジスタＱ２５でミラ
ーしてＭＯＳトランジスタＱ２６に流して、 ＭＯＳト
ランジスタＱ２４ａ，Ｑ２４ｂに流れる電流を出力端子
８７からバイアス端子４５を介してＭＯＳトランジスタ
Ｑ２４ａ，Ｑ２４ｂにミラー接続された演算増幅器４３
のＮチャネル型ＭＯＳトランジスタでミラーするととも
に、ＭＯＳトランジスタＱ２６に流れる電流を出力端子
８８からバイアス端子４６を介してＭＯＳトランジスタ
Ｑ２６にミラー接続された演算増幅器４３のＰチャネル
型ＭＯＳトランジスタにミラーして演算増幅器４３にバ
イアス電流を供給する。このとき演算増幅器４３に流れ
るバイアス電流は、ＭＯＳトランジスタＱ２４ａとＱ２
４ｂとを同一サイズに設計した場合の例では、第２系統
４０が出力動作のときに演算増幅器４３に流れるバイア
ス電流の半分のバイアス電流が流れることになる。第２
系統４０が出力動作のときは、上記とは第１系統３０と
第２系統４０との動作が反対となる。
【００２４】以上説明したように、サンプル・ホールド
回路２０の１水平期間ごとにサンプル・ホールド動作と
出力動作を交互に行う２系統のうち第１系統３０（第２
系統４０）が出力動作のとき、第１バイアス電流取出し
回路８１（第２バイアス電流取出し回路８２）は、電流
源５１に流れる電流をトランジスタＱ１４ａとＱ１４ｂ
のうちＱ１４ｂ（Ｑ２４ａとＱ２４ｂのうちＱ２４ｂ）
のみに流して後段のトランジスタでミラーして第１系統
３０（第２系統４０）の演算増幅器３３（４３）に供給
し、第２バイアス電流取出し回路８２（第１バイアス電
流取出し回路８１）は、電流源５１に流れる電流をトラ
ンジスタＱ２４ａとＱ２４ｂの両方（Ｑ１４ａとＱ１４
ｂの両方）に流して後段のトランジスタでミラーしてサ
ンプル・ホールド動作中の第２系統４０（第１系統３
０）の演算増幅器４３（３３）に供給するので、サンプ
ル・ホールド動作中の第２系統４０（第１系統３０）の
演算増幅器４３（３３）には、第２系統４０（第１系統
３０）が出力動作中のときの演算増幅器４３（３３）に
流れるバイアス電流に対してトランジスタＱ２４ａとＱ
２４ｂ（Ｑ１４ａとＱ１４ｂ）との合計サイズに対する
トランジスタＱ２４ｂ（Ｑ１４ｂ）のサイズ比のバイア
ス電流が流れ、バイアス電流により演算増幅器４３（３
３）で消費される消費電流を低減することができる。
尚、図示しないが、バイアス回路部７０と同様に、この
バイアス回路部８０の替わりに、ＭＯＳトランジスタの
Ｐチャネル型とＮチャネル型を逆にして回路構成しても
よい。
回路２０の１水平期間ごとにサンプル・ホールド動作と
出力動作を交互に行う２系統のうち第１系統３０（第２
系統４０）が出力動作のとき、第１バイアス電流取出し
回路８１（第２バイアス電流取出し回路８２）は、電流
源５１に流れる電流をトランジスタＱ１４ａとＱ１４ｂ
のうちＱ１４ｂ（Ｑ２４ａとＱ２４ｂのうちＱ２４ｂ）
のみに流して後段のトランジスタでミラーして第１系統
３０（第２系統４０）の演算増幅器３３（４３）に供給
し、第２バイアス電流取出し回路８２（第１バイアス電
流取出し回路８１）は、電流源５１に流れる電流をトラ
ンジスタＱ２４ａとＱ２４ｂの両方（Ｑ１４ａとＱ１４
ｂの両方）に流して後段のトランジスタでミラーしてサ
ンプル・ホールド動作中の第２系統４０（第１系統３
０）の演算増幅器４３（３３）に供給するので、サンプ
ル・ホールド動作中の第２系統４０（第１系統３０）の
演算増幅器４３（３３）には、第２系統４０（第１系統
３０）が出力動作中のときの演算増幅器４３（３３）に
流れるバイアス電流に対してトランジスタＱ２４ａとＱ
２４ｂ（Ｑ１４ａとＱ１４ｂ）との合計サイズに対する
トランジスタＱ２４ｂ（Ｑ１４ｂ）のサイズ比のバイア
ス電流が流れ、バイアス電流により演算増幅器４３（３
３）で消費される消費電流を低減することができる。
尚、図示しないが、バイアス回路部７０と同様に、この
バイアス回路部８０の替わりに、ＭＯＳトランジスタの
Ｐチャネル型とＮチャネル型を逆にして回路構成しても
よい。
【００２５】
【発明の効果】本発明に係わる液晶駆動装置によれば、
サンプル・ホールド回路の２系統のうちサンプル・ホー
ルド動作中の系統の演算増幅器のバイアス電流を、バイ
アス回路部でバイアス電流源の電流をミラーするときミ
ラー比を切替えて減少させるようにしたので、サンプル
・ホールド動作中の系統に含まれる演算増幅器で消費さ
れる電流を低減することができる。
サンプル・ホールド回路の２系統のうちサンプル・ホー
ルド動作中の系統の演算増幅器のバイアス電流を、バイ
アス回路部でバイアス電流源の電流をミラーするときミ
ラー比を切替えて減少させるようにしたので、サンプル
・ホールド動作中の系統に含まれる演算増幅器で消費さ
れる電流を低減することができる。
【図１】 本発明の１実施例である水平ドライバＩＣの
要部回路ブロック図。
要部回路ブロック図。
【図２】 図１の水平ドライバＩＣに使用される１例の
バイアス回路部。
バイアス回路部。
【図３】 図１の水平ドライバＩＣに使用される他の第
１実施例のバイアス回路部。
１実施例のバイアス回路部。
【図４】 図１の水平ドライバＩＣに使用される他の第
２実施例のバイアス回路部。
２実施例のバイアス回路部。
【図５】 従来の水平ドライバＩＣの要部回路ブロック
図。
図。
【図６】 図４の水平ドライバＩＣに使用されるバイア
ス回路部。
ス回路部。
【図７】 １系統のサンプル・ホールド回路の回路図。
【図８】 ２系統のサンプル・ホールド回路の回路図。
２０ サンプル・ホールド回路 ３０ 第１系統 ３２ 第１コンデンサ ３３ 第１演算増幅器 ４０ 第２系統 ４２ 第２コンデンサ ４３ 第２演算増幅器 ５１、５２ バイアス電流源 ６０、７０、８０ バイアス回路部 ６１、７１、８１ 第１バイアス電流取出し回路 ６２、７２、８２ 第２バイアス電流取出し回路 ＣＭ１ 第１カレントミラー回路 ＣＭ２ 第２カレントミラー回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H093 NA16 NC15 NC23 ND39 5C006 AF42 AF69 BB15 BC13 BF11 BF25 FA47 5C080 AA10 BB05 DD01 DD26 EE29 FF11 FF12 JJ02 JJ03 5J092 AA01 AA43 CA36 CA81 CA84 FA04 FA10 FA20 GR09 HA10 HA16 HA17 HA44 KA02 KA09 KA12 KA19 MA05 SA08 TA01 UL07
Claims (10)
- 【請求項１】駆動すべき液晶パネルの各データ線に対応
して１水平期間ごとに、アナログデータがコンデンサに
サンプル・ホールドされボルテージホロワ接続の演算増
幅器に入出力されるサンプル・ホールド動作と、コンデ
ンサにサンプル・ホールドされ演算増幅器に入出力され
たアナログデータが出力端子に出力される出力動作とを
２系統で交互に行うサンプル・ホールド回路と、前記各
演算増幅器にバイアス電流を供給するバイアス回路部と
を備えた液晶駆動装置において、前記バイアス回路部
は、第１のトランジスタを含むバイアス電流源と、前記
第１のトランジスタに流れる電流をミラー比を切替え可
能にミラーして前記各演算増幅器の一方の演算増幅器に
バイアス電流を取り出す第２のトランジスタを含む第１
バイアス電流取出し回路と、前記第２のトランジスタに
流れる電流をミラー比を切替え可能にミラーして前記各
演算増幅器の他方の演算増幅器にバイアス電流を取り出
す第３のトランジスタを含む第２バイアス電流取出し回
路とを有し、前記各ミラー比を切替えて、前記各演算増
幅器に供給する前記サンプル・ホールド動作中のバイア
ス電流を、前記出力動作中のバイアス電流より少なく、
かつ、前記サンプル・ホールド動作中に演算増幅器の出
力端に安定した波形でアナログデータを出力するのに十
分な電流値としたことを特徴とする液晶駆動装置。 - 【請求項２】前記第１バイアス電流取出し回路は前記第
１のトランジスタにミラー接続された第１出力用トラン
ジスタと、この第１出力用トランジスタに直列接続され
た第１負荷用トランジスタとを含み、前記第２バイアス
電流取出し回路は前記第１のトランジスタにミラー接続
された第２出力用トランジスタと、この第２出力用トラ
ンジスタに直列接続された第２負荷用トランジスタとを
含み、前記第２のトランジスタが前記第１出力用トラン
ジスタであり、前記第３のトランジスタが前記第２出力
用トランジスタであることを特徴とする請求項１記載の
液晶駆動装置。 - 【請求項３】前記第１出力用トランジスタおよび第２出
力用トランジスタは複数個が並列接続されてなり、前記
各複数個の少なくとも１個からの電流出力をオン・オフ
制御可能にして、前記オン・オフ制御を、前記サンプル
・ホールド動作中の系統の演算増幅器にバイアス電流を
供給する側でオフ制御および前記出力動作中の系統の演
算増幅器にバイアス電流を供給する側でオン制御とした
ことを特徴とする請求項２記載の液晶駆動装置。 - 【請求項４】前記並列接続が前記各出力用トランジスタ
に直列接続のトランスファゲートを介して行われ、前記
各複数個の少なくとも１個に接続された前記トランスフ
ァゲートが前記オン・オフ制御され、前記各複数個の残
りに接続された前記トランスファゲートが常時オン制御
されることを特徴とする請求項３記載の液晶駆動装置。 - 【請求項５】前記第１バイアス電流取出し回路は前記第
１のトランジスタにミラー接続された第１出力用トラン
ジスタと、この第１出力用トランジスタに直列接続され
た第１負荷用トランジスタとを含み、前記第２バイアス
電流取出し回路は前記第１のトランジスタにミラー接続
された第２出力用トランジスタと、この第２出力用トラ
ンジスタに直列接続された第２負荷用トランジスタとを
含み、前記第２のトランジスタが前記第１負荷用トラン
ジスタであり、前記第３のトランジスタが前記第２負荷
用トランジスタであって、前記第１負荷用トランジスタ
とこの負荷用トランジスタにミラー接続されるトランジ
スタおよび前記第２負荷用トランジスタとこの負荷用ト
ランジスタにミラー接続されるトランジスタとのミラー
比を切替え可能にしたことを特徴とする請求項１記載の
液晶駆動装置。 - 【請求項６】前記第１負荷用トランジスタおよび第２負
荷用トランジスタは、複数個が並列接続されてなり、前
記各複数個の少なくとも１個への電流入力をオン・オフ
制御可能にして、前記オン・オフ制御を、前記サンプル
・ホールド動作中の系統の演算増幅器にバイアス電流を
供給する側でオン制御および前記出力動作中の系統の演
算増幅器にバイアス電流を供給する側でオフ制御とした
ことを特徴とする請求項５記載の液晶駆動装置。 - 【請求項７】前記並列接続が前記負荷用トランジスタに
直列接続のトランスファゲートを介して行われ、前記各
複数個の少なくとも１個に接続された前記トランスファ
ゲートが前記オン・オフ制御され、前記各複数個の残り
に接続された前記トランスファゲートが常時オン制御さ
れることを特徴とする請求項６記載の液晶駆動装置。 - 【請求項８】駆動すべき液晶パネルの各データ線に対応
して１水平期間ごとに、アナログデータがコンデンサに
サンプル・ホールドされボルテージホロワ接続の演算増
幅器に入出力されるサンプル・ホールド動作と、コンデ
ンサにサンプル・ホールドされ演算増幅器に入出力され
たアナログデータが出力端子に出力される出力動作とを
第１系統および第２系統からなる２系統で交互に行うサ
ンプル・ホールド回路と、前記各演算増幅器にバイアス
電流を供給するバイアス回路部とを備えた液晶駆動装置
において、 前記バイアス回路部が、前記第１系統の演算増幅器にバ
イアス電流を流すミラー比切替え可能な第１カレントミ
ラー回路と、前記第２系統の演算増幅器にバイアス電流
を流すミラー比切替え可能な第２カレントミラー回路と
を有し、 前記各ミラー比を制御して、前記各演算増幅器に供給す
る前記サンプル・ホールド動作中のバイアス電流を、前
記出力動作中のバイアス電流より少なく、かつ、前記サ
ンプル・ホールド動作中に演算増幅器の出力端に安定し
た波形でアナログデータを出力するのに十分な電流値と
したことを特徴とする液晶駆動装置。 - 【請求項９】前記バイアス回路部は、トランジスタを含
むバイアス電流源と、前記バイアス電流源のトランジス
タにミラー接続された第１出力用トランジスタおよびこ
の第１出力用トランジスタに直列接続された第１負荷用
トランジスタとを含む第１バイアス電流取出し回路と、
前記バイアス電流源のトランジスタにミラー接続された
第２出力用トランジスタおよびこの第２出力用トランジ
スタに直列接続された第２負荷用トランジスタとを含む
第２バイアス電流取出し回路とを有し、前記第１カレン
トミラー回路が前記バイアス電流源のトランジスタと前
記第１出力用トランジスタとで構成され、前記第２カレ
ントミラー回路が前記バイアス電流源のトランジスタと
前記第２出力用トランジスタとで構成されたことを特徴
とする請求項８記載の液晶駆動装置。 - 【請求項１０】前記バイアス回路部は、トランジスタを
含むバイアス電流源と、前記バイアス電流源のトランジ
スタにミラー接続された第１出力用トランジスタおよび
この第１出力用トランジスタに直列接続された第１負荷
用トランジスタとを含む第１バイアス電流取出し回路
と、前記バイアス電流源のトランジスタにミラー接続さ
れた第２出力用トランジスタおよびこの第２出力用トラ
ンジスタに直列接続された第２負荷用トランジスタとを
含む第２バイアス電流取出し回路とを有し、前記第１カ
レントミラー回路が前記第１負荷用トランジスタとこの
負荷用トランジスタにミラー接続されるトランジスタと
で構成され、前記第２カレントミラー回路が前記第２負
荷用トランジスタとこの負荷用トランジスタにミラー接
続されるトランジスタとで構成されたことを特徴とする
請求項８記載の液晶駆動装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32479499A JP3853119B2 (ja) | 1999-11-16 | 1999-11-16 | 液晶駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32479499A JP3853119B2 (ja) | 1999-11-16 | 1999-11-16 | 液晶駆動装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001142436A true JP2001142436A (ja) | 2001-05-25 |
| JP2001142436A5 JP2001142436A5 (ja) | 2005-06-30 |
| JP3853119B2 JP3853119B2 (ja) | 2006-12-06 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
| JP (1) | JP3853119B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003066904A (ja) * | 2001-08-22 | 2003-03-05 | Asahi Kasei Microsystems Kk | ディスプレイパネル駆動回路 |
| JP2003066906A (ja) * | 2001-08-24 | 2003-03-05 | Asahi Kasei Microsystems Kk | ディスプレイパネル駆動回路 |
-
1999
- 1999-11-16 JP JP32479499A patent/JP3853119B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003066904A (ja) * | 2001-08-22 | 2003-03-05 | Asahi Kasei Microsystems Kk | ディスプレイパネル駆動回路 |
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