JP2001102755A - 多層配線基板 - Google Patents
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Abstract
(57)【要約】
【課題】 各信号配線を伝播する各信号の遅延時間差を
低減・排除しうる多層配線基板を提供する。 【解決手段】 多層配線基板１００の各配線層は、互い
に平行に配置された信号配線３１ａ〜３１ｎと、信号配
線３１ｂ〜３１ｍの両外側それぞれに配置されたダミー
配線３１Ｄａ，３１Ｄｎとを備える。ダミー配線３１Ｄ
ａ，３１Ｄｎは信号配線３１ａ〜３１ｎと同等の形状を
有し、各信号配線３１ａ〜３１ｎ間と同じ間隔を介して
信号配線３１ｂ〜３１ｍと平行に配置されている。信号
配線３１ａ〜３１ｎの各間隙にスルーホール４０ａｂ〜
４０ｍｎが形成されており、ダミー配線３１Ｄａ，３１
Ｄｎと信号配線３１ａ，３１ｎとの間にスルーホール４
０ａｂ〜４０ｍｎと同等の形状のダミースルーホール４
０Ｄａ，４０Ｄｎが形成されている。各スルーホール４
０ａｂ〜４０ｍｎ，４０Ｄａ，４０Ｄｎの各内壁面上に
導電層が形成されている。
低減・排除しうる多層配線基板を提供する。 【解決手段】 多層配線基板１００の各配線層は、互い
に平行に配置された信号配線３１ａ〜３１ｎと、信号配
線３１ｂ〜３１ｍの両外側それぞれに配置されたダミー
配線３１Ｄａ，３１Ｄｎとを備える。ダミー配線３１Ｄ
ａ，３１Ｄｎは信号配線３１ａ〜３１ｎと同等の形状を
有し、各信号配線３１ａ〜３１ｎ間と同じ間隔を介して
信号配線３１ｂ〜３１ｍと平行に配置されている。信号
配線３１ａ〜３１ｎの各間隙にスルーホール４０ａｂ〜
４０ｍｎが形成されており、ダミー配線３１Ｄａ，３１
Ｄｎと信号配線３１ａ，３１ｎとの間にスルーホール４
０ａｂ〜４０ｍｎと同等の形状のダミースルーホール４
０Ｄａ，４０Ｄｎが形成されている。各スルーホール４
０ａｂ〜４０ｍｎ，４０Ｄａ，４０Ｄｎの各内壁面上に
導電層が形成されている。
Description
【０００１】
【発明の属する技術分野】この発明は、プリント（配
線）基板、特に多層化された複数の配線層を備えた多層
配線基板に関するものであり、各配線層を成す複数の配
線の各々を伝播する各信号の伝播遅延時間（以下、単に
「遅延時間」とも呼ぶ）の差を改善する技術に関する。
線）基板、特に多層化された複数の配線層を備えた多層
配線基板に関するものであり、各配線層を成す複数の配
線の各々を伝播する各信号の伝播遅延時間（以下、単に
「遅延時間」とも呼ぶ）の差を改善する技術に関する。
【０００２】
【従来の技術】図１５の（ａ）に従来のメモリモジュー
ル２００Ｐの模式的な上面図を示し、同図１５の（ｂ）
のその側面図を示す。なお、図１５では詳細な配線の図
示化は省略している。
ル２００Ｐの模式的な上面図を示し、同図１５の（ｂ）
のその側面図を示す。なお、図１５では詳細な配線の図
示化は省略している。
【０００３】図１５に示すように、メモリモジュール２
００Ｐは、従来の多層配線基板１００Ｐ上に複数（ここ
では９個）のＤＲＡＭ（Dynamic Random Access Memor
y）５１が搭載されている。多層配線基板１００Ｐに
は、複数の外部端子６０が設けられており、当該外部端
子６０を介してＤＲＡＭ５１と外部システムないしは外
部回路（図示せず）との間での信号の授受や電源の供給
が行われる。
００Ｐは、従来の多層配線基板１００Ｐ上に複数（ここ
では９個）のＤＲＡＭ（Dynamic Random Access Memor
y）５１が搭載されている。多層配線基板１００Ｐに
は、複数の外部端子６０が設けられており、当該外部端
子６０を介してＤＲＡＭ５１と外部システムないしは外
部回路（図示せず）との間での信号の授受や電源の供給
が行われる。
【０００４】図１６に、多層配線基板１００Ｐの、図１
５中のＡ−Ａ線における模式的な縦断面図を示す。多層
配線基板１００Ｐは積層された６つの配線層を備え、各
配線層を成す配線がガラスエポキシ材料等の絶縁材料２
で絶縁されている。詳細には、多層配線基板１００Ｐの
両主面ないしは両表面上にそれぞれ信号配線層を成す信
号配線群３１，３２が配置されており、多層配線基板１
００Ｐの内部に信号配線層を成す信号配線群３３，３４
と、接地配線（層）３５と、電源配線（層）３６とが配
置されている。信号配線群３１〜３４はＤＲＡＭ５１の
動作に関する信号、例えばアドレス信号を伝達するため
に用いられ、接地配線３５，電源配線３６はそれぞれＤ
ＲＡＭ５１の接地端子，電源端子に接地電位，電源電位
を供給するために用いられる。
５中のＡ−Ａ線における模式的な縦断面図を示す。多層
配線基板１００Ｐは積層された６つの配線層を備え、各
配線層を成す配線がガラスエポキシ材料等の絶縁材料２
で絶縁されている。詳細には、多層配線基板１００Ｐの
両主面ないしは両表面上にそれぞれ信号配線層を成す信
号配線群３１，３２が配置されており、多層配線基板１
００Ｐの内部に信号配線層を成す信号配線群３３，３４
と、接地配線（層）３５と、電源配線（層）３６とが配
置されている。信号配線群３１〜３４はＤＲＡＭ５１の
動作に関する信号、例えばアドレス信号を伝達するため
に用いられ、接地配線３５，電源配線３６はそれぞれＤ
ＲＡＭ５１の接地端子，電源端子に接地電位，電源電位
を供給するために用いられる。
【０００５】図１７に、配線層の一例として信号配線群
３１から成る信号配線層の模式的な上面図を示す。図１
７に示すように、信号配線群３１は、それぞれが例えば
ＤＲＡＭ５１のアドレス信号を伝達するｎ本の帯状の信
号配線３１ａ〜３１ｎから成り、各信号配線３１ａ〜３
１ｎがこの順序で互いに平行に配置されている。
３１から成る信号配線層の模式的な上面図を示す。図１
７に示すように、信号配線群３１は、それぞれが例えば
ＤＲＡＭ５１のアドレス信号を伝達するｎ本の帯状の信
号配線３１ａ〜３１ｎから成り、各信号配線３１ａ〜３
１ｎがこの順序で互いに平行に配置されている。
【０００６】一般的に、多層配線基板１００Ｐの表面上
に形成される信号配線群３１，３２を成す各信号配線は
２０μｍ程度の厚さの銅箔と当該銅箔表面に施された２
０ミクロン程度の厚さの銅メッキ膜とから成る。多層配
線基板１００Ｐ内の信号配線群３３，３４を成す各信号
配線は４０μｍ程度の厚さの銅箔で形成される。各信号
配線群３１〜３４を成す各信号配線の幅は約１００〜２
００μｍ程度であり、配線パターンの配線間隔は約１０
０〜２００μｍ程度である。他方、接地配線３５及び電
源配線３６は４０μｍ程度の厚さの平面状の銅箔から成
る。また、各信号配線群３１〜３４を成す各信号配線の
長さはメモリモジュール２００Ｐの横幅（図１５におけ
る左右方向の寸法）程度であり、一般的に１０数ｃｍ程
度である。
に形成される信号配線群３１，３２を成す各信号配線は
２０μｍ程度の厚さの銅箔と当該銅箔表面に施された２
０ミクロン程度の厚さの銅メッキ膜とから成る。多層配
線基板１００Ｐ内の信号配線群３３，３４を成す各信号
配線は４０μｍ程度の厚さの銅箔で形成される。各信号
配線群３１〜３４を成す各信号配線の幅は約１００〜２
００μｍ程度であり、配線パターンの配線間隔は約１０
０〜２００μｍ程度である。他方、接地配線３５及び電
源配線３６は４０μｍ程度の厚さの平面状の銅箔から成
る。また、各信号配線群３１〜３４を成す各信号配線の
長さはメモリモジュール２００Ｐの横幅（図１５におけ
る左右方向の寸法）程度であり、一般的に１０数ｃｍ程
度である。
【０００７】図１８に、多層配線基板１００Ｐ又はメモ
リモジュール２００Ｐの、図１５中のＢ−Ｂ線における
模式的な縦断面図を示す。図１８に示すように、多層配
線基板１００Ｐを厚さ方向に貫くスルーホール４０が形
成されている。スルーホール４０は直径が２５０μｍ程
度の貫通孔であり、ドリル等によって開孔される。スル
ーホール４０の内壁面ないしは側壁面４０Ｓには２０μ
ｍ程度の厚さの導電層４１が形成されている。導電層４
１は、多層配線基板１００Ｐの表面上の信号配線群３
１，３２を銅メッキ形成する際に同時に形成される。な
お、上述の図１７に示すように、各信号配線３１ａ〜３
１ｎ間にスルーホール４０ａｂ〜４０ｍｎが形成され
る。
リモジュール２００Ｐの、図１５中のＢ−Ｂ線における
模式的な縦断面図を示す。図１８に示すように、多層配
線基板１００Ｐを厚さ方向に貫くスルーホール４０が形
成されている。スルーホール４０は直径が２５０μｍ程
度の貫通孔であり、ドリル等によって開孔される。スル
ーホール４０の内壁面ないしは側壁面４０Ｓには２０μ
ｍ程度の厚さの導電層４１が形成されている。導電層４
１は、多層配線基板１００Ｐの表面上の信号配線群３
１，３２を銅メッキ形成する際に同時に形成される。な
お、上述の図１７に示すように、各信号配線３１ａ〜３
１ｎ間にスルーホール４０ａｂ〜４０ｍｎが形成され
る。
【０００８】スルーホール４０及び導電層４１によっ
て、各信号配線群３１〜３４から成る各配線層，接地配
線３５及び電源配線層３６の内の所定のもの同士が接続
される。例えば、図１８に示すように、各信号配線群３
３，３４が成す各配線層が信号配線群３１が成す配線層
に接続される。そして、信号配線群３１の信号配線のパ
ッド部が、はんだ５２を介してＤＲＡＭ５１の外部リー
ド５１ａと接続されている。これにより、信号配線群３
３，３４が成す配線層又は各信号配線とＤＲＡＭ５１と
が接続される。
て、各信号配線群３１〜３４から成る各配線層，接地配
線３５及び電源配線層３６の内の所定のもの同士が接続
される。例えば、図１８に示すように、各信号配線群３
３，３４が成す各配線層が信号配線群３１が成す配線層
に接続される。そして、信号配線群３１の信号配線のパ
ッド部が、はんだ５２を介してＤＲＡＭ５１の外部リー
ド５１ａと接続されている。これにより、信号配線群３
３，３４が成す配線層又は各信号配線とＤＲＡＭ５１と
が接続される。
【０００９】次に、ＤＲＡＭ５１がアドレス信号ＳＡを
取り込むタイミングを、図１９のタイミングチャートを
用いて説明する。なお、図１９中の（ａ）及び（ｂ）は
それぞれクロック信号ＣＬ，アドレス信号ＳＡの各タイ
ミングチャートである。ＤＲＡＭ５１は、クロック信号
ＣＬの立上り（あるいは立下り）の時刻ｔ０を基準にし
て、アドレス信号ＳＡを取り込む。このとき、アドレス
信号ＳＡを確実に取り込んでＤＲＡＭ５１の内部回路を
安定的に動作させるために、時刻ｔ０の前後にそれぞれ
所定の時間長さのセットアップ時間Ｔ１及びホールド時
間Ｔ２が設けられる。ＤＲＡＭ５１を高速に且つ安定的
に動作させるためには、セットアップ時間Ｔ１及びホー
ルド時間Ｔ２に対する各動作余裕値（マージン）が大き
い方が好ましい。
取り込むタイミングを、図１９のタイミングチャートを
用いて説明する。なお、図１９中の（ａ）及び（ｂ）は
それぞれクロック信号ＣＬ，アドレス信号ＳＡの各タイ
ミングチャートである。ＤＲＡＭ５１は、クロック信号
ＣＬの立上り（あるいは立下り）の時刻ｔ０を基準にし
て、アドレス信号ＳＡを取り込む。このとき、アドレス
信号ＳＡを確実に取り込んでＤＲＡＭ５１の内部回路を
安定的に動作させるために、時刻ｔ０の前後にそれぞれ
所定の時間長さのセットアップ時間Ｔ１及びホールド時
間Ｔ２が設けられる。ＤＲＡＭ５１を高速に且つ安定的
に動作させるためには、セットアップ時間Ｔ１及びホー
ルド時間Ｔ２に対する各動作余裕値（マージン）が大き
い方が好ましい。
【００１０】複数のアドレス信号ＳＡをそれぞれ別個の
配線で伝送する場合、全てのアドレス信号ＳＡが同時に
多層配線基板１００Ｐ上を伝播し、同時刻にＤＲＡＭ５
１内に取り込まれることが望ましい。そのような伝送状
態の実現によって、上記マージンを大きく設定すること
ができ、高速動作時においてもＤＲＡＭ５１の高い動作
安定性を得ることができる。
配線で伝送する場合、全てのアドレス信号ＳＡが同時に
多層配線基板１００Ｐ上を伝播し、同時刻にＤＲＡＭ５
１内に取り込まれることが望ましい。そのような伝送状
態の実現によって、上記マージンを大きく設定すること
ができ、高速動作時においてもＤＲＡＭ５１の高い動作
安定性を得ることができる。
【００１１】
【発明が解決しようとする課題】しかしながら、従来の
メモリモジュール２００Ｐは信号の伝播に関して以下の
問題点を有している。ここでは、上述の信号配線群３１
が成す配線層を一例に挙げて説明するが、その説明は他
の配線層に対しても妥当である。
メモリモジュール２００Ｐは信号の伝播に関して以下の
問題点を有している。ここでは、上述の信号配線群３１
が成す配線層を一例に挙げて説明するが、その説明は他
の配線層に対しても妥当である。
【００１２】一般的に、複数の配線が近接して配置され
ると、各配線間に形成される容量成分ないしは容量を介
して各配線が容量性結合ないしは容量結合することが知
られている。かかる様子を図２０を用いて説明する。な
お、図２０は既述の図１７中のＣＰ−ＣＰ線における多
層配線基板１００Ｐの模式的な縦断面図である。図２０
に示すように、全信号配線３１ａ〜３１ｎは、隣接する
２本の信号配線間の容量ＣＳＷを介して直列に容量結合
された状態として模式的に表すことができる。
ると、各配線間に形成される容量成分ないしは容量を介
して各配線が容量性結合ないしは容量結合することが知
られている。かかる様子を図２０を用いて説明する。な
お、図２０は既述の図１７中のＣＰ−ＣＰ線における多
層配線基板１００Ｐの模式的な縦断面図である。図２０
に示すように、全信号配線３１ａ〜３１ｎは、隣接する
２本の信号配線間の容量ＣＳＷを介して直列に容量結合
された状態として模式的に表すことができる。
【００１３】同様に、既述の図１７に示すように各信号
配線３１ａ〜３１ｎ間にスルーホール４０ａｂ〜４０ｍ
ｎが形成されている場合、全信号配線３１ａ〜３１ｎ及
び全スルーホール４０ａｂ〜４０ｍｎ（詳細には全ての
導電層４１ａｂ〜４１ｍｎ）は、図１７中のＤＰ−ＤＰ
線における模式的な縦断面図である図２１に示すように
図示される。即ち、全信号配線３１ａ〜３１ｎ及び全導
電層４１ａｂ〜４１ｍｎは、信号配線とスルーホールの
導電層との間の容量ＣＳＴを介して直列に容量結合して
いる。
配線３１ａ〜３１ｎ間にスルーホール４０ａｂ〜４０ｍ
ｎが形成されている場合、全信号配線３１ａ〜３１ｎ及
び全スルーホール４０ａｂ〜４０ｍｎ（詳細には全ての
導電層４１ａｂ〜４１ｍｎ）は、図１７中のＤＰ−ＤＰ
線における模式的な縦断面図である図２１に示すように
図示される。即ち、全信号配線３１ａ〜３１ｎ及び全導
電層４１ａｂ〜４１ｍｎは、信号配線とスルーホールの
導電層との間の容量ＣＳＴを介して直列に容量結合して
いる。
【００１４】既述の図１７に示すように、最も外側の信
号配線３１ａ，３１ｎ以外の信号配線３１ｂ〜３１ｍの
両側にはそれぞれ信号配線及びスルーホールが配置され
ているのに対して、最も外側の信号配線３１ａ，３１ｎ
にはその片側にしか信号配線及びスルーホールが配置さ
れていない。即ち、図２０及び図２１に示すように、各
信号配線３１ｂ〜３１ｍには２つの容量ＣＳＷ又は２つ
の容量ＣＳＴが結合しているのに対して、最も外側の信
号配線３１ａ，３１ｎには１つの容量ＣＳＷ又は容量Ｃ
ＳＴしか結合していない。
号配線３１ａ，３１ｎ以外の信号配線３１ｂ〜３１ｍの
両側にはそれぞれ信号配線及びスルーホールが配置され
ているのに対して、最も外側の信号配線３１ａ，３１ｎ
にはその片側にしか信号配線及びスルーホールが配置さ
れていない。即ち、図２０及び図２１に示すように、各
信号配線３１ｂ〜３１ｍには２つの容量ＣＳＷ又は２つ
の容量ＣＳＴが結合しているのに対して、最も外側の信
号配線３１ａ，３１ｎには１つの容量ＣＳＷ又は容量Ｃ
ＳＴしか結合していない。
【００１５】ところで、配線を伝播する信号の伝播遅延
時間ｔｐｄは、単位長当たりの配線に対して次式（１）
で表される。
時間ｔｐｄは、単位長当たりの配線に対して次式（１）
で表される。
【００１６】 ｔｐｄ＝√（Ｌ・Ｃ） ・・・・・（１） なお、式（１）中の記号Ｌ，Ｃはそれぞれ配線の単位長
当たりのインダクタンス，同キャパシタンスである。
当たりのインダクタンス，同キャパシタンスである。
【００１７】ここで、キャパシタンスＣは上述の容量Ｃ
ＳＴ，ＣＷＴを含むので、式（１）によれば、信号配線
３１ａ，３１ｎの遅延時間ｔｐｄ１は、他の信号配線３
１ｂ〜３１ｍの遅延時間ｔｐｄ２よりも小さいことが分
かる。また、式（１）が単位長当たりの配線に対する関
係式であることに鑑みれば、両遅延時間ｔｐｄ１，ｔｐ
ｄ２及び両者の差Δｔｐｄは配線の長さに依存し、配線
が長くなるほど大きくなることが分かる。
ＳＴ，ＣＷＴを含むので、式（１）によれば、信号配線
３１ａ，３１ｎの遅延時間ｔｐｄ１は、他の信号配線３
１ｂ〜３１ｍの遅延時間ｔｐｄ２よりも小さいことが分
かる。また、式（１）が単位長当たりの配線に対する関
係式であることに鑑みれば、両遅延時間ｔｐｄ１，ｔｐ
ｄ２及び両者の差Δｔｐｄは配線の長さに依存し、配線
が長くなるほど大きくなることが分かる。
【００１８】上述のように、遅延時間ｔｐｄ１が遅延時
間ｔｐｄ２よりも短いので、図２２中の（ａ）〜（ｃ）
の各タイミングチャートを参照すれば分かるように、信
号配線３１ａ，３１ｎを伝播するアドレス信号ＳＡａ，
ＳＡｎは、信号配線３１ｂ〜３１ｍを伝播するアドレス
信号ＳＡｂ〜ＳＡｍよりも時間Δｔ（遅延時間差Δｔｐ
ｄに信号配線の長さを乗じた値に相当する）だけ速く伝
播する。このため、ＤＲＡＭ５１を安定的に動作させる
ためには、各アドレス信号ＳＡａ〜ＳＡｎの相互間の伝
播遅延時間の差Δｔを考慮した上で、ＤＲＡＭ５１の動
作タイミングを設定する必要がある。即ち、アドレス信
号ＳＡａ，ＳＡｎに対するホールド時間Ｔ３を、アドレ
ス信号ＳＡｂ〜ＳＡｍに対するホールド時間Ｔ２よりも
時間Δｔだけ短くしなければならない。かかる時間設定
によりセットアップ時間及びホールド時間に対する各マ
ージンが狭められるので、ＤＲＡＭ５１の高速動作時の
安定性が低下してしまうという問題点を誘起する。
間ｔｐｄ２よりも短いので、図２２中の（ａ）〜（ｃ）
の各タイミングチャートを参照すれば分かるように、信
号配線３１ａ，３１ｎを伝播するアドレス信号ＳＡａ，
ＳＡｎは、信号配線３１ｂ〜３１ｍを伝播するアドレス
信号ＳＡｂ〜ＳＡｍよりも時間Δｔ（遅延時間差Δｔｐ
ｄに信号配線の長さを乗じた値に相当する）だけ速く伝
播する。このため、ＤＲＡＭ５１を安定的に動作させる
ためには、各アドレス信号ＳＡａ〜ＳＡｎの相互間の伝
播遅延時間の差Δｔを考慮した上で、ＤＲＡＭ５１の動
作タイミングを設定する必要がある。即ち、アドレス信
号ＳＡａ，ＳＡｎに対するホールド時間Ｔ３を、アドレ
ス信号ＳＡｂ〜ＳＡｍに対するホールド時間Ｔ２よりも
時間Δｔだけ短くしなければならない。かかる時間設定
によりセットアップ時間及びホールド時間に対する各マ
ージンが狭められるので、ＤＲＡＭ５１の高速動作時の
安定性が低下してしまうという問題点を誘起する。
【００１９】本発明はかかる点に鑑みてなされてもので
あり、各信号信号の各伝播遅延時間の差を格段に低減・
除去しうる多層配線基板を提供することを主たる目的と
する。
あり、各信号信号の各伝播遅延時間の差を格段に低減・
除去しうる多層配線基板を提供することを主たる目的と
する。
【００２０】
【課題を解決するための手段】（１）請求項１に記載の
発明に係る多層配線基板は、多層化された複数の配線層
を備えた多層配線基板において、前記複数の配線層の少
なくとも１層は、互いに平行に形成された複数の信号配
線から成る信号配線群を含み、前記信号配線群の両外側
にそれぞれ少なくとも１本ずつ配置され、前記複数の信
号配線と互いに平行を成すダミー配線を備えることを特
徴とする。
発明に係る多層配線基板は、多層化された複数の配線層
を備えた多層配線基板において、前記複数の配線層の少
なくとも１層は、互いに平行に形成された複数の信号配
線から成る信号配線群を含み、前記信号配線群の両外側
にそれぞれ少なくとも１本ずつ配置され、前記複数の信
号配線と互いに平行を成すダミー配線を備えることを特
徴とする。
【００２１】（２）請求項２に記載の発明に係る多層配
線基板は、請求項１に記載の多層配線基板であって、前
記複数の信号配線間の各間隙に、前記複数の配線層の積
層方向に沿って形成されたスルーホールと、前記ダミー
配線の前記信号配線群の側に隣接して配置され、前記積
層方向に沿って形成されたダミースルーホールと、前記
スルーホール及び前記ダミースルーホールの各内部にそ
れぞれ配置された導電層とを更に備えることを特徴とす
る。
線基板は、請求項１に記載の多層配線基板であって、前
記複数の信号配線間の各間隙に、前記複数の配線層の積
層方向に沿って形成されたスルーホールと、前記ダミー
配線の前記信号配線群の側に隣接して配置され、前記積
層方向に沿って形成されたダミースルーホールと、前記
スルーホール及び前記ダミースルーホールの各内部にそ
れぞれ配置された導電層とを更に備えることを特徴とす
る。
【００２２】（３）請求項３に記載の発明に係る多層配
線基板は、請求項２に記載の多層配線基板であって、前
記ダミースルーホール内の前記導電層は、複数の前記ス
ルーホールのいずれかの内部の前記導電層に電気的に接
続されていることを特徴とする。
線基板は、請求項２に記載の多層配線基板であって、前
記ダミースルーホール内の前記導電層は、複数の前記ス
ルーホールのいずれかの内部の前記導電層に電気的に接
続されていることを特徴とする。
【００２３】（４）請求項４に記載の発明に係る多層配
線基板は、請求項２に記載の多層配線基板であって、前
記ダミースルーホール内の前記導電層は、前記ダミー配
線に電気的に接続されていることを特徴とする。
線基板は、請求項２に記載の多層配線基板であって、前
記ダミースルーホール内の前記導電層は、前記ダミー配
線に電気的に接続されていることを特徴とする。
【００２４】（５）請求項５に記載の発明に係る多層配
線基板は、請求項１乃至４のいずれかに記載の多層配線
基板であって、前記ダミー配線の特性インピーダンスと
略同一のインピーダンス値を有し、前記ダミー配線の端
部又は中央部に電気的に接続された抵抗を少なくとも１
つ更に備えることを特徴とする。
線基板は、請求項１乃至４のいずれかに記載の多層配線
基板であって、前記ダミー配線の特性インピーダンスと
略同一のインピーダンス値を有し、前記ダミー配線の端
部又は中央部に電気的に接続された抵抗を少なくとも１
つ更に備えることを特徴とする。
【００２５】（６）請求項６に記載の発明に係る多層配
線基板は、請求項１乃至４のいずれかに記載の多層配線
基板であって、前記ダミー配線の端部又は中央部に電気
的に接続された終端抵抗接続用端子を少なくとも１つ更
に備えることを特徴とする。
線基板は、請求項１乃至４のいずれかに記載の多層配線
基板であって、前記ダミー配線の端部又は中央部に電気
的に接続された終端抵抗接続用端子を少なくとも１つ更
に備えることを特徴とする。
【００２６】
【発明の実施の形態】＜実施の形態１＞実施の形態１に
係る多層配線基板１００は、既述の図１５〜図１８に示
す従来の多層配線基板１００Ｐと同様に、複数の信号配
線層と、接地配線（層）３５と、電源配線（層）３６
と、これら複数の配線層の積層方向に形成された複数の
スルーホールとを備える。また、各配線層及び各信号配
線層を成す配線はガラスエポキシ材料等の絶縁材料（既
述の絶縁材料２を参照）で互いに絶縁されている。ここ
では、多層配線基板１００の表面上に配置された信号配
線層を一例に挙げて説明するが、以下の説明は各信号配
線層に対しても妥当である。図１に、かかる信号配線層
の模式的な上面図を示す。
係る多層配線基板１００は、既述の図１５〜図１８に示
す従来の多層配線基板１００Ｐと同様に、複数の信号配
線層と、接地配線（層）３５と、電源配線（層）３６
と、これら複数の配線層の積層方向に形成された複数の
スルーホールとを備える。また、各配線層及び各信号配
線層を成す配線はガラスエポキシ材料等の絶縁材料（既
述の絶縁材料２を参照）で互いに絶縁されている。ここ
では、多層配線基板１００の表面上に配置された信号配
線層を一例に挙げて説明するが、以下の説明は各信号配
線層に対しても妥当である。図１に、かかる信号配線層
の模式的な上面図を示す。
【００２７】図１に示すように、多層配線基板１００
は、（Ｉ）互いに平行に配置されたｎ本の信号配線３１
ａ〜３１ｎから成る既述の信号配線群３１を備え、更
に、（ＩＩ）信号配線群３１の両外側に、即ち、信号配
線層３１の最も外側の各信号配線３１ａ，３１ｎの信号
配線３１ｂ〜３１ｍとは反対側にそれぞれダミー配線３
１Ｄａ，ダミー配線３１Ｄｎが配置されている。ダミー
配線３１Ｄａ，３１Ｄｎは信号配線３１ａ〜３１ｎと互
いに平行を成して延在している。ダミー配線３１Ｄａ，
３１Ｄｎは信号配線３１ａ〜３１ｎと同等の形状を有
し、各信号配線３１ａ〜３１ｎ間と同じ間隔を介して信
号配線３１ａ，３１ｎの外側に配置されている。
は、（Ｉ）互いに平行に配置されたｎ本の信号配線３１
ａ〜３１ｎから成る既述の信号配線群３１を備え、更
に、（ＩＩ）信号配線群３１の両外側に、即ち、信号配
線層３１の最も外側の各信号配線３１ａ，３１ｎの信号
配線３１ｂ〜３１ｍとは反対側にそれぞれダミー配線３
１Ｄａ，ダミー配線３１Ｄｎが配置されている。ダミー
配線３１Ｄａ，３１Ｄｎは信号配線３１ａ〜３１ｎと互
いに平行を成して延在している。ダミー配線３１Ｄａ，
３１Ｄｎは信号配線３１ａ〜３１ｎと同等の形状を有
し、各信号配線３１ａ〜３１ｎ間と同じ間隔を介して信
号配線３１ａ，３１ｎの外側に配置されている。
【００２８】また、（ｉ）信号配線３１ａ〜３１ｎの各
間隙に既述のスルーホール４０ａｂ〜４０ｍｎを備え、
更に、（ｉｉ）上記ダミー配線３１Ｄａ，３１Ｄｎと信
号配線３１ａ，３１ｎとの間の各間隙に、スルーホール
４０ａｂ〜４０ｍｎと同等の形状の各ダミースルーホー
ル４０Ｄａ，４０Ｄｎが形成されている。既述のよう
に、各スルーホール４０ａｂ〜４０ｍｎの内壁面上に各
導電層４１ａｂ〜４１ｍｎ（後述の図２参照）が形成さ
れており、導電層４１ａｂ〜４１ｍｎによって上記複数
の配線層の内の所定の配線層同士が電気的に接続され
る。また、各ダミースルーホール４０Ｄａ，４０Ｄｎの
内壁面上にそれぞれ上記導電層４１ａｂ〜４１ｍｎと同
等の（ダミー）導電層４１Ｄａ，４１Ｄｎ（後述の図２
参照）が形成されている。なお、各導電層４１ａｂ〜４
１ｍｎ，４１Ｄａ，４１Ｄｎは各スルーホール４０ａｂ
〜４０ｍｎ，４０Ｄａ〜４０Ｄｎの内部を完全に充填す
る形状であっても構わない。
間隙に既述のスルーホール４０ａｂ〜４０ｍｎを備え、
更に、（ｉｉ）上記ダミー配線３１Ｄａ，３１Ｄｎと信
号配線３１ａ，３１ｎとの間の各間隙に、スルーホール
４０ａｂ〜４０ｍｎと同等の形状の各ダミースルーホー
ル４０Ｄａ，４０Ｄｎが形成されている。既述のよう
に、各スルーホール４０ａｂ〜４０ｍｎの内壁面上に各
導電層４１ａｂ〜４１ｍｎ（後述の図２参照）が形成さ
れており、導電層４１ａｂ〜４１ｍｎによって上記複数
の配線層の内の所定の配線層同士が電気的に接続され
る。また、各ダミースルーホール４０Ｄａ，４０Ｄｎの
内壁面上にそれぞれ上記導電層４１ａｂ〜４１ｍｎと同
等の（ダミー）導電層４１Ｄａ，４１Ｄｎ（後述の図２
参照）が形成されている。なお、各導電層４１ａｂ〜４
１ｍｎ，４１Ｄａ，４１Ｄｎは各スルーホール４０ａｂ
〜４０ｍｎ，４０Ｄａ〜４０Ｄｎの内部を完全に充填す
る形状であっても構わない。
【００２９】なお、ダミー配線３１Ｄａ，３１Ｄｎ及び
ダミースルーホール４０Ｄａ，４０Ｄｎ及び（ダミー）
導電層４１Ｄａ，４１Ｄｎに対して、信号配線３１ｂ〜
３１ｍ，スルーホール４０ａｂ〜４０ｍｎ及び導電層４
１ａｂ〜４１ｍｎを「正規の信号配線３１ｂ〜３１ｍ」
等のようにも表現する。
ダミースルーホール４０Ｄａ，４０Ｄｎ及び（ダミー）
導電層４１Ｄａ，４１Ｄｎに対して、信号配線３１ｂ〜
３１ｍ，スルーホール４０ａｂ〜４０ｍｎ及び導電層４
１ａｂ〜４１ｍｎを「正規の信号配線３１ｂ〜３１ｍ」
等のようにも表現する。
【００３０】図２に図１中のＣ−Ｃ線における多層配線
基板１００の模式的な縦断面図を示し、図３に図１中の
Ｄ−Ｄ線における同縦断面図を示す。図２に示すよう
に、多層配線基板１００によれば、図１中のＣ−Ｃ線付
近では信号配線３１ａ〜３１ｎ及びダミー配線３１Ｄ
ａ，３１Ｄｎが、隣接する２本の配線間の容量ＣＳＷを
介して直列に容量結合している。また、図３に示すよう
に、図１中のＤ−Ｄ線付近では、信号配線３１ａ〜３１
ｎ及びダミー配線３１Ｄａ，３１Ｄｎとスルーホール４
０ａｂ〜４０ｍｎの導電層４１ａｂ〜４１ｍｎ及びダミ
ースルーホール４０Ｄａ，４０Ｄｎの導電層４１Ｄａ，
４１Ｄｎとが、配線と導電層との間の容量ＣＳＴを介し
て直列に容量結合している。
基板１００の模式的な縦断面図を示し、図３に図１中の
Ｄ−Ｄ線における同縦断面図を示す。図２に示すよう
に、多層配線基板１００によれば、図１中のＣ−Ｃ線付
近では信号配線３１ａ〜３１ｎ及びダミー配線３１Ｄ
ａ，３１Ｄｎが、隣接する２本の配線間の容量ＣＳＷを
介して直列に容量結合している。また、図３に示すよう
に、図１中のＤ−Ｄ線付近では、信号配線３１ａ〜３１
ｎ及びダミー配線３１Ｄａ，３１Ｄｎとスルーホール４
０ａｂ〜４０ｍｎの導電層４１ａｂ〜４１ｍｎ及びダミ
ースルーホール４０Ｄａ，４０Ｄｎの導電層４１Ｄａ，
４１Ｄｎとが、配線と導電層との間の容量ＣＳＴを介し
て直列に容量結合している。
【００３１】図２及び図３と既述の図２０及び図２１と
を比較すれば分かるように、多層配線基板１００では、
ダミー配線３１Ｄａ，３１Ｄｎによって、信号配線群３
１の最も外側の信号配線３１ａ，３１ｎに、信号配線３
１ｂ〜３１ｍと同様に各容量ＣＳＷ，ＣＳＴを２個結合
させることができる。つまり、上記最も外側の信号配線
３１ａ，３１ｎの各線路容量を各信号配線３１ａ〜３１
ｎのそれと同等にすることができる。
を比較すれば分かるように、多層配線基板１００では、
ダミー配線３１Ｄａ，３１Ｄｎによって、信号配線群３
１の最も外側の信号配線３１ａ，３１ｎに、信号配線３
１ｂ〜３１ｍと同様に各容量ＣＳＷ，ＣＳＴを２個結合
させることができる。つまり、上記最も外側の信号配線
３１ａ，３１ｎの各線路容量を各信号配線３１ａ〜３１
ｎのそれと同等にすることができる。
【００３２】これにより、各信号配線３１ａ〜３１ｎを
伝播する各信号、例えばＤＲＡＭ５１（図１５，図１８
等を参照）に対して入力する各アドレス信号の伝播速度
を同等にすることができる。従って、従来の多層配線基
板１００Ｐと比較して、各アドレス信号の各伝播遅延時
間の差Δｔｐｄを格段に低減することができる。
伝播する各信号、例えばＤＲＡＭ５１（図１５，図１８
等を参照）に対して入力する各アドレス信号の伝播速度
を同等にすることができる。従って、従来の多層配線基
板１００Ｐと比較して、各アドレス信号の各伝播遅延時
間の差Δｔｐｄを格段に低減することができる。
【００３３】その結果、従来の多層配線基板１００Ｐに
変えて多層配線基板１００を備えたメモリモジュールに
よれば、全ての信号配線３１ａ〜３１ｎに対して同じ時
間長さのセットアップ時間及びホールド時間を設定する
ことができるので、高速動作時においてもＤＲＡＭ５１
を安定的に且つ確実に動作させることができる。
変えて多層配線基板１００を備えたメモリモジュールに
よれば、全ての信号配線３１ａ〜３１ｎに対して同じ時
間長さのセットアップ時間及びホールド時間を設定する
ことができるので、高速動作時においてもＤＲＡＭ５１
を安定的に且つ確実に動作させることができる。
【００３４】容量ＣＳＷ，ＣＳＴは各配線間又は配線と
スルーホールの導電層との間の電界分布に依存する点及
び電界は導体である配線の表面から全方位に向いて存在
する点に鑑みれば、図４の模式的な縦断面図に示すよう
にダミー配線３１Ｄａ（及びダミー配線３１Ｄｎ）の更
に外側にダミー配線Ｄａ１，３１Ｄａ２，・・・をより
多く設けることがより好ましい。勿論、これらのダミー
配線３１Ｄａ，３１Ｄａ１，３１Ｄａ２，・・・は、信
号配線３１ａ〜３１ｎと同等の寸法を有し、各信号配線
３１ａ〜３１ｎ間と同じ間隔を介して配置される。この
とき、複数のダミー配線３１Ｄａ，３１Ｄａ１，３１Ｄ
ａ２，・・・の各間隙に、即ち、かかる各ダミー配線３
１Ｄａ，３１Ｄａ１，３１Ｄａ２，・・・の信号配線群
３１の側に隣接してダミースルーホールを設けることが
好ましい。これにより、全ての信号配線３１ａ〜３１ｎ
において電界分布等の電気的影響をより一層に等しくす
ることができるので、上述の遅延時間差Δｔｐｄの低減
効果を更に推進することができる。なお、ダミー配線の
本数は、信号配線の本数や多層配線基板１００の形状寸
法等に基づいて設定される。
スルーホールの導電層との間の電界分布に依存する点及
び電界は導体である配線の表面から全方位に向いて存在
する点に鑑みれば、図４の模式的な縦断面図に示すよう
にダミー配線３１Ｄａ（及びダミー配線３１Ｄｎ）の更
に外側にダミー配線Ｄａ１，３１Ｄａ２，・・・をより
多く設けることがより好ましい。勿論、これらのダミー
配線３１Ｄａ，３１Ｄａ１，３１Ｄａ２，・・・は、信
号配線３１ａ〜３１ｎと同等の寸法を有し、各信号配線
３１ａ〜３１ｎ間と同じ間隔を介して配置される。この
とき、複数のダミー配線３１Ｄａ，３１Ｄａ１，３１Ｄ
ａ２，・・・の各間隙に、即ち、かかる各ダミー配線３
１Ｄａ，３１Ｄａ１，３１Ｄａ２，・・・の信号配線群
３１の側に隣接してダミースルーホールを設けることが
好ましい。これにより、全ての信号配線３１ａ〜３１ｎ
において電界分布等の電気的影響をより一層に等しくす
ることができるので、上述の遅延時間差Δｔｐｄの低減
効果を更に推進することができる。なお、ダミー配線の
本数は、信号配線の本数や多層配線基板１００の形状寸
法等に基づいて設定される。
【００３５】＜実施の形態１の変形例１＞ここで、多層
配線基板１００において、他の配線層よりも配線の本数
が少なく且つダミー配線を有さない配線層が存在する場
合、以下の構成を適用することができる。例えば、多層
配線基板１００の模式的な縦断面図である図５に示すよ
うに、信号配線３１ｂの下方にその信号配線層の最も外
側の配線である信号配線１３１ａが配置されており、信
号配線３１ａの下方にはその信号配線層を成す信号配線
が配置されていない場合、ダミースルーホール４０Ｄａ
の導電層４１Ｄａを連結配線４３によって正規の導電層
４１ａｂに電気的に接続しても良い。このとき、連結配
線４３は、上記信号配線１３１ａを含む信号配線層内に
設けることが好ましい。
配線基板１００において、他の配線層よりも配線の本数
が少なく且つダミー配線を有さない配線層が存在する場
合、以下の構成を適用することができる。例えば、多層
配線基板１００の模式的な縦断面図である図５に示すよ
うに、信号配線３１ｂの下方にその信号配線層の最も外
側の配線である信号配線１３１ａが配置されており、信
号配線３１ａの下方にはその信号配線層を成す信号配線
が配置されていない場合、ダミースルーホール４０Ｄａ
の導電層４１Ｄａを連結配線４３によって正規の導電層
４１ａｂに電気的に接続しても良い。このとき、連結配
線４３は、上記信号配線１３１ａを含む信号配線層内に
設けることが好ましい。
【００３６】かかる構成によれば、ダミースルーホール
４０Ｄａの導電層４１Ｄａの電位や電界分布等の電気的
影響を正規の導電層４１ａｂと同等にすることができ
る。これにより、正規のスルーホール４０ａｂとダミー
スルーホール４０Ｄａとの間に存在する信号配線３１ａ
等の電気的影響を他の正規のスルーホール間に存在する
信号配線と同様にすることができる。その結果、上述の
伝播遅延時間差Δｔｐｄをより低減することができる。
４０Ｄａの導電層４１Ｄａの電位や電界分布等の電気的
影響を正規の導電層４１ａｂと同等にすることができ
る。これにより、正規のスルーホール４０ａｂとダミー
スルーホール４０Ｄａとの間に存在する信号配線３１ａ
等の電気的影響を他の正規のスルーホール間に存在する
信号配線と同様にすることができる。その結果、上述の
伝播遅延時間差Δｔｐｄをより低減することができる。
【００３７】上述の説明では、ダミー導電層４１Ｄａが
隣接する正規の導電層４１ａｂに接続される場合を述べ
たが、当該ダミー導電層４１Ｄａを図５中に図示しない
他のスルーホールの配線層に電気的に接続しても良い。
また、ダミー導電層４１Ｄａが接続される正規の導電層
４１ａｂ等は、接地配線３５又は電源配線３６に電気的
に接続されていても構わない。
隣接する正規の導電層４１ａｂに接続される場合を述べ
たが、当該ダミー導電層４１Ｄａを図５中に図示しない
他のスルーホールの配線層に電気的に接続しても良い。
また、ダミー導電層４１Ｄａが接続される正規の導電層
４１ａｂ等は、接地配線３５又は電源配線３６に電気的
に接続されていても構わない。
【００３８】＜実施の形態１の変形例２＞上述の変形例
１に係る構成の多層配線基板１００では、ダミースルー
ホール４０Ｄａの導電層４１Ｄａが信号配線１３１ａを
伝搬する信号の負荷として働くので、当該信号の遅延や
波形歪が増大する場合がある。かかる遅延等の増大は本
変形例２に係る構成を有する多層配線基板１００により
低減・排除可能である。図６に本変形例２に係る多層配
線基板１００の模式的な縦断面図を示す。図６に示すよ
うに、信号配線１３１ａの外側に、ダミー配線３１Ｄａ
に相当するダミー配線１３１Ｄａを配置し、当該ダミー
配線１３１Ｄａとダミースルーホール４０Ｄａの導電層
４１Ｄａとを連結配線４４を介して電気的に接続する。
１に係る構成の多層配線基板１００では、ダミースルー
ホール４０Ｄａの導電層４１Ｄａが信号配線１３１ａを
伝搬する信号の負荷として働くので、当該信号の遅延や
波形歪が増大する場合がある。かかる遅延等の増大は本
変形例２に係る構成を有する多層配線基板１００により
低減・排除可能である。図６に本変形例２に係る多層配
線基板１００の模式的な縦断面図を示す。図６に示すよ
うに、信号配線１３１ａの外側に、ダミー配線３１Ｄａ
に相当するダミー配線１３１Ｄａを配置し、当該ダミー
配線１３１Ｄａとダミースルーホール４０Ｄａの導電層
４１Ｄａとを連結配線４４を介して電気的に接続する。
【００３９】かかる構成によれば、ダミー導電層４１Ｄ
ａが正規の導電層４１ａｂに直接に接続されないので、
上述の信号遅延等の増大を抑制することができる。この
とき、ダミー配線１３１Ｄａを信号配線１３１ａを含む
信号配線層内に設けることが好ましい。また、ダミー配
線１３１Ｄａが既述の遅延時間差Δｔｐｄの低減効果を
奏することは言うまでもない。
ａが正規の導電層４１ａｂに直接に接続されないので、
上述の信号遅延等の増大を抑制することができる。この
とき、ダミー配線１３１Ｄａを信号配線１３１ａを含む
信号配線層内に設けることが好ましい。また、ダミー配
線１３１Ｄａが既述の遅延時間差Δｔｐｄの低減効果を
奏することは言うまでもない。
【００４０】＜実施の形態２＞次に、多層配線基板１０
０を応用したメモリモジュール２０１を図７を参照しつ
つ説明する。図７はメモリモジュール２０１の模式的な
上面図である。図面の煩雑化を避けるため図７では上述
の配線の内の信号配線３１ａ及びダミー配線３１Ｄａの
みを抽出して模式的に図示しているが、以下の信号配線
３１ａ及びダミー配線３１Ｄａに対する各説明は信号配
線３１ｂ〜３１ｎ及びダミー配線３１Ｄｎに対しても妥
当である。また、ＤＲＡＭ５１等の構成は従来のメモリ
モジュール２００Ｐと同等であるため、図７中ではその
図示化を省略している。これらの点は後述の図８〜図１
４においても同様である。なお、メモリモジュール２０
１は、アドレス信号が当該モジュール２０１の入力側の
（外部）端子Ｔ３１ａ１から入力されてＤＲＡＭへ伝達
される一方で、出力側の（外部）端子Ｔ３１ａ２から出
力されるタイプのモジュール、例えばＲＩＭＭ（Rambus
Inline Memory Module）タイプのメモリモジュールで
ある。
０を応用したメモリモジュール２０１を図７を参照しつ
つ説明する。図７はメモリモジュール２０１の模式的な
上面図である。図面の煩雑化を避けるため図７では上述
の配線の内の信号配線３１ａ及びダミー配線３１Ｄａの
みを抽出して模式的に図示しているが、以下の信号配線
３１ａ及びダミー配線３１Ｄａに対する各説明は信号配
線３１ｂ〜３１ｎ及びダミー配線３１Ｄｎに対しても妥
当である。また、ＤＲＡＭ５１等の構成は従来のメモリ
モジュール２００Ｐと同等であるため、図７中ではその
図示化を省略している。これらの点は後述の図８〜図１
４においても同様である。なお、メモリモジュール２０
１は、アドレス信号が当該モジュール２０１の入力側の
（外部）端子Ｔ３１ａ１から入力されてＤＲＡＭへ伝達
される一方で、出力側の（外部）端子Ｔ３１ａ２から出
力されるタイプのモジュール、例えばＲＩＭＭ（Rambus
Inline Memory Module）タイプのメモリモジュールで
ある。
【００４１】図７に示すように、メモリモジュール２０
１では、信号配線３１ａの入力側の端部がメモリモジュ
ール２０１の入力側の端子Ｔ３１ａ１を介して外部回路
ないしはドライバ回路３００に電気的に接続されてい
る。ドライバ回路３００は信号配線３１ａの特性インピ
ーダンスＺ０と略等しい出力インビーダンス値Ｒを有す
る。そして、信号配線３１ａの出力側の端部３１ａＴ２
はメモリモジュール２０１の出力側の端子Ｔ３１ａ２に
電気的に接続されており、当該端子Ｔ３１ａ２は抵抗Ｒ
３１ａを介して接地配線３５（図１６参照）に電気的に
接続されて終端される。抵抗Ｒ３１ａは、信号配線３１
ａの特性インピーダンスＺ０と略等しいインピーダンス
値を持つ終端抵抗である。なお、端子Ｔ３１ａ２を抵抗
Ｒ３１ａを介して電源配線３６（図１６参照）に電気的
に接続しても良く、かかる点は以下の説明においても同
様である。このように、信号配線３１ａは入力側及び出
力側の両端部３１ａＴ１，３１ａＴ２においてインピー
ダンス整合された状態でアドレス信号を伝送する。
１では、信号配線３１ａの入力側の端部がメモリモジュ
ール２０１の入力側の端子Ｔ３１ａ１を介して外部回路
ないしはドライバ回路３００に電気的に接続されてい
る。ドライバ回路３００は信号配線３１ａの特性インピ
ーダンスＺ０と略等しい出力インビーダンス値Ｒを有す
る。そして、信号配線３１ａの出力側の端部３１ａＴ２
はメモリモジュール２０１の出力側の端子Ｔ３１ａ２に
電気的に接続されており、当該端子Ｔ３１ａ２は抵抗Ｒ
３１ａを介して接地配線３５（図１６参照）に電気的に
接続されて終端される。抵抗Ｒ３１ａは、信号配線３１
ａの特性インピーダンスＺ０と略等しいインピーダンス
値を持つ終端抵抗である。なお、端子Ｔ３１ａ２を抵抗
Ｒ３１ａを介して電源配線３６（図１６参照）に電気的
に接続しても良く、かかる点は以下の説明においても同
様である。このように、信号配線３１ａは入力側及び出
力側の両端部３１ａＴ１，３１ａＴ２においてインピー
ダンス整合された状態でアドレス信号を伝送する。
【００４２】特に、メモリモジュール２０１に適用され
る多層配線基板１０１は、上述の多層配線基板１００上
に更に抵抗Ｒ３１Ｄａ１を備える。詳細には、ダミー配
線３１Ｄａの入力側及び出力側の両端部３１ＤａＴ１，
３１ＤａＴ２はそれぞれ抵抗Ｒ３１Ｄａ１を介して接地
されている。なお、便宜上、信号配線３１ａの入力側及
び出力側の各端部に対応させて、ダミー配線３１Ｄａの
各端部を入力側及び後述の出力側の区別をする。抵抗Ｒ
３１Ｄａ１はダミー配線３１Ｄａの特性インピーダンス
Ｚ０（信号配線３１ａのそれと等しい）と略等しいイン
ピーダンス値を有しており、ダミー配線３１Ｄａは両端
部３１ＤａＴ１，３１ＤａＴ２においてインピーダンス
整合されている。抵抗Ｒ３１Ｄａ１はチップ抵抗等から
成り、多層配線基板１０１の表面上に搭載されてダミー
配線３１Ｄａと接地配線３５との間に半田接続されてい
る。
る多層配線基板１０１は、上述の多層配線基板１００上
に更に抵抗Ｒ３１Ｄａ１を備える。詳細には、ダミー配
線３１Ｄａの入力側及び出力側の両端部３１ＤａＴ１，
３１ＤａＴ２はそれぞれ抵抗Ｒ３１Ｄａ１を介して接地
されている。なお、便宜上、信号配線３１ａの入力側及
び出力側の各端部に対応させて、ダミー配線３１Ｄａの
各端部を入力側及び後述の出力側の区別をする。抵抗Ｒ
３１Ｄａ１はダミー配線３１Ｄａの特性インピーダンス
Ｚ０（信号配線３１ａのそれと等しい）と略等しいイン
ピーダンス値を有しており、ダミー配線３１Ｄａは両端
部３１ＤａＴ１，３１ＤａＴ２においてインピーダンス
整合されている。抵抗Ｒ３１Ｄａ１はチップ抵抗等から
成り、多層配線基板１０１の表面上に搭載されてダミー
配線３１Ｄａと接地配線３５との間に半田接続されてい
る。
【００４３】このように、多層配線基板１０１及びメモ
リモジュール２０１によれば、ダミー配線３１Ｄａの電
気的接続状態を、信号配線３１ａと同等にすることがで
きる。従って、上述の伝播遅延時間の差Δｔｐｄの低減
効果を確実に得ることができる。これにより、ＤＲＡＭ
５１を安定的に且つ確実に高速動作させることができ
る。以下に多層配線基板１０１及びメモリモジュール２
０１の変形例を説明するが、各変形例１〜４に係る各構
成によっても同様の効果を得ることができる。
リモジュール２０１によれば、ダミー配線３１Ｄａの電
気的接続状態を、信号配線３１ａと同等にすることがで
きる。従って、上述の伝播遅延時間の差Δｔｐｄの低減
効果を確実に得ることができる。これにより、ＤＲＡＭ
５１を安定的に且つ確実に高速動作させることができ
る。以下に多層配線基板１０１及びメモリモジュール２
０１の変形例を説明するが、各変形例１〜４に係る各構
成によっても同様の効果を得ることができる。
【００４４】＜実施の形態２の変形例１＞図８は、本変
形例１に係るメモリモジュール２０２の模式的な上面図
である。図８と既述の図７とを比較すれば分かるよう
に、メモリモジュール２０２に適用される多層配線基板
１０２では、ダミー配線３１Ｄａの入力側及び出力側の
各端部３１ＤａＴ１，３１ＤａＴ２はそれぞれメモリモ
ジュール２０２の入力側の端子（終端抵抗接続用端子）
Ｔ３１Ｄａ１，出力側の端子（終端抵抗接続用端子）Ｔ
３１Ｄａ２に電気的に接続されている。そして、各端子
Ｔ３１Ｄａ１，Ｔ３１Ｄａ２は、メモリモジュール２０
２の外部に設けられた終端抵抗Ｒ３１Ｄａ２を介して接
地されている。
形例１に係るメモリモジュール２０２の模式的な上面図
である。図８と既述の図７とを比較すれば分かるよう
に、メモリモジュール２０２に適用される多層配線基板
１０２では、ダミー配線３１Ｄａの入力側及び出力側の
各端部３１ＤａＴ１，３１ＤａＴ２はそれぞれメモリモ
ジュール２０２の入力側の端子（終端抵抗接続用端子）
Ｔ３１Ｄａ１，出力側の端子（終端抵抗接続用端子）Ｔ
３１Ｄａ２に電気的に接続されている。そして、各端子
Ｔ３１Ｄａ１，Ｔ３１Ｄａ２は、メモリモジュール２０
２の外部に設けられた終端抵抗Ｒ３１Ｄａ２を介して接
地されている。
【００４５】このように、多層配線基板１０２及びメモ
リモジュール２０２では抵抗Ｒ３１Ｄａが多層配線基板
１０２の外部に設けられているので、抵抗Ｒ３１Ｄａの
抵抗値の設定・変更が容易である。このとき、抵抗Ｒ３
１Ｄａの選択・設定によって、上述のメモリモジュール
１０１よりも消費電力を低減することができる。勿論、
抵抗Ｒ３１Ｄａ２として上記特性インピーダンスＺ０と
略等しいインピーダンス値を有する抵抗を用いて構わな
い。
リモジュール２０２では抵抗Ｒ３１Ｄａが多層配線基板
１０２の外部に設けられているので、抵抗Ｒ３１Ｄａの
抵抗値の設定・変更が容易である。このとき、抵抗Ｒ３
１Ｄａの選択・設定によって、上述のメモリモジュール
１０１よりも消費電力を低減することができる。勿論、
抵抗Ｒ３１Ｄａ２として上記特性インピーダンスＺ０と
略等しいインピーダンス値を有する抵抗を用いて構わな
い。
【００４６】＜実施の形態２の変形例２＞図９に、本変
形例２に係るメモリモジュール２０３の模式的な上面図
を示す。メモリモジュール２０３は、アドレス信号が当
該モジュール２０３の入力側の端子Ｔ３１ａ１を介して
信号配線３１ａの入力側の端部３１ａＴ１から入力され
てＤＲＡＭへ伝達される一方で、信号配線３１ａの出力
側の端部３１ａＴ２が終端されないタイプのモジュー
ル、例えばＤＩＭＭ（Double Inline Memory Module）
タイプのメモリモジュールである。詳細には、図９と既
述の図７とを比較すれば分かるように、メモリモジュー
ル２０３では、信号配線３１ａの出力側の端部３１ａＴ
２に抵抗Ｒ３１ａが接続されていない。
形例２に係るメモリモジュール２０３の模式的な上面図
を示す。メモリモジュール２０３は、アドレス信号が当
該モジュール２０３の入力側の端子Ｔ３１ａ１を介して
信号配線３１ａの入力側の端部３１ａＴ１から入力され
てＤＲＡＭへ伝達される一方で、信号配線３１ａの出力
側の端部３１ａＴ２が終端されないタイプのモジュー
ル、例えばＤＩＭＭ（Double Inline Memory Module）
タイプのメモリモジュールである。詳細には、図９と既
述の図７とを比較すれば分かるように、メモリモジュー
ル２０３では、信号配線３１ａの出力側の端部３１ａＴ
２に抵抗Ｒ３１ａが接続されていない。
【００４７】これに対応して、メモリモジュール２０３
に適用される多層配線基板１０３では、ダミー配線３１
Ｄａの入力側の端部３１ＤａＴ１にのみ終端抵抗Ｒ３１
Ｄａ１が電気的に接続されている。なお、ダミー配線３
１Ｄａの出力側の端部３１ａＴ２を抵抗Ｒ３１Ｄａ１，
Ｒ３１Ｄａ２で終端しても構わない。
に適用される多層配線基板１０３では、ダミー配線３１
Ｄａの入力側の端部３１ＤａＴ１にのみ終端抵抗Ｒ３１
Ｄａ１が電気的に接続されている。なお、ダミー配線３
１Ｄａの出力側の端部３１ａＴ２を抵抗Ｒ３１Ｄａ１，
Ｒ３１Ｄａ２で終端しても構わない。
【００４８】また、図１０に示すメモリモジュール２０
４の多層配線基板１０４のように、ダミー配線３１Ｄａ
の入力側の端部３１ＤａＴ１を入力側の端子Ｔ３１Ｄａ
１に電気的に接続し、当該端子Ｔ３１Ｄａ１に抵抗Ｒ３
１Ｄａ２を接続しても良い。かかる場合も、ダミー配線
３１Ｄａの出力側の端部３１ａＴ２を抵抗Ｒ３１Ｄａ１
又は抵抗Ｒ３１Ｄａ２で終端しても構わない。
４の多層配線基板１０４のように、ダミー配線３１Ｄａ
の入力側の端部３１ＤａＴ１を入力側の端子Ｔ３１Ｄａ
１に電気的に接続し、当該端子Ｔ３１Ｄａ１に抵抗Ｒ３
１Ｄａ２を接続しても良い。かかる場合も、ダミー配線
３１Ｄａの出力側の端部３１ａＴ２を抵抗Ｒ３１Ｄａ１
又は抵抗Ｒ３１Ｄａ２で終端しても構わない。
【００４９】＜実施の形態２の変形例３＞図１１に、本
変形例３に係るメモリモジュール２０５の模式的な上面
図を示す。メモリモジュール２０５は、アドレス信号が
信号配線３１ａの中央部３１ａＣから入力されてＤＲＡ
Ｍへ伝達されるタイプのモジュール、例えばＤＩＭＭタ
イプのメモリモジュールである。このようなタイプのメ
モリモジュールは、メモリモジュール上でのアドレス信
号の伝播遅延時間ｔｐｄを半減するために多用される。
変形例３に係るメモリモジュール２０５の模式的な上面
図を示す。メモリモジュール２０５は、アドレス信号が
信号配線３１ａの中央部３１ａＣから入力されてＤＲＡ
Ｍへ伝達されるタイプのモジュール、例えばＤＩＭＭタ
イプのメモリモジュールである。このようなタイプのメ
モリモジュールは、メモリモジュール上でのアドレス信
号の伝播遅延時間ｔｐｄを半減するために多用される。
【００５０】図１１に示すように、メモリモジュール２
０５では、信号配線３１ａの長さ方向における中央部３
１ａＣに、（外部）端子Ｔ３１ａ３を介してドライバ回
路３００が電気的に接続されている。これに対応して、
メモリモジュール２０５に適用される多層配線基板１０
５では、ダミー配線３１Ｄａの長さ方向における中央部
３１ＤａＣに抵抗Ｒ３１Ｄａ１が電気的に接続されてい
る。
０５では、信号配線３１ａの長さ方向における中央部３
１ａＣに、（外部）端子Ｔ３１ａ３を介してドライバ回
路３００が電気的に接続されている。これに対応して、
メモリモジュール２０５に適用される多層配線基板１０
５では、ダミー配線３１Ｄａの長さ方向における中央部
３１ＤａＣに抵抗Ｒ３１Ｄａ１が電気的に接続されてい
る。
【００５１】なお、図１２に示すメモリモジュール２０
６の多層配線基板１０６のように、ダミー配線３１Ｄａ
の上記中央部３１ＤａＣを端子（終端抵抗接続用端子）
Ｔ３１Ｄａ３に電気的に接続し、当該端子Ｔ３１Ｄａ３
に抵抗Ｒ３１Ｄａ２を電気的に接続しても良い。
６の多層配線基板１０６のように、ダミー配線３１Ｄａ
の上記中央部３１ＤａＣを端子（終端抵抗接続用端子）
Ｔ３１Ｄａ３に電気的に接続し、当該端子Ｔ３１Ｄａ３
に抵抗Ｒ３１Ｄａ２を電気的に接続しても良い。
【００５２】＜実施の形態２の変形例４＞図１３に、本
変形例４に係るメモリモジュール２０７の模式的な上面
図を示す。図１３と上述の図１１とを比較すれば分かる
ように、メモリモジュール２０７では、信号配線３１ａ
の各端部３１ａＴ１，３１ａＴ２がそれぞれ端子Ｔ３１
ａ２に電気的に接続されて抵抗Ｒ３１ａを介して接地さ
れている。これに対応して、メモリモジュール２０７に
適用される多層配線基板１０７では、中央部３１ＤａＣ
に加えて、ダミー配線３１Ｄａの各端部３１ＤａＴ１，
３１ＤａＴ２にもそれぞれ既述の抵抗Ｒ３１Ｄａ１が電
気的に接続されている。
変形例４に係るメモリモジュール２０７の模式的な上面
図を示す。図１３と上述の図１１とを比較すれば分かる
ように、メモリモジュール２０７では、信号配線３１ａ
の各端部３１ａＴ１，３１ａＴ２がそれぞれ端子Ｔ３１
ａ２に電気的に接続されて抵抗Ｒ３１ａを介して接地さ
れている。これに対応して、メモリモジュール２０７に
適用される多層配線基板１０７では、中央部３１ＤａＣ
に加えて、ダミー配線３１Ｄａの各端部３１ＤａＴ１，
３１ＤａＴ２にもそれぞれ既述の抵抗Ｒ３１Ｄａ１が電
気的に接続されている。
【００５３】なお、図１４に示すメモリモジュール２０
８の多層配線基板１０８のように、ダミー配線３１Ｄａ
の両端部３１ＤａＴ１，３１ＤａＴ２及び中央部３１Ｄ
ａＣをそれぞれ端子Ｔ３１Ｄａ１，Ｔ３１Ｄａ２，Ｔ３
１Ｄａ３に電気的に接続し、各端子Ｔ３１Ｄａ１，Ｔ３
１Ｄａ２，Ｔ３１Ｄａ３にそれぞれ抵抗Ｒ３１Ｄａ２を
電気的に接続しても良い。
８の多層配線基板１０８のように、ダミー配線３１Ｄａ
の両端部３１ＤａＴ１，３１ＤａＴ２及び中央部３１Ｄ
ａＣをそれぞれ端子Ｔ３１Ｄａ１，Ｔ３１Ｄａ２，Ｔ３
１Ｄａ３に電気的に接続し、各端子Ｔ３１Ｄａ１，Ｔ３
１Ｄａ２，Ｔ３１Ｄａ３にそれぞれ抵抗Ｒ３１Ｄａ２を
電気的に接続しても良い。
【００５４】なお、上述の変形例１〜４において、ダミ
ー配線３１Ｄａに２個以上の抵抗Ｒ３１Ｄａ１又は抵抗
Ｒ３１Ｄａ２が電気的に接続される場合、例えば端部３
１ＤａＴ１を抵抗Ｒ３１Ｄａ１と電気的に接続し、端部
３１ＤａＴ２を端子Ｔ３１Ｄａ２を介して抵抗Ｒ３１Ｄ
ａ２と電気的に接続するような、複合的な接続形態を適
用しても構わない。
ー配線３１Ｄａに２個以上の抵抗Ｒ３１Ｄａ１又は抵抗
Ｒ３１Ｄａ２が電気的に接続される場合、例えば端部３
１ＤａＴ１を抵抗Ｒ３１Ｄａ１と電気的に接続し、端部
３１ＤａＴ２を端子Ｔ３１Ｄａ２を介して抵抗Ｒ３１Ｄ
ａ２と電気的に接続するような、複合的な接続形態を適
用しても構わない。
【００５５】また、上述の各抵抗Ｒ３１Ｄａ１，Ｒ３１
Ｄａ２，Ｒ３１Ｄａ３として可変抵抗を用いても良い。
また、各抵抗Ｒ３１Ｄａ１，Ｒ３１Ｄａ２，Ｒ３１Ｄａ
３を各メモリモジュール２００〜２０８の接地配線又は
電源配線に電気的に接続しても構わない。勿論、信号配
線３１ａ〜３１ｎを、アドレス信号以外の信号を伝達す
る各種のデータ入出力線として適応可能であることは言
うまでもない。
Ｄａ２，Ｒ３１Ｄａ３として可変抵抗を用いても良い。
また、各抵抗Ｒ３１Ｄａ１，Ｒ３１Ｄａ２，Ｒ３１Ｄａ
３を各メモリモジュール２００〜２０８の接地配線又は
電源配線に電気的に接続しても構わない。勿論、信号配
線３１ａ〜３１ｎを、アドレス信号以外の信号を伝達す
る各種のデータ入出力線として適応可能であることは言
うまでもない。
【００５６】
【発明の効果】（１）請求項１に係る発明によれば、信
号配線群の最も外側の信号配線の線路容量をその他の信
号配線のそれと同等にすることができる。これにより、
各信号配線を伝播する各信号の伝播速度を同等にするこ
とができるので、各信号の伝播遅延時間の差を格段に低
減・除去することができる。その結果、例えば当該多層
配線基板をメモリモジュールに適用し、ＤＲＡＭへ入力
するアクセス信号を各信号配線で以て伝送することによ
って、高速動作時においてもＤＲＡＭを安定的に且つ確
実に動作させることができる。
号配線群の最も外側の信号配線の線路容量をその他の信
号配線のそれと同等にすることができる。これにより、
各信号配線を伝播する各信号の伝播速度を同等にするこ
とができるので、各信号の伝播遅延時間の差を格段に低
減・除去することができる。その結果、例えば当該多層
配線基板をメモリモジュールに適用し、ＤＲＡＭへ入力
するアクセス信号を各信号配線で以て伝送することによ
って、高速動作時においてもＤＲＡＭを安定的に且つ確
実に動作させることができる。
【００５７】（２）請求項２に係る発明によれば、ダミ
ースルーホール内の導電層によって上記（１）の効果を
更に向上することができる。
ースルーホール内の導電層によって上記（１）の効果を
更に向上することができる。
【００５８】（３）請求項３に係る発明によれば、ダミ
ースルーホール内の導電層の電界分布等の電気的影響を
当該導線層が電気的に接続されたスルーホール内の導電
層と同等にすることができる。これにより、ダミースル
ーホールとスルーホールとの間の信号配線の電気的影響
を他のスルーホール間の信号配線と同様にすることがで
きるので、上記（１）の効果を更に確実に得ることがで
きる。
ースルーホール内の導電層の電界分布等の電気的影響を
当該導線層が電気的に接続されたスルーホール内の導電
層と同等にすることができる。これにより、ダミースル
ーホールとスルーホールとの間の信号配線の電気的影響
を他のスルーホール間の信号配線と同様にすることがで
きるので、上記（１）の効果を更に確実に得ることがで
きる。
【００５９】（４）請求項４に係る発明によれば、請求
項３に係る発明の多層配線基板とは異なり、ダミースル
ーホールの導電層がスルーホールの導電層に直接に接続
されない。このため、スルーホールの導電層が信号配線
に電気的に接続される場合において、ダミースルーホー
ルの導電層が上記信号配線を伝搬する信号の負荷として
働かない。従って、当該信号の遅延や波形歪の増大を抑
制しつつ、上記（１）の効果を確実に得ることができ
る。
項３に係る発明の多層配線基板とは異なり、ダミースル
ーホールの導電層がスルーホールの導電層に直接に接続
されない。このため、スルーホールの導電層が信号配線
に電気的に接続される場合において、ダミースルーホー
ルの導電層が上記信号配線を伝搬する信号の負荷として
働かない。従って、当該信号の遅延や波形歪の増大を抑
制しつつ、上記（１）の効果を確実に得ることができ
る。
【００６０】（５）請求項５に係る発明によれば、抵抗
によりダミー配線はインピーダンス整合される。各信号
配線がインピーダンス整合された状態で使用される場合
に、ダミー配線の電気的接続状態を各信号配線と同等に
することができる。このため、上記（１）の効果をより
一層、確実に得ることができる。
によりダミー配線はインピーダンス整合される。各信号
配線がインピーダンス整合された状態で使用される場合
に、ダミー配線の電気的接続状態を各信号配線と同等に
することができる。このため、上記（１）の効果をより
一層、確実に得ることができる。
【００６１】（６）請求項６に係る発明によれば、終端
抵抗用端子に電気的に接続された終端抵抗は多層配線基
板の外部に設けられるので、終端抵抗の抵抗値の設定・
変更が容易である。このとき、例えば上述のメモリモジ
ュールにおいて、請求項５に係る発明の多層配線基板を
用いる場合よりも消費電力の低減を図ることが可能であ
る。
抵抗用端子に電気的に接続された終端抵抗は多層配線基
板の外部に設けられるので、終端抵抗の抵抗値の設定・
変更が容易である。このとき、例えば上述のメモリモジ
ュールにおいて、請求項５に係る発明の多層配線基板を
用いる場合よりも消費電力の低減を図ることが可能であ
る。
【図１】 実施の形態１に係る多層配線基板における配
線層の模式的な上面図である。
線層の模式的な上面図である。
【図２】 実施の形態１に係る多層配線基板における、
複数の配線の容量結合状態を説明するための模式図であ
る。
複数の配線の容量結合状態を説明するための模式図であ
る。
【図３】 実施の形態１に係る多層配線基板における、
複数の配線及びスルーホールの導電層の容量結合状態を
説明するための模式図である。
複数の配線及びスルーホールの導電層の容量結合状態を
説明するための模式図である。
【図４】 実施の形態１に係る多層配線基板における、
ダミー配線を説明するための模式図である。
ダミー配線を説明するための模式図である。
【図５】 実施の形態１の変形例１に係る多層配線基板
の模式的な縦断面図である。
の模式的な縦断面図である。
【図６】 実施の形態１の変形例２に係る多層配線基板
の模式的な縦断面図である。
の模式的な縦断面図である。
【図７】 実施の形態２に係るメモリモジュールの模式
的な上面図である。
的な上面図である。
【図８】 実施の形態２の変形例１に係るメモリモジュ
ールの模式的な上面図である。
ールの模式的な上面図である。
【図９】 実施の形態２の変形例２に係るメモリモジュ
ールの模式的な上面図である。
ールの模式的な上面図である。
【図１０】 実施の形態２の変形例２に係る他のメモリ
モジュールの模式的な上面図である。
モジュールの模式的な上面図である。
【図１１】 実施の形態２の変形例３に係るメモリモジ
ュールの模式的な上面図である。
ュールの模式的な上面図である。
【図１２】 実施の形態２の変形例３に係る他のメモリ
モジュールの模式的な上面図である。
モジュールの模式的な上面図である。
【図１３】 実施の形態２の変形例４に係るメモリモジ
ュールの模式的な上面図である。
ュールの模式的な上面図である。
【図１４】 実施の形態２の変形例４に係る他のメモリ
モジュールの模式的な上面図である。
モジュールの模式的な上面図である。
【図１５】 従来の多層配線基板を用いたメモリモジュ
ールを説明する模式的図である。
ールを説明する模式的図である。
【図１６】 従来の多層配線基板の模式的な縦断面図で
ある。
ある。
【図１７】 従来の多層配線基板における配線層を説明
するための模式的な上面図である。
するための模式的な上面図である。
【図１８】 従来の多層配線基板の模式的な縦断面図で
ある。
ある。
【図１９】 ＤＲＡＭがアドレス信号を取り込むタイミ
ングを説明するためのタイミングチャートである。
ングを説明するためのタイミングチャートである。
【図２０】 従来の多層配線基板における、複数の配線
の容量結合状態を説明するための模式図である。
の容量結合状態を説明するための模式図である。
【図２１】 従来の多層配線基板における、複数の配線
及びスルーホールの導電層の容量結合状態を説明するた
めの模式図である。
及びスルーホールの導電層の容量結合状態を説明するた
めの模式図である。
【図２２】 複数のアドレス信号間に伝播遅延時間があ
る場合における、ＤＲＡＭが各アドレス信号を取り込む
タイミングを説明するためのタイミングチャートであ
る。
る場合における、ＤＲＡＭが各アドレス信号を取り込む
タイミングを説明するためのタイミングチャートであ
る。
３１Ｄａ，３１Ｄａ１，３１Ｄａ２，３１Ｄｎ，１３１
Ｄａ ダミー配線、３１ＤａＣ 中央部、３１ＤａＴ
１，３１ＤａＴ２ 端部、３１ａ〜３１ｎ，１３１ａ
信号配線、３１ 信号配線群、４０，４０ａｂ〜４０ｎ
ｍ スルーホール、４０Ｄａ，４０Ｄｎ ダミースルー
ホール、４１Ｄａ，４１Ｄｎ ダミー導電層、４１ａｂ
〜４１ｎｍ 導線層、４３，４４ 連結配線、１００〜
１０８ 多層配線基板、２０１〜２０８ メモリモジュ
ール、ＣＳＴ，ＣＳＷ 容量、Ｒ３１Ｄａ１，Ｒ３１Ｄ
ａ２ 抵抗、ＳＡ，ＳＡａ〜ＳＡｎ アドレス信号、Ｔ
３１Ｄａ１，Ｔ３１Ｄａ２，Ｔ３１Ｄａ３ 端子（終端
抵抗接続用端子）、Ｚ０ 特性インピーダンス。
Ｄａ ダミー配線、３１ＤａＣ 中央部、３１ＤａＴ
１，３１ＤａＴ２ 端部、３１ａ〜３１ｎ，１３１ａ
信号配線、３１ 信号配線群、４０，４０ａｂ〜４０ｎ
ｍ スルーホール、４０Ｄａ，４０Ｄｎ ダミースルー
ホール、４１Ｄａ，４１Ｄｎ ダミー導電層、４１ａｂ
〜４１ｎｍ 導線層、４３，４４ 連結配線、１００〜
１０８ 多層配線基板、２０１〜２０８ メモリモジュ
ール、ＣＳＴ，ＣＳＷ 容量、Ｒ３１Ｄａ１，Ｒ３１Ｄ
ａ２ 抵抗、ＳＡ，ＳＡａ〜ＳＡｎ アドレス信号、Ｔ
３１Ｄａ１，Ｔ３１Ｄａ２，Ｔ３１Ｄａ３ 端子（終端
抵抗接続用端子）、Ｚ０ 特性インピーダンス。
Claims (6)
- 【請求項１】 多層化された複数の配線層を備えた多層
配線基板において、 前記複数の配線層の少なくとも１層は、 互いに平行に形成された複数の信号配線から成る信号配
線群を含み、 前記信号配線群の両外側にそれぞれ少なくとも１本ずつ
配置され、前記複数の信号配線と互いに平行を成すダミ
ー配線を備えることを特徴とする、多層配線基板。 - 【請求項２】 請求項１に記載の多層配線基板であっ
て、 前記複数の信号配線間の各間隙に、前記複数の配線層の
積層方向に沿って形成されたスルーホールと、 前記ダミー配線の前記信号配線群の側に隣接して配置さ
れ、前記積層方向に沿って形成されたダミースルーホー
ルと、 前記スルーホール及び前記ダミースルーホールの各内部
にそれぞれ配置された導電層とを更に備えることを特徴
とする、多層配線基板。 - 【請求項３】 請求項２に記載の多層配線基板であっ
て、 前記ダミースルーホール内の前記導電層は、複数の前記
スルーホールのいずれかの内部の前記導電層に電気的に
接続されていることを特徴とする、多層配線基板。 - 【請求項４】 請求項２に記載の多層配線基板であっ
て、 前記ダミースルーホール内の前記導電層は、前記ダミー
配線に電気的に接続されていることを特徴とする、多層
配線基板。 - 【請求項５】 請求項１乃至４のいずれかに記載の多層
配線基板であって、 前記ダミー配線の特性インピーダンスと略同一のインピ
ーダンス値を有し、前記ダミー配線の端部又は中央部に
電気的に接続された抵抗を少なくとも１つ更に備えるこ
とを特徴とする、多層配線基板。 - 【請求項６】 請求項１乃至４のいずれかに記載の多層
配線基板であって、 前記ダミー配線の端部又は中央部に電気的に接続された
終端抵抗接続用端子を少なくとも１つ更に備えることを
特徴とする、多層配線基板。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27648899A JP2001102755A (ja) | 1999-09-29 | 1999-09-29 | 多層配線基板 |
| US09/664,361 US6630627B1 (en) | 1999-09-29 | 2000-09-18 | Multilayered wiring substrate with dummy wirings in parallel to signal wirings and with |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27648899A JP2001102755A (ja) | 1999-09-29 | 1999-09-29 | 多層配線基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001102755A true JP2001102755A (ja) | 2001-04-13 |
Family
ID=17570164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27648899A Pending JP2001102755A (ja) | 1999-09-29 | 1999-09-29 | 多層配線基板 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6630627B1 (ja) |
| JP (1) | JP2001102755A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6822876B2 (en) | 2002-02-05 | 2004-11-23 | Force10 Networks, Inc. | High-speed electrical router backplane with noise-isolated power distribution |
| US6941649B2 (en) | 2002-02-05 | 2005-09-13 | Force10 Networks, Inc. | Method of fabricating a high-layer-count backplane |
| US6988162B2 (en) | 2002-02-05 | 2006-01-17 | Force10 Networks, Inc. | High-speed router with single backplane distributing both power and signaling |
| US7088711B2 (en) | 2002-02-05 | 2006-08-08 | Forcelo Networks, Inc. | High-speed router backplane |
| US7336502B1 (en) | 2003-06-03 | 2008-02-26 | Force10 Networks, Inc. | High-speed router with backplane using tuned-impedance thru-holes and vias |
| US8957325B2 (en) | 2013-01-15 | 2015-02-17 | Fujitsu Limited | Optimized via cutouts with ground references |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2414864A (en) * | 2004-06-01 | 2005-12-07 | Nokia Corp | Detecting short circuits |
| US20060185895A1 (en) * | 2005-02-24 | 2006-08-24 | Navinchandra Kalidas | Universal pattern of contact pads for semiconductor reflow interconnections |
| US8168891B1 (en) * | 2007-10-26 | 2012-05-01 | Force10 Networks, Inc. | Differential trace profile for printed circuit boards |
| WO2009069020A1 (en) * | 2007-11-27 | 2009-06-04 | Nxp B.V. | Contact structure for an electronic circuit substrate and electronic circuit comprising said contact structure |
| EP2891960A4 (en) * | 2012-09-27 | 2015-09-02 | Sharp Kk | Touch Panel |
| US9107302B2 (en) * | 2013-02-12 | 2015-08-11 | Raytheon Company | Dummy structure for visual aid in printed wiring board etch inspection |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04170788A (ja) | 1990-11-02 | 1992-06-18 | Sony Corp | メモリ装置 |
-
1999
- 1999-09-29 JP JP27648899A patent/JP2001102755A/ja active Pending
-
2000
- 2000-09-18 US US09/664,361 patent/US6630627B1/en not_active Expired - Fee Related
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| US7124502B2 (en) | 2002-02-05 | 2006-10-24 | Force10 Networks, Inc. | Method of fabricating a high-layer-count backplane |
| US7448132B2 (en) | 2002-02-05 | 2008-11-11 | Force10 Networks, Inc. | Method of fabricating a high-layer-count backplane |
| US7615709B2 (en) | 2002-02-05 | 2009-11-10 | Force10 Networks, Inc. | Circuit board through-hole impedance tuning using clearance size variations |
| US8026450B2 (en) | 2002-02-05 | 2011-09-27 | Force 10 Networks, Inc. | Multi-dielectric material circuit board supporting high-speed and low-speed signaling |
| US7336502B1 (en) | 2003-06-03 | 2008-02-26 | Force10 Networks, Inc. | High-speed router with backplane using tuned-impedance thru-holes and vias |
| US8957325B2 (en) | 2013-01-15 | 2015-02-17 | Fujitsu Limited | Optimized via cutouts with ground references |
Also Published As
| Publication number | Publication date |
|---|---|
| US6630627B1 (en) | 2003-10-07 |
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