JP2001102536A - 半導体チップにおけるパッドの個数を低減する装置 - Google Patents
半導体チップにおけるパッドの個数を低減する装置Info
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- JP2001102536A JP2001102536A JP2000291017A JP2000291017A JP2001102536A JP 2001102536 A JP2001102536 A JP 2001102536A JP 2000291017 A JP2000291017 A JP 2000291017A JP 2000291017 A JP2000291017 A JP 2000291017A JP 2001102536 A JP2001102536 A JP 2001102536A
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- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/066—Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals
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- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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Abstract
(57)【要約】
【課題】 集積回路を有する半導体チップにおける測定
パッドの個数を低減する装置を提供し、さらにその際、
利用可能なパッドを僅かにしながらも精確にフューズを
切ることができるようにする。 【解決手段】 アナログ／ディジタル変換器３が設けら
れている。このアナログ／ディジタル変換器３は、半導
体チップ１内に形成されている集積回路の種々の個所か
ら供給される内部電圧を、パッド９を介してフューズカ
ッタ５へ供給する。そしてフューズカッタ５は、測定さ
れた内部電圧を目標電圧値にするためにフューズ７を切
る。
パッドの個数を低減する装置を提供し、さらにその際、
利用可能なパッドを僅かにしながらも精確にフューズを
切ることができるようにする。 【解決手段】 アナログ／ディジタル変換器３が設けら
れている。このアナログ／ディジタル変換器３は、半導
体チップ１内に形成されている集積回路の種々の個所か
ら供給される内部電圧を、パッド９を介してフューズカ
ッタ５へ供給する。そしてフューズカッタ５は、測定さ
れた内部電圧を目標電圧値にするためにフューズ７を切
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップ内の
集積回路における内部電圧を調整するためフューズを切
る形式の、集積回路を有する半導体チップにおけるパッ
ドの個数を低減する装置に関する。
集積回路における内部電圧を調整するためフューズを切
る形式の、集積回路を有する半導体チップにおけるパッ
ドの個数を低減する装置に関する。
【０００２】
【従来の技術】既存の装置の場合、半導体チップのテス
トにあたり多数の測定パッドから、半導体チップにおい
て実現されている集積回路の内部電圧が、テスタによっ
て取り出される。この目的は、それらの電圧と望ましい
値との比較に従い、フューズカッタ（またはフューズ溶
解器）によって適切なフューズを切ることであり、それ
によって内部電圧が望ましい値に合わせてトリミングさ
れる。フューズを切ることにより達成することのできる
一般的な値は、たとえば１０ｍＶの電圧低減である。
トにあたり多数の測定パッドから、半導体チップにおい
て実現されている集積回路の内部電圧が、テスタによっ
て取り出される。この目的は、それらの電圧と望ましい
値との比較に従い、フューズカッタ（またはフューズ溶
解器）によって適切なフューズを切ることであり、それ
によって内部電圧が望ましい値に合わせてトリミングさ
れる。フューズを切ることにより達成することのできる
一般的な値は、たとえば１０ｍＶの電圧低減である。
【０００３】このようなやり方によって、集積回路内に
おけるすべての内部電圧をかなり精確に調整することが
できる。しかしこれはかなり煩雑である。なぜならば、
個々の内部電圧各々に対し別々にいわゆる測定パッドを
割り当てなければならないからである。この測定パッド
を介して、内部電圧の値が外部へ向かって、たとえばフ
ューズカッタへ送出される。しかも、特性パッドとも称
される多数の測定パッドによって半導体チップの面積が
使われてしまい、これは多くの事例において望ましくな
い。ここで考えなければならないのは、半導体チップは
測定パッドに加えて一般に数多くの入出力（Ｉ／Ｏ）パ
ッドを使用することであり、それらを介して信号を集積
回路へ供給したり、あるいはそこから信号を送出させた
りする。このため、必然的に用いなければならない多数
のＩ／Ｏパッドに加えて、測定パッド用のスペースを確
保することも、問題になることが多い。
おけるすべての内部電圧をかなり精確に調整することが
できる。しかしこれはかなり煩雑である。なぜならば、
個々の内部電圧各々に対し別々にいわゆる測定パッドを
割り当てなければならないからである。この測定パッド
を介して、内部電圧の値が外部へ向かって、たとえばフ
ューズカッタへ送出される。しかも、特性パッドとも称
される多数の測定パッドによって半導体チップの面積が
使われてしまい、これは多くの事例において望ましくな
い。ここで考えなければならないのは、半導体チップは
測定パッドに加えて一般に数多くの入出力（Ｉ／Ｏ）パ
ッドを使用することであり、それらを介して信号を集積
回路へ供給したり、あるいはそこから信号を送出させた
りする。このため、必然的に用いなければならない多数
のＩ／Ｏパッドに加えて、測定パッド用のスペースを確
保することも、問題になることが多い。
【０００４】
【発明が解決しようとする課題】したがって本発明の課
題は、集積回路を有する半導体チップにおける測定パッ
ドの個数を低減する装置を提供することであり、さらに
その際、利用可能なパッドを僅かにしながらも精確にフ
ューズを切ることができるようにすることである。
題は、集積回路を有する半導体チップにおける測定パッ
ドの個数を低減する装置を提供することであり、さらに
その際、利用可能なパッドを僅かにしながらも精確にフ
ューズを切ることができるようにすることである。
【０００５】
【課題を解決するための手段】本発明によればこの課題
は、半導体チップ内に含まれているアナログ／ディジタ
ル変換器により内部電圧がディジタル化され、それによ
り得られた各内部電圧のディジタル値が入出力パッドを
介して、半導体チップ内のフューズを切る外部のフュー
ズカッタへ送出されることにより解決される。
は、半導体チップ内に含まれているアナログ／ディジタ
ル変換器により内部電圧がディジタル化され、それによ
り得られた各内部電圧のディジタル値が入出力パッドを
介して、半導体チップ内のフューズを切る外部のフュー
ズカッタへ送出されることにより解決される。
【０００６】
【発明の実施の形態】このように本発明によれば、これ
までの従来技術とはまったく異なるやり方が行われる。
つまり半導体チップ内の付加的なアナログ／ディジタル
変換器によって、集積回路内で調整すべき内部電圧がデ
ィジタル化される。次に、そのようにして得られたディ
ジタルデータ流は、いずれせにせよ設けられている１つ
のＩ／Ｏパッド場合によっては複数のＩ／Ｏパッドを介
して、外部のフューズカッタへ送出される。このフュー
ズカッタは再び半導体チップ内で介在制御を行い、そこ
においてヒューズを切って、個々の内部電圧がそれらの
望ましい値をとるようにする。ディジタルデータ流をア
ナログ／ディジタル変換器からフューズカッタへ供給し
て「フューズする」目的で、多数の別個の測定パッドの
代わりに、いずれにせよ設けられているＩ／Ｏパッドが
用いられる。
までの従来技術とはまったく異なるやり方が行われる。
つまり半導体チップ内の付加的なアナログ／ディジタル
変換器によって、集積回路内で調整すべき内部電圧がデ
ィジタル化される。次に、そのようにして得られたディ
ジタルデータ流は、いずれせにせよ設けられている１つ
のＩ／Ｏパッド場合によっては複数のＩ／Ｏパッドを介
して、外部のフューズカッタへ送出される。このフュー
ズカッタは再び半導体チップ内で介在制御を行い、そこ
においてヒューズを切って、個々の内部電圧がそれらの
望ましい値をとるようにする。ディジタルデータ流をア
ナログ／ディジタル変換器からフューズカッタへ供給し
て「フューズする」目的で、多数の別個の測定パッドの
代わりに、いずれにせよ設けられているＩ／Ｏパッドが
用いられる。
【０００７】アナログ／ディジタル変換器は半導体チッ
プ内で非常に簡単に実現することができ、いずれにせよ
多数の測定パッドよりも僅かなスペースないしは面積し
か必要としない。６ｂｉｔのアナログ／ディジタル変換
器によって、相応にたとえば６つのフューズを切ること
ができる。
プ内で非常に簡単に実現することができ、いずれにせよ
多数の測定パッドよりも僅かなスペースないしは面積し
か必要としない。６ｂｉｔのアナログ／ディジタル変換
器によって、相応にたとえば６つのフューズを切ること
ができる。
【０００８】パッドの個数を低減することにより、従来
よりも多くの半導体チップを並行してテストすることが
できる。しかも、測定および内部目標電圧の計算が最終
的に半導体チップ自体へ移されることで、集積回路の内
部電圧を調整するためのトリミングプロセスが簡単にな
る。
よりも多くの半導体チップを並行してテストすることが
できる。しかも、測定および内部目標電圧の計算が最終
的に半導体チップ自体へ移されることで、集積回路の内
部電圧を調整するためのトリミングプロセスが簡単にな
る。
【０００９】次に、図面を参照しながら実施例に基づき
本発明について詳しく説明する。
本発明について詳しく説明する。
【００１０】
【実施例】半導体チップ１に集積回路が形成されてお
り、この場合、複数の個所２において内部電圧を測定
し、それらをそれぞれ対応づけられている目標内部電圧
値に合わせて調整しようというものである。この目的
で、個所２において測定された電圧値がアナログ／ディ
ジタル（Ａ／Ｄ）変換器３へ供給され、これにより個所
２で測定された個々の電圧値がディジタル化され、ディ
ジタルデータ流４が外部へ送出される。このデータ流４
はフューズカッタ５へ導かれ、フューズカッタは適切な
計算ユニット６と接続されている。そしてこの計算ユニ
ットは、各個所２における内部電圧に関する情報をもつ
ディジタルデータ流４を、それらの個所２のためにまえ
もって与えられている対応する電圧値いわゆる目標内部
電圧と比較する。その後、比較結果に依存して、半導体
チップ１のフューズフィールド８内に配置可能であり個
々の個所に割り当てられている特定のフューズ７が切ら
れる。フューズ７をこのようにして切ることにより、内
部電圧が個々の個所２においてそれらの目標電圧にいっ
そう近づけられ、これは最終的にできるかぎり精確にそ
の目標電圧に達するまで行われる。
り、この場合、複数の個所２において内部電圧を測定
し、それらをそれぞれ対応づけられている目標内部電圧
値に合わせて調整しようというものである。この目的
で、個所２において測定された電圧値がアナログ／ディ
ジタル（Ａ／Ｄ）変換器３へ供給され、これにより個所
２で測定された個々の電圧値がディジタル化され、ディ
ジタルデータ流４が外部へ送出される。このデータ流４
はフューズカッタ５へ導かれ、フューズカッタは適切な
計算ユニット６と接続されている。そしてこの計算ユニ
ットは、各個所２における内部電圧に関する情報をもつ
ディジタルデータ流４を、それらの個所２のためにまえ
もって与えられている対応する電圧値いわゆる目標内部
電圧と比較する。その後、比較結果に依存して、半導体
チップ１のフューズフィールド８内に配置可能であり個
々の個所に割り当てられている特定のフューズ７が切ら
れる。フューズ７をこのようにして切ることにより、内
部電圧が個々の個所２においてそれらの目標電圧にいっ
そう近づけられ、これは最終的にできるかぎり精確にそ
の目標電圧に達するまで行われる。
【００１１】このようにすることで本発明によれば、ア
ナログ／ディジタル変換器３を付加的に設けることによ
り多数の測定パッドを省略することができる。なぜなら
ば、アナログ／ディジタル変換器３の出力側を、半導体
チップ１内に形成されている集積回路の通常のＩ／Ｏパ
ッド９に接続することができるからである。場合によっ
てはアナログ／ディジタル変換器３のために、半導体チ
ップ１の集積回路内にいずれにせよ含まれている変換器
を利用することができる。この場合には、実際に付加的
なコストは生じない。
ナログ／ディジタル変換器３を付加的に設けることによ
り多数の測定パッドを省略することができる。なぜなら
ば、アナログ／ディジタル変換器３の出力側を、半導体
チップ１内に形成されている集積回路の通常のＩ／Ｏパ
ッド９に接続することができるからである。場合によっ
てはアナログ／ディジタル変換器３のために、半導体チ
ップ１の集積回路内にいずれにせよ含まれている変換器
を利用することができる。この場合には、実際に付加的
なコストは生じない。
【図１】本発明の実施例を示す図である。
１ 半導体チップ ２ 測定個所 ３ アナログ／ディジタル変換器 ４ ディジタルデータ流 ５ フューズカッタ ６ 計算ユニット ７ フューズ ８ フューズフィールド ９ Ｉ／Ｏパッド
Claims (4)
- 【請求項１】 半導体チップ内の集積回路における内部
電圧を調整するためフューズ（７）を切る形式の、集積
回路を有する半導体チップ（１）におけるパッドの個数
を低減する装置において、 半導体チップ（１）内に含まれているアナログ／ディジ
タル変換器（３）により内部電圧がディジタル化され、
それにより得られた各内部電圧のディジタル値が入出力
パッド（９）を介して、半導体チップ（１）内のフュー
ズ（７）を切る外部のフューズカッタ（５）へ送出され
ることを特徴とする、 集積回路を有する半導体チップ（１）におけるパッドの
個数を低減する装置。 - 【請求項２】 前記アナログ／ディジタル変換器（３）
へ、集積回路内の複数の個所（２）における内部電圧が
供給される、請求項１記載の装置。 - 【請求項３】 前記フューズカッタ（５）は計算ユニッ
ト（６）を有する、請求項１または２記載の装置。 - 【請求項４】 前記計算ユニット（６）は、測定された
内部電圧と目標内部電圧との比較を行う、請求項３記載
の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19946495A DE19946495C2 (de) | 1999-09-28 | 1999-09-28 | Verfahren zur Verringerung der Anzahl der Pads auf einem Halbleiterchip |
| DE19946495.2 | 1999-09-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001102536A true JP2001102536A (ja) | 2001-04-13 |
Family
ID=7923604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000291017A Withdrawn JP2001102536A (ja) | 1999-09-28 | 2000-09-25 | 半導体チップにおけるパッドの個数を低減する装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6433617B1 (ja) |
| EP (1) | EP1091405A3 (ja) |
| JP (1) | JP2001102536A (ja) |
| KR (1) | KR100645632B1 (ja) |
| DE (1) | DE19946495C2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10120054B4 (de) * | 2001-04-24 | 2008-01-03 | Infineon Technologies Ag | Halbleiterspeicherbauelement |
| CN108461472B (zh) * | 2018-03-29 | 2019-11-01 | 江苏聚润硅谷新材料科技有限公司 | 一种使用引线框键合配置芯片的装置和方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4528505A (en) * | 1983-03-29 | 1985-07-09 | Motorola, Inc. | On chip voltage monitor and method for using same |
| JPH05267465A (ja) * | 1992-03-19 | 1993-10-15 | Nippon Steel Corp | 半導体デバイスのヒューズ切断装置及びその使用方法 |
| EP0637134B1 (en) * | 1993-07-30 | 1998-09-23 | STMicroelectronics, Inc. | Inverter with variable impedance delay element |
| JPH07128406A (ja) * | 1993-11-01 | 1995-05-19 | Hitachi Ltd | 半導体装置 |
| US5598122A (en) * | 1994-12-20 | 1997-01-28 | Sgs-Thomson Microelectronics, Inc. | Voltage reference circuit having a threshold voltage shift |
| DE19737611C2 (de) * | 1997-08-28 | 2002-09-26 | Infineon Technologies Ag | Fuse-Anordnung für Halbleiterspeichervorrichtung |
-
1999
- 1999-09-28 DE DE19946495A patent/DE19946495C2/de not_active Expired - Fee Related
-
2000
- 2000-09-21 EP EP00120655A patent/EP1091405A3/de not_active Withdrawn
- 2000-09-25 JP JP2000291017A patent/JP2001102536A/ja not_active Withdrawn
- 2000-09-27 KR KR1020000056678A patent/KR100645632B1/ko not_active IP Right Cessation
- 2000-09-28 US US09/672,625 patent/US6433617B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR100645632B1 (ko) | 2006-11-13 |
| DE19946495C2 (de) | 2002-10-24 |
| EP1091405A2 (de) | 2001-04-11 |
| KR20010030505A (ko) | 2001-04-16 |
| DE19946495A1 (de) | 2001-04-19 |
| EP1091405A3 (de) | 2006-03-15 |
| US6433617B1 (en) | 2002-08-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20071204 |