JP2001102527A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 接合耐圧を低減し、静電気の放電現象により
素子が破壊することを防御する。 【解決手段】 素子分離領域１７ａと離間してソース・
ドレイン拡散領域２８ｂ及びエクステンション領域２５
ｂを形成することにより、拡散領域のコーナー部４１が
形成されている。このため、半導体装置に静電気、高電
界が瞬間的にかかったとき、コーナー部４１に電界が集
中にする。つまり、このコーナー部４１を介してソフト
ブレークダウンが生じ、このコーナー部４１から放電す
ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＳＴＩ（Shallow
Trench Isolation）構造を用いたＬＳＩのＥＳＤ（Elec
trostatic discharge）回路に係わる半導体装置及びそ
の製造方法に関する。

【０００２】

【従来の技術】従来から、半導体装置の微細化を図るた
めにＳＴＩ（Shallow Trench Isolation）技術が用いら
れている。以下に、ＳＴＩ構造の半導体装置の製造方法
について説明する。

【０００３】まず、図１８に示すように、熱酸化によ
り、ｐ型のシリコン基板１１上に膜厚が例えば１０ｎｍ
の熱酸化膜１２が形成され、この熱酸化膜１２上に、Ｌ
Ｐ−ＣＶＤ（Chemical Vapor Deposition）法により、
膜厚が例えば２００ｎｍの多結晶シリコン膜１３が形成
される。この多結晶シリコン膜１３上に、ＬＰ−ＣＶＤ
法により、膜厚が例えば２００ｎｍのＳｉＯ₂膜（シリ
コン酸化膜）１４が形成される。次に、写真蝕刻法によ
り、素子領域上のＳｉＯ₂膜１４上にパターニングされ
たレジスト１５が形成される。

【０００４】次に、図１９に示すように、多結晶シリコ
ン膜１３に対し選択比をもつ異方性ドライエッチングに
より、レジスト１５をマスクとしてＳｉＯ₂膜１４が除
去される。その後、レジスト１５が除去される。

【０００５】次に、熱酸化膜１２に対して選択比が十分
に取れる異方性ドライエッチングにより、パターニング
されたＳｉＯ₂膜１４をマスクとして、多結晶シリコン
膜１３が除去される。さらに、パターニングされたＳｉ
Ｏ₂膜１４をマスクとして、熱酸化膜１２が除去され
る。

【０００６】次に、図２０に示すように、ＳｉＯ₂膜１
４に対して選択比が十分に取れる異方性ドライエッチン
グにより、シリコン基板１１が除去され、深さが例えば
０．５μｍの溝部１６が形成される。次に、ＬＰ−ＣＶ
Ｄ法により、全面に膜厚が例えば１．５μｍのＳｉＯ₂
膜１７が形成される。

【０００７】次に、図２１に示すように、多結晶シリコ
ン膜１３に対して選択比の取れるＣＭＰ（Chemical Mec
hanical Polish：化学的機械研磨）法により、ＳｉＯ₂
膜１７が平坦化される。次に、ＮＨ₄Ｆ又はドライエッ
チングにより、ＳｉＯ₂膜１４及び１７が除去され、多
結晶シリコン膜１３の表面が露出される。これにより、
ＳＴＩ構造の素子分離領域１７ａが形成される。

【０００８】次に、図２２に示すように、熱酸化膜１２
と選択比が取れる等方性ドライエッチングにより、多結
晶シリコン１３が除去され、熱酸化膜１２の表面が露出
される。その後、素子分離領域１７ａのＳｉＯ₂膜１７
の膜応力を低減するために、例えば１０００℃の熱処理
が行われる。

【０００９】次に、ＮＨ₄Ｆにより、シリコン基板１１
上の熱酸化膜１２が除去され、例えば８００℃の熱酸化
により、再度シリコン基板１１上にＳｉＯ₂膜１８が形
成される。

【００１０】次に、加速電圧を例えば２００ｋｅＶ、ド
ーズ量を例えば８×１０¹²ｃｍ^-2で、不純物として例え
ばＢ（ボロン）が注入される。さらに、ｎＭＯＳＦＥＴ
のしきい値を制御するため、加速電圧を例えば５０ｋｅ
Ｖ、ドーズ量を例えば１×１０¹³ｃｍ^-2で、不純物とし
て例えばＢが注入される。その後、１０００℃、３０秒
の熱処理により、導入した不純物（Ｂ）の活性化が行わ
れ、シリコン基板１１内にｐｗｅｌｌ領域１９が形成さ
れる。

【００１１】次に、図２３に示すように、シリコン基板
１１の表面のＳｉＯ₂膜１８が除去され、７５０℃の熱
酸化により、再度シリコン基板１１上に膜厚が例えば６
ｎｍのゲート絶縁膜２０が形成される。

【００１２】次に、ＬＰ−ＣＶＤ法により、全面に膜厚
が例えば３００ｎｍの多結晶シリコン膜２１が形成され
る。次に、写真蝕刻法により、多結晶シリコン膜２１上
にパターンニングされたレジスト２２が形成される。そ
の後、ゲート絶縁膜２０と選択比の十分に取れる異方性
ドライエッチングにより、レジスト２２をマスクとして
多結晶シリコン膜２１が除去され、ゲート電極２１ａが
形成される。その後、レジスト２２が除去される。

【００１３】次に、図２４に示すように、８００℃の熱
酸化により、全面に膜厚が例えば５ｎｍのＳｉＯ₂膜２
３が形成される。次に、加速電圧を例えば３５ｋｅＶ、
ドーズ量を例えば２×１０¹⁴ｃｍ^-2で、不純物として例
えばＡｓ（ヒ素）が注入され、１０００℃のＮ₂雰囲気
で３０秒の熱処理により、シリコン基板１１の表面にsh
allow extension（以下、エクステンション領域と称
す）２５が形成される。

【００１４】次に、図２５に示すように、ＬＰ−ＣＶＤ
法により、全面に膜厚が例えば１５０ｎｍのＳｉＮ膜
（シリコン窒化膜）２６が形成される。次に、ゲート絶
縁膜２０とエッチング選択比のとれる異方性エッチング
により、ＳｉＮ膜２６が除去され、ゲート電極２１ａの
側面にＳｉＮ膜側壁２６ａが形成される。

【００１５】次に、加速電圧を例えば６０ｋｅＶ、ドー
ズ量を例えば５×１０¹⁵ｃｍ^-2で、不純物として例えば
Ａｓが注入され、１０００℃のＮ₂雰囲気で３０秒の熱
処理により、シリコン基板１１内にdeep extension（以
下、ソース・ドレイン拡散領域と称す）２８が形成され
る。これとともに、ゲート電極２１ａがｎ⁺にドーピン
グされる。その後、ＮＨ₄Ｆにより、ゲート電極２１ａ
及びシリコン基板１１上のＳｉＯ₂膜２３が除去され
る。

【００１６】次に、図２６に示すように、全面に高融点
金属膜として膜厚が例えば３０／２０ｎｍの例えばＴｉ
／ＴｉＮ膜（チタン／チタンナイトライド膜）２９が形
成される。その後、７００℃のＮ₂雰囲気中で３０秒の
熱処理が行われ、硫酸・過酸化水素水の混合液中にてＳ
ｉと未反応のＴｉが除去される。この後、８００℃のＮ
₂雰囲気中で３０秒の熱処理が行われ、ゲート電極２１
ａ及びシリコン基板１１上に、低抵抗のＴｉシリサイド
膜２９ａが形成される。

【００１７】次に、図２７に示すように、ＬＰ−ＣＶＤ
法により、全面にＳｉＮ膜３０が形成される。次に、全
面に膜厚が例えば１００ｎｍのＢＰＳＧ膜（若しくは膜
厚が例えば９００ｎｍのＳｉＯ₂膜）３１が形成され
る。その後、ＣＭＰ法により、ＢＰＳＧ膜３１が平坦化
される。

【００１８】次に、図２８に示すように、写真蝕刻法に
より、ＢＰＳＧ膜３１上にパターニングされたレジスト
（図示せず）が形成され、ＳｉＮ膜３０とエッチング選
択比のとれる異方性エッチングにより、レジストをマス
クとしてＢＰＳＧ膜３１が除去される。その後、ＳｉＮ
膜３０が選択的に除去され、コンタクトの開口部３２が
形成される。その後、レジストが除去される。

【００１９】次に、図２９に示すように、スパッタリン
グにより、開口部３２の底部における膜厚が例えば１０
ｎｍの例えばＴｉ膜３３が全面に形成される。その後、
例えば６００℃のＮ₂雰囲気中で３０分の熱処理が行わ
れ、Ｔｉ膜３３上にＴｉＮ膜３４が形成される。この
後、ＣＶＤ法により、ＴｉＮ膜３４上に膜厚が例えば４
００ｎｍのＷ（タングステン）膜３５が形成される。そ
の後、ＣＭＰ法により、Ｗ膜３５、ＴｉＮ膜３４、Ｔｉ
膜３３が除去され、ＢＰＳＧ膜３２の表面が露出され
る。これにより、コンタクト３６が形成される。

【００２０】次に、図３０に示すように、全面に膜厚が
例えば５／６０ｎｍのＴｉ／ＴｉＮ膜３７が形成され、
このＴｉ／ＴｉＮ膜３７上に膜厚が例えば４００ｎｍの
ＡｌＣｕ膜３８が形成される。このＡｌＣｕ膜３８上に
膜厚が例えば５／６０ｎｍのＴｉ／ＴｉＮ膜３９が形成
され、写真蝕刻法により、Ｔｉ／ＴｉＮ膜３９上にパタ
ーニングされたレジスト（図示せず）が形成される。こ
のレジストをマスクとして、異方性エッチングにより、
Ｔｉ／ＴｉＮ膜３９、ＡｌＣｕ膜３８、Ｔｉ／ＴｉＮ膜
３７が除去され、Ａｌ配線４０が形成される。その後、
レジストが除去される。

【００２１】このようなＳＴＩ構造の半導体装置は、ソ
ース・ドレイン拡散領域２８と素子分離領域１７ａとが
接する接合のコーナー部４１に電界が集中することを防
止できる。このため、接合のコーナー部４１のブレーク
ダウンの耐圧を向上することができる。

【００２２】ところで、半導体素子の微細化技術の進歩
発展において、ＣＭＯＳデバイス構造の変更及び微細化
が行われている。このため、半導体素子の設計におい
て、その入出力回路は、信頼性等の製品検査でのハンド
リング時、及びシステム、回路基板へのアセンブリ時に
発生する静電気から製品の内部回路を守ることの重要性
がさらに増している。

【００２３】このため、いかなるプロセス技術で実現で
きるＬＳＩでも静電気の放電現象から、ＬＳＩが破壊す
ることを防御する必要がある。

【００２４】そこで、放電現象からＬＳＩを防御するた
めに、ＥＳＤ回路（Electrostaticdischarge protectiv
e devices）が用いられている。このＥＳＤ回路は、図
３１に示すように、拡散層の抵抗回路を用い、接合領域
のソフトブレークダウンにより内部の回路を保護してい
る。つまり、半導体基板内に形成される接合領域でソフ
トブレークダウンを生じさせることにより、瞬間的に発
生する電荷を放出し、素子を守るように設計されてい
る。これは、静電気による破壊現象において、発生する
電圧は高いものの放電する電流は微小であるということ
を利用したものである。

【００２５】この接合領域のソフトブレークダウンは、
ＣＭＯＳのＬＳＩにおけるゲート絶縁膜のソフトブレー
クダウンよりも小さい。このため、ゲート絶縁膜の物理
的な破壊が起こる前に、接合領域がソフトブレークダウ
ンを起こす。従って、この接合領域から静電気を放電さ
せることにより、ゲート絶縁膜が破壊することを守って
いた。

【００２６】

【発明が解決しようとする課題】しかしながら、近年の
素子の微細化は、配線を含めた性能の改善、低消費電力
化を目的とした低電源電圧化のために、より薄膜のゲー
ト絶縁膜を志向した高電流駆動ＭＯＳＦＥＴが要求され
ている。また、接合領域に対しては、性能面からより低
容量化が求められている。

【００２７】従って、これらの要求により、ゲート絶縁
膜の薄膜化が進んだ結果、現在では、接合領域のブレー
クダウン電圧がゲート絶縁膜のブレークダウン電圧より
も大きくなっている。このため、接合領域のソフトブレ
ークダウンが起こる前にゲート絶縁膜にブレークダウン
が生じ、ゲート絶縁膜が破壊する。

【００２８】このような問題を解決する方法の一つとし
て、接合の耐圧を大きく下げることも考えられる。しか
し、ＬＳＩの性能の観点から考えると、耐圧の低下は形
成される空乏層の幅が減少する。すなわち、接合容量が
増大して高速化が図れなくなる。

【００２９】また、ＳＴＩ構造の素子設計では、接合領
域のブレークダウンの耐圧を向上することができる一
方、接合領域のブレークダウンが起こりにくくなる。こ
のため、静電気による破壊に対する耐性が大きく劣化す
る。つまり、ＳＴＩ構造を用いて接合のコーナー部の電
界集中を抑制することが、静電気の放電現象の観点から
考えた場合、大きなデメリットになっている。

【００３０】本発明は上記課題を解決するためになされ
たものであり、その目的とするところは、接合耐圧を低
減し、静電気の放電現象により素子が破壊することを防
御することができる半導体装置及びその製造方法を提供
することにある。

【００３１】

【課題を解決するための手段】本発明は、前記目的を達
成するために以下に示す手段を用いている。

【００３２】本発明の半導体装置は、半導体基板内の素
子領域を分離する素子分離領域と、前記半導体基板の表
面に前記素子分離領域と少なくとも１箇所以上離間して
形成されたエクステンション領域と、前記エクステンシ
ョン領域よりも不純物濃度が高く、前記素子分離領域と
少なくとも１箇所以上離間し、前記エクステンション領
域を覆うように形成されたソース・ドレイン拡散領域と
を有する。

【００３３】また、本発明の半導体装置は、半導体基板
内の素子領域を分離する素子分離領域と、前記半導体基
板の表面に前記素子分離領域と少なくとも１箇所以上離
間して形成されたエクステンション領域と、前記エクス
テンション領域よりも不純物濃度が高く、少なくとも両
側面が前記エクステンション領域内に形成されたソース
・ドレイン拡散領域とを有する。

【００３４】前記エクステンション領域内に前記エクス
テンション領域と異なる導電型で形成された拡散領域と
を有する。

【００３５】前記素子分離領域はＳＴＩ構造である。

【００３６】前記エクステンション領域は、少なくとも
５つ以上のコーナー部を有している。また、前記ソース
・ドレイン拡散領域は、少なくとも５つ以上のコーナー
部を有している。

【００３７】前記素子分離領域の側面と前記素子領域と
の界面上に前記ソース・ドレイン拡散領域の側面の上端
部と接して形成された側壁とを有する。

【００３８】前記側壁と接し、前記エクステンション領
域及び前記ソース・ドレイン拡散領域上に形成された高
融点金属膜とを有する。

【００３９】本発明の半導体装置の製造方法は、半導体
基板上にゲート絶縁膜を形成する工程と、前記半導体基
板内に素子領域を分離する素子分離領域を形成する工程
と、前記素子分離領域の側面と前記素子領域との界面上
の前記ゲート絶縁膜上にパターニングされたレジストを
形成する工程と、前記レジストをマスクとして、前記素
子分離領域と少なくとも１箇所以上離間するエクステン
ション領域を形成する工程と、前記レジストを除去する
工程と、前記素子分離領域の側面と前記素子領域との界
面上の前記ゲート絶縁膜上に、前記エクステンション領
域の側面の上端部と離間して側壁を形成する工程と、前
記側壁をマスクとして、前記エクステンション領域より
も不純物濃度が高く、前記素子分離領域と離間し、前記
エクステンション領域を覆うようにソース・ドレイン拡
散領域を形成する工程とを含む。

【００４０】また、本発明の半導体装置の製造方法は、
半導体基板上にゲート絶縁膜を形成する工程と、前記半
導体基板内に素子領域を分離する素子分離領域を形成す
る工程と、前記素子分離領域の側面と前記素子領域との
界面上の前記ゲート絶縁膜上にパターニングされたレジ
ストを形成する工程と、前記レジストをマスクとして、
前記素子分離領域と少なくとも１箇所以上離間するエク
ステンション領域を形成する工程と、前記レジストを除
去する工程と、前記素子分離領域の側面と前記素子領域
との界面上の前記ゲート絶縁膜上に、前記エクステンシ
ョン領域の側面の上端部を覆うように側壁を形成する工
程と、前記側壁をマスクとして、前記エクステンション
領域よりも不純物濃度が高く、少なくとも両側面が前記
エクステンション領域内に位置するようにソース・ドレ
イン拡散領域を形成する工程とを含むことを特徴とする
半導体装置の製造方法。前記エクステンション領域を形
成する工程において、前記エクステンション領域内に前
記エクステンション領域と異なる導電型の拡散領域を形
成する工程とを含む。

【００４１】前記素子分離領域はＳＴＩ構造である。

【００４２】前記側壁をマスクとして、前記エクステン
ション領域及び前記ソース・ドレイン拡散領域上に高融
点金属膜を形成する工程とを含む。

【００４３】

【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。

【００４４】［第１の実施例］本発明の第１の実施例に
係るＳＴＩ構造の半導体装置の製造方法について説明す
る。

【００４５】まず、図１に示すように、熱酸化により、
ｐ型のシリコン基板１１上に膜厚が例えば１０ｎｍの熱
酸化膜１２が形成され、この熱酸化膜１２上に、ＬＰ−
ＣＶＤ法により、膜厚が例えば２００ｎｍの多結晶シリ
コン膜１３が形成される。この多結晶シリコン膜１３上
に、ＬＰ−ＣＶＤ法により、膜厚が例えば２００ｎｍの
ＳｉＯ₂膜１４が形成される。次に、写真蝕刻法によ
り、素子領域上のＳｉＯ₂膜１４上にパターニングされ
たレジスト１５が形成される。

【００４６】次に、図２に示すように、多結晶シリコン
膜１３に対し選択比をもつ異方性ドライエッチングによ
り、レジスト１５をマスクとしてＳｉＯ₂膜１４が除去
される。その後、レジスト１５が除去される。

【００４７】次に、熱酸化膜１２に対して選択比が十分
に取れる異方性ドライエッチングにより、パターニング
されたＳｉＯ₂膜１４をマスクとして、多結晶シリコン
膜１３が除去される。さらに、パターニングされたＳｉ
Ｏ₂膜１４をマスクとして、熱酸化膜１２が除去され
る。

【００４８】次に、図３に示すように、ＳｉＯ₂膜１４
に対して選択比が十分に取れる異方性ドライエッチング
により、シリコン基板１１が除去され、深さが例えば
０．５μｍの溝部１６が形成される。次に、ＬＰ−ＣＶ
Ｄ法により、全面に膜厚が例えば１．５μｍのＳｉＯ₂
膜１７が形成される。

【００４９】次に、図４に示すように、多結晶シリコン
膜１３に対して選択比の取れるＣＭＰ法により、ＳｉＯ
₂膜１７が平坦化される。次に、ＮＨ₄Ｆ又はドライエッ
チングにより、ＳｉＯ₂膜１４及び１７が除去され、多
結晶シリコン膜１３の表面が露出される。これにより、
ＳＴＩ構造の素子分離領域１７ａが形成される。

【００５０】次に、図５に示すように、熱酸化膜１２と
選択比が取れる等方性ドライエッチングにより、多結晶
シリコン１３が除去され、熱酸化膜１２の表面が露出さ
れる。その後、素子分離領域１７ａのＳｉＯ₂膜１７の
膜応力を低減するために、例えば１０００℃の熱処理が
行われる。

【００５１】次に、ＮＨ₄Ｆにより、シリコン基板１１
上の熱酸化膜１２が除去され、例えば８００℃の熱酸化
により、再度シリコン基板１１上にＳｉＯ₂膜１８が形
成される。次に、加速電圧を例えば２００ｋｅＶ、ドー
ズ量を例えば８×１０¹²ｃｍ ^-2で、不純物として例えば
Ｂが注入される。さらに、ｎＭＯＳＦＥＴのしきい値を
制御するため、加速電圧を例えば５０ｋｅＶ、ドーズ量
を例えば１×１０¹³ｃｍ^-2で、不純物として例えばＢが
注入される。その後、１０００℃、３０秒の熱処理によ
り、導入した不純物（Ｂ）の活性化が行われ、シリコン
基板１１内にｐｗｅｌｌ領域１９が形成される。

【００５２】次に、図６に示すように、シリコン基板１
１の表面のＳｉＯ₂膜１８が除去され、７５０℃の熱酸
化により、再度シリコン基板１１上に膜厚が例えば６ｎ
ｍのゲート絶縁膜２０が形成される。

【００５３】次に、ＬＰ−ＣＶＤ法により、全面に膜厚
が例えば３００ｎｍの多結晶シリコン膜２１が形成され
る。次に、写真蝕刻法により、多結晶シリコン膜２１上
にパターンニングされたレジスト２２が形成される。そ
の後、ゲート絶縁膜２０と選択比の十分に取れる異方性
ドライエッチングにより、レジスト２２をマスクとして
多結晶シリコン膜２１が除去され、ゲート電極２１ａが
形成される。その後、レジスト２２が除去される。

【００５４】次に、図７に示すように、８００℃の熱酸
化により、全面に膜厚が例えば５ｎｍのＳｉＯ₂膜２３
が形成される。このＳｉＯ₂膜２３上にパターニングさ
れたレジスト２４が形成される。この際、レジスト２４
は、素子分離領域１７ａの側面と素子領域（シリコン基
板１１）との少なくとも１箇所以上の界面上に形成され
る。

【００５５】次に、レジスト２４をマスクとして、加速
電圧を例えば３５ｋｅＶ、ドーズ量を例えば２×１０¹⁴
ｃｍ^-2で、不純物として例えばＡｓが注入され、１００
０℃のＮ₂雰囲気で３０秒の熱処理により、シリコン基
板１１の表面にshallow extension（以下、エクステン
ション領域と称す）２５ａ、２５ｂが形成される。この
際、レジスト２４をマスクとして形成したエクステンシ
ョン領域２５ｂは、素子分離領域１７ａと少なくとも１
箇所以上離間して形成される。その後、レジスト２４が
除去される。

【００５６】次に、図８に示すように、ＬＰ−ＣＶＤ法
により、全面に膜厚が例えば１５０ｎｍのＳｉＮ膜２６
が形成される。このＳｉＮ膜２６上にパターニングされ
たレジスト２７が形成される。この際、レジスト２７
は、エクステンション領域２５ｂの端部２５ｃから離間
して形成される。

【００５７】次に、図９に示すように、ゲート絶縁膜２
０とエッチング選択比のとれる異方性エッチングによ
り、レジスト２７をマスクとしてＳｉＮ膜２６が除去さ
れ、ＳｉＮ膜側壁２６ａ及び２６ｂが形成される。ここ
で、ＳｉＮ膜側壁２６ａはゲート電極２１ａの側面に形
成され、ＳｉＮ膜側壁２６ｂは、素子分離領域１７ａの
側面と素子領域（シリコン基板１１）との界面上に形成
される。

【００５８】次に、加速電圧を例えば６０ｋｅＶ、ドー
ズ量を例えば５×１０¹⁵ｃｍ^-2で、不純物として例えば
Ａｓが注入され、１０００℃のＮ₂雰囲気で３０秒の熱
処理により、シリコン基板１１内にdeep extension（以
下、ソース・ドレイン拡散領域と称す）２８ａ、２８ｂ
が形成される。ここで、ソース・ドレイン拡散領域２８
ｂは、エクステンション領域２５ｂを覆うように形成さ
れる。また、素子分離領域１７ａと少なくとも１箇所以
上離間してエクステンション領域２５ｂ及びソース・ド
レイン拡散領域２８ｂが形成されるため、拡散領域の接
合のコーナー部４１が形成される。また、これととも
に、ゲート電極２１ａがｎ⁺にドーピングされる。その
後、ＮＨ₄Ｆにより、ゲート電極２１ａ及びシリコン基
板１１上のＳｉＯ₂膜２３が除去される。

【００５９】次に、図１０に示すように、全面に高融点
金属膜として膜厚が例えば３０／２０ｎｍの例えばＴｉ
／ＴｉＮ膜２９が形成される。その後、７００℃のＮ₂
雰囲気中で３０秒の熱処理が行われ、硫酸・過酸化水素
水の混合液中にてＳｉと未反応のＴｉが除去される。こ
の後、８００℃のＮ₂雰囲気中で３０秒の熱処理が行わ
れ、ゲート電極２１ａ及びシリコン基板１１上に、低抵
抗のＴｉシリサイド膜２９ａ、２９ｂが形成される。こ
の際、ＳｉＮ側壁２６ｂによりＴｉシリサイド膜２９ｂ
は素子分離領域１７ａと離間して形成される。

【００６０】次に、図１１に示すように、ＬＰ−ＣＶＤ
法により、全面にＳｉＮ膜３０が形成される。次に、全
面に膜厚が例えば１００ｎｍのＢＰＳＧ膜（若しくは膜
厚が例えば９００ｎｍのＳｉＯ₂膜）３１が形成され
る。その後、ＣＭＰ法により、ＢＰＳＧ膜３１が平坦化
される。

【００６１】次に、図１２に示すように、写真蝕刻法に
より、ＢＰＳＧ膜３１上にパターニングされたレジスト
（図示せず）が形成され、ＳｉＮ膜３０とエッチング選
択比のとれる異方性エッチングにより、レジストをマス
クとしてＢＰＳＧ膜３１が除去される。その後、ＳｉＮ
膜３０が選択的に除去され、コンタクトの開口部３２が
形成される。その後、レジストが除去される。

【００６２】次に、図１３に示すように、スパッタリン
グにより、開口部３２の底部における膜厚が例えば１０
ｎｍの例えばＴｉ膜３３が全面に形成される。その後、
例えば６００℃のＮ₂雰囲気中で３０分の熱処理が行わ
れ、Ｔｉ膜３３上にＴｉＮ膜３４が形成される。この
後、ＣＶＤ法により、ＴｉＮ膜３４上に膜厚が例えば４
００ｎｍのＷ膜３５が形成される。その後、ＣＭＰ法に
より、Ｗ膜３５、ＴｉＮ膜３４、Ｔｉ膜３３が除去さ
れ、ＢＰＳＧ膜３２の表面が露出される。これにより、
コンタクト３６が形成される。

【００６３】次に、図１４に示すように、全面に膜厚が
例えば５／６０ｎｍのＴｉ／ＴｉＮ膜３７が形成され、
このＴｉ／ＴｉＮ膜３７上に膜厚が例えば４００ｎｍの
ＡｌＣｕ膜３８が形成される。このＡｌＣｕ膜３８上に
膜厚が例えば５／６０ｎｍのＴｉ／ＴｉＮ膜３９が形成
され、写真蝕刻法により、Ｔｉ／ＴｉＮ膜３９上にパタ
ーニングされたレジスト（図示せず）が形成される。こ
のレジストをマスクとして、異方性エッチングにより、
Ｔｉ／ＴｉＮ膜３９、ＡｌＣｕ膜３８、Ｔｉ／ＴｉＮ膜
３７が除去され、Ａｌ配線４０が形成される。その後、
レジストが除去される。

【００６４】上記第１の実施例によれば、素子分離領域
１７ａと離間してソース・ドレイン拡散領域２８ｂ及び
エクステンション領域２５ｂを形成することにより、拡
散領域のコーナー部４１が形成されている。これによ
り、半導体装置に静電気、高電界が瞬間的にかかったと
き、コーナー部４１に電界が集中にする。このため、こ
のコーナー部４１を介してソフトブレークダウンが生
じ、放電することができる。つまり、コーナー部４１を
設けることにより、接合耐圧が低減され、静電気の放電
現象をより低電圧状態から発生させることができる。従
って、静電気の放電現象によって素子が破壊することを
防御することができ、優れたＥＳＤ回路を提供できる。

【００６５】また、拡散領域の少なくとも１箇所にコー
ナー部４１が形成されていれば、放電させる領域が確保
できる。従って、従来通り、素子分離領域１７ａをＳＴ
Ｉ構造とすることができるため、素子の微細化を図りつ
つ、優れたＥＳＤ回路を提供できる。

【００６６】また、ソース・ドレイン拡散領域２８ｂを
形成する際にマスクとしたＳｉＮ側壁２６ｂをサリサイ
ド工程でも用いることにより、Ｔｉシリサイド膜２９ｂ
を素子分離領域１７ａと離間して形成することができ
る。

【００６７】また、異なる導電型の不純物で半導体基板
内にＥＳＤ回路の拡散層領域１９、２５ｂ、２８ｂが形
成されている。このように、複数の不純物を導入するこ
とにより、形成される空乏層が減少しブレークダウンの
耐圧が低下する。従って、静電気の放電現象によって素
子が破壊することを防御することができ、優れたＥＳＤ
回路を提供できる。

【００６８】［第２の実施例］本発明の第２の実施例
は、ソース・ドレイン拡散領域の構造のみが第１の実施
例と異なる。従って、第２の実施例において、第１の実
施例と同様の製造工程は省略し、異なる工程のみ説明す
る。

【００６９】まず、図１乃至図７に示すように、第１の
実施例と同様に、シリコン基板１１内に素子分離領域１
７ａと少なくとも１箇所以上離間するエクステンション
領域２５ｂが形成され、レジスト２４が除去される。

【００７０】次に、図１５（ａ）に示すように、ＬＰ−
ＣＶＤ法により、全面に膜厚が例えば１５０ｎｍのＳｉ
Ｎ膜２６が形成される。このＳｉＮ膜２６上にパターニ
ングされたレジスト２７が形成される。この際、レジス
ト２７は、エクステンション領域２５ｂの端部２５ｃを
覆うように形成される。

【００７１】次に、図１５（ｂ）に示すように、ゲート
絶縁膜２０とエッチング選択比のとれる異方性エッチン
グにより、レジスト２７をマスクとしてＳｉＮ膜２６が
除去され、ゲート電極２１ａの側面及び素子分離領域１
７ａと素子領域（シリコン基板１１）との界面上にＳｉ
Ｎ膜側壁２６ａ及び２６ｂが形成される。

【００７２】次に、加速電圧を例えば６０ｋｅＶ、ドー
ズ量を例えば５×１０¹⁵ｃｍ^-2で、不純物として例えば
Ａｓが注入され、１０００℃のＮ₂雰囲気で３０秒の熱
処理により、シリコン基板１１内にdeep extension（以
下、ソース・ドレイン拡散領域と称す）２８ａ、２８ｂ
が形成される。ここで、ソース・ドレイン拡散領域２８
ｂは、少なくとも両側面がエクステンション領域２５ｂ
内に形成される。また、素子分離領域１７ａと離間して
エクステンション領域２５ｂ及びソース・ドレイン拡散
領域２８ｂが形成されるため、拡散領域のコーナー部４
１が形成される。また、これとともに、ゲート電極２１
ａがｎ⁺にドーピングされる。その後、ＮＨ₄Ｆにより、
ゲート電極２１ａ及びシリコン基板１１上のＳｉＯ₂膜
２３が除去される。

【００７３】その後、図１０乃至図１４に示すように、
第１の実施例と同様に、配線４０等が形成される。

【００７４】上記本発明の第２の実施例によれば、第１
の実施例と同様に効果を得ることができる。さらに、エ
クステンション領域２５ｂの不純物プロファイルはソー
ス・ドレイン拡散領域２８ｂに比べシャローで急峻に形
成できる。このため、コーナー部４１の接合耐圧をさら
に低下させ良好なＥＳＤ回路実現できる。

【００７５】［第３の実施例］本発明の第３の実施例
は、ソース・ドレイン拡散領域の構造のみが第１の実施
例と異なる。従って、第３の実施例において、第１の実
施例と同様の製造工程は省略し、異なる工程のみ説明す
る。

【００７６】まず、図１乃至図６に示すように、第１の
実施例と同様に、シリコン基板１１上にゲート電極２１
ａが形成され、レジスト２２が除去される。

【００７７】次に、図１６に示すように、８００℃の熱
酸化により、全面に膜厚が例えば５ｎｍのＳｉＯ₂膜２
３が形成される。このＳｉＯ₂膜２３上にパターニング
されたレジスト２４が形成される。この際、レジスト２
４は、素子分離領域１７ａの側面と素子領域（シリコン
基板１１）との少なくとも１つ以上の界面上に形成され
る。

【００７８】次に、レジスト２４をマスクとして、加速
電圧を例えば３５ｋｅＶ、ドーズ量を例えば２×１０¹⁴
ｃｍ^-2で、不純物として例えばＡｓが注入され、１００
０℃のＮ₂雰囲気で３０秒の熱処理により、シリコン基
板１１の表面にshallow extension（以下、エクステン
ション領域と称す）２５ａ、２５ｂが形成される。これ
と同時に、不純物として例えばＢが注入され、熱処理を
行うことにより、エクステンション領域２５ａ、２５ｂ
内に拡散領域４２ａ、４２ｂが形成される。この際、レ
ジスト２４をマスクとして形成したエクステンション領
域２５ｂ及び拡散領域４２ｂは、素子分離領域１７ａと
少なくとも１箇所以上離間して形成される。その後、レ
ジスト２４が除去される。

【００７９】その後は、図８乃至図１４に示すように、
第１の実施例と同様に、ソース・ドレイン拡散領域２８
ａ、２８ｂ、配線４０等が形成される。

【００８０】尚、第３の実施例におけるソース・ドレイ
ン拡散領域２８ａ、２８ｂは、エクステンション領域２
５ｂを覆うように形成されることに限定されず、第２の
実施例のように、エクステンション領域２５ｂ内に形成
されてもよい。また、ソース・ドレイン拡散領域２８ｂ
にコーナー部を設けてもよい。

【００８１】上記本発明の第３の実施例によれば、第１
の実施例と同様に効果を得ることができる。さらに、エ
クステンション領域２５ｂにエクステンション領域２５
ｂと異なる導電型の拡散領域４２が形成されている。従
って、短チャネル効果を抑制するとともに、コーナー部
の増加により接合領域の耐圧を低減し、さらに優れたＥ
ＳＤ回路を提供できる。

【００８２】［第４の実施例］本発明の第４の実施例
は、ソース・ドレイン拡散領域の構造のみが第１の実施
例と異なる。従って、第４の実施例において、第１の実
施例と同様の製造工程は省略し、異なる工程のみ説明す
る。

【００８３】まず、図１乃至図７に示すように、第１の
実施例と同様に、シリコン基板１１内に素子分離領域１
７ａと少なくとも１箇所以上離間するエクステンション
領域２５ｂが形成される。

【００８４】ここで、図１７に、エクステンション領域
２５ｂの平面図を示す。図１７に示すように、エクステ
ンション領域２５ｂは、少なくとも５つ以上のコーナー
部２５ｄを有する拡散領域となっている。また、鋭角
（９０°以下）のコーナー部２５ｅを有してもよい。

【００８５】その後は、図８乃至図１４に示すように、
第１の実施例と同様に、配線４０等が形成される。

【００８６】上記本発明の第４の実施例によれば、第１
の実施例と同様に効果を得ることができる。さらに、エ
クステンション領域２５ｂにコーナー部２５ｄ、２５ｅ
を設けている。このため、コーナー部を増やすことがで
きるため、接合領域の耐圧をさらに低減できる。従っ
て、接合のブレークダウン電圧を低くなるため、さらに
優れたＥＳＤ回路を提供できる。特に、エクステンショ
ン領域２５ｂに鋭角のコーナー部２５ｅを設けることに
より、電界集中の効果を高めることができ、より優れた
ＥＳＤ回路を提供できる。

【００８７】その他、本発明は、その要旨を逸脱しない
範囲で、種々変形して実施することが可能である。

【００８８】

【発明の効果】以上説明したように本発明によれば、接
合耐圧を低減し、静電気の放電現象により素子が破壊す
ることを防御することができる半導体装置及びその製造
方法を提供できる。

【図面の簡単な説明】

【図１】本発明に係わる半導体装置の製造工程を示す断
面図。

【図２】図１に続く、本発明に係わる半導体装置の製造
工程を示す断面図。

【図３】図２に続く、本発明に係わる半導体装置の製造
工程を示す断面図。

【図４】図３に続く、本発明に係わる半導体装置の製造
工程を示す断面図。

【図５】図４に続く、本発明に係わる半導体装置の製造
工程を示す断面図。

【図６】図５に続く、本発明に係わる半導体装置の製造
工程を示す断面図。

【図７】図６に続く、本発明に係わる半導体装置の製造
工程を示す断面図。

【図８】図７に続く、本発明の第１の実施例に係わる半
導体装置の製造工程を示す断面図。

【図９】図８に続く、本発明の第１の実施例に係わる半
導体装置の製造工程を示す断面図。

【図１０】図９に続く、本発明に係わる半導体装置の製
造工程を示す断面図。

【図１１】図１０に続く、本発明に係わる半導体装置の
製造工程を示す断面図。

【図１２】図１１に続く、本発明に係わる半導体装置の
製造工程を示す断面図。

【図１３】図１２に続く、本発明に係わる半導体装置の
製造工程を示す断面図。

【図１４】図１３に続く、本発明に係わる半導体装置の
製造工程を示す断面図。

【図１５】図７に続く、本発明の第２の実施例に係わる
半導体装置の製造工程を示す断面図。

【図１６】図６に続く、本発明の第３の実施例に係わる
半導体装置の製造工程を示す断面図。

【図１７】図７に続く、本発明の第４の実施例に係わる
半導体装置の製造工程を示す断面図。

【図１８】従来技術による半導体装置の製造工程を示す
断面図。

【図１９】図１８に続く、従来技術による半導体装置の
製造工程を示す断面図。

【図２０】図１９に続く、従来技術による半導体装置の
製造工程を示す断面図。

【図２１】図２０に続く、従来技術による半導体装置の
製造工程を示す断面図。

【図２２】図２１に続く、従来技術による半導体装置の
製造工程を示す断面図。

【図２３】図２２に続く、従来技術による半導体装置の
製造工程を示す断面図。

【図２４】図２３に続く、従来技術による半導体装置の
製造工程を示す断面図。

【図２５】図２４に続く、従来技術による半導体装置の
製造工程を示す断面図。

【図２６】図２５に続く、従来技術による半導体装置の
製造工程を示す断面図。

【図２７】図２６に続く、従来技術による半導体装置の
製造工程を示す断面図。

【図２８】図２７に続く、従来技術による半導体装置の
製造工程を示す断面図。

【図２９】図２８に続く、従来技術による半導体装置の
製造工程を示す断面図。

【図３０】図２９に続く、従来技術による半導体装置の
製造工程を示す断面図。

【図３１】ＥＳＤ回路を示す図。

【符号の説明】

１１…シリコン基板、 １２…熱酸化膜、 １３、２１…多結晶シリコン膜、 １４、１７、１８、２３…ＳｉＯ₂膜、 １５、２２、２４…レジスト、 １６…溝部、 １７ａ…素子分離領域、 １９…ｐｗｅｌｌ領域、 ２０…ゲート絶縁膜、 ２１ａ…ゲート電極、 ２５ａ、２５ｂ…エクステンション領域、 ２５ｃ…エクステンション領域の端部、 ２５ｄ…コーナー部、 ２５ｅ…鋭角のコーナー部、 ２６、３０…ＳｉＮ膜、 ２７ａ、２７ｂ…ＳｉＮ膜側壁、 ２８ａ、２８ｂ…ソース・ドレイン拡散領域、 ２９、３７、３９…Ｔｉ／ＴｉＮ膜、 ２９ａ…Ｔｉシリサイド膜、 ３１…層間絶縁膜、 ３２…コンタクトの開口部、 ３３…Ｔｉ膜、 ３４…ＴｉＮ膜、 ３５…Ｗ膜、 ３６…コンタクト、 ３８…ＡｌＣｕ膜、 ４０…配線、 ４１…接合のコーナー部、 ４２ａ、４２ｂ…拡散領域。

Claims (13)

【特許請求の範囲】
1. 【請求項１】 半導体基板内の素子領域を分離する素子
   分離領域と、 前記半導体基板の表面に前記素子分離領域と少なくとも
   １箇所以上離間して形成されたエクステンション領域
   と、 前記エクステンション領域よりも不純物濃度が高く、前
   記素子分離領域と少なくとも１箇所以上離間し、前記エ
   クステンション領域を覆うように形成されたソース・ド
   レイン拡散領域とを有することを特徴とする半導体装
   置。
2. 【請求項２】 半導体基板内の素子領域を分離する素子
   分離領域と、 前記半導体基板の表面に前記素子分離領域と少なくとも
   １箇所以上離間して形成されたエクステンション領域
   と、 前記エクステンション領域よりも不純物濃度が高く、少
   なくとも両側面が前記エクステンション領域内に形成さ
   れたソース・ドレイン拡散領域とを有することを特徴と
   する半導体装置。
3. 【請求項３】 前記エクステンション領域内に前記エク
   ステンション領域と異なる導電型で形成された拡散領域
   とを有することを特徴とする請求項１又は２記載の半導
   体装置。
4. 【請求項４】 前記素子分離領域はＳＴＩ構造であるこ
   とを特徴とする請求項１又は２記載の半導体装置。
5. 【請求項５】 前記エクステンション領域は、少なくと
   も５つ以上のコーナー部を有していることを特徴とする
   請求項１又は２記載の半導体装置。
6. 【請求項６】 前記ソース・ドレイン拡散領域は、少な
   くとも５つ以上のコーナー部を有していることを特徴と
   する請求項１又は２記載の半導体装置。
7. 【請求項７】 前記素子分離領域の側面と前記素子領域
   との界面上に前記ソース・ドレイン拡散領域の側面の上
   端部と接して形成された側壁とを有することを特徴とす
   る請求項１又は２記載の半導体装置。
8. 【請求項８】 前記側壁と接し、前記エクステンション
   領域及び前記ソース・ドレイン拡散領域上に形成された
   高融点金属膜とを有することを特徴とする請求項７記載
   の半導体装置。
9. 【請求項９】 半導体基板上にゲート絶縁膜を形成する
   工程と、 前記半導体基板内に素子領域を分離する素子分離領域を
   形成する工程と、 前記素子分離領域の側面と前記素子領域との界面上の前
   記ゲート絶縁膜上にパターニングされたレジストを形成
   する工程と、 前記レジストをマスクとして、前記素子分離領域と少な
   くとも１箇所以上離間するエクステンション領域を形成
   する工程と、 前記レジストを除去する工程と、 前記素子分離領域の側面と前記素子領域との界面上の前
   記ゲート絶縁膜上に、前記エクステンション領域の側面
   の上端部と離間して側壁を形成する工程と、 前記側壁をマスクとして、前記エクステンション領域よ
   りも不純物濃度が高く、前記素子分離領域と離間し、前
   記エクステンション領域を覆うようにソース・ドレイン
   拡散領域を形成する工程とを含むことを特徴とする半導
   体装置の製造方法。
10. 【請求項１０】 半導体基板上にゲート絶縁膜を形成す
    る工程と、 前記半導体基板内に素子領域を分離する素子分離領域を
    形成する工程と、 前記素子分離領域の側面と前記素子領域との界面上の前
    記ゲート絶縁膜上にパターニングされたレジストを形成
    する工程と、 前記レジストをマスクとして、前記素子分離領域と少な
    くとも１箇所以上離間するエクステンション領域を形成
    する工程と、 前記レジストを除去する工程と、 前記素子分離領域の側面と前記素子領域との界面上の前
    記ゲート絶縁膜上に、前記エクステンション領域の側面
    の上端部を覆うように側壁を形成する工程と、 前記側壁をマスクとして、前記エクステンション領域よ
    りも不純物濃度が高く、少なくとも両側面が前記エクス
    テンション領域内に位置するようにソース・ドレイン拡
    散領域を形成する工程とを含むことを特徴とする半導体
    装置の製造方法。
11. 【請求項１１】 前記エクステンション領域を形成する
    工程において、前記エクステンション領域内に前記エク
    ステンション領域と異なる導電型の拡散領域を形成する
    工程とを含むことを特徴とする請求項９又は１０記載の
    半導体装置の製造方法。
12. 【請求項１２】 前記素子分離領域はＳＴＩ構造である
    ことを特徴とする請求項９又は１０記載の半導体装置の
    製造方法。
13. 【請求項１３】 前記側壁をマスクとして、前記エクス
    テンション領域及び前記ソース・ドレイン拡散領域上に
    高融点金属膜を形成する工程とを含むことを特徴とする
    請求項９又は１０記載の半導体装置の製造方法。