JP2001094083A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2001094083A JP2001094083A JP27234599A JP27234599A JP2001094083A JP 2001094083 A JP2001094083 A JP 2001094083A JP 27234599 A JP27234599 A JP 27234599A JP 27234599 A JP27234599 A JP 27234599A JP 2001094083 A JP2001094083 A JP 2001094083A
- Authority
- JP
- Japan
- Prior art keywords
- region
- body contact
- type
- withstand voltage
- mosfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Thin Film Transistor (AREA)
Abstract
量やESD耐量などの耐量の向上が可能な半導体装置を
提供する。 【解決手段】平面形状において、n++形ドレイン領域4
が略くし形の形状に形成され、n形半導体層3、p+形
ウェル領域5、n++形ソース領域6、p++形ベースコン
タクト領域7がn++形ドレイン領域4を囲むように形成
されている。ボディコンタクト領域12を、p+形ウェ
ル領域5が平面形状においてn++形ドレイン領域4側へ
凸となる形で湾曲した部分にのみ選択的に形成してあ
る。ボディコンタクト領域12とn形半導体層3とでp
n接合が形成されたダイオード構造を構成するボディコ
ンタクトダイオード領域13と、MOSFET構造が構
成されたMOSFET領域14とを有する。ボディコン
タクトダイオード領域13の耐圧をMOSFET領域1
4の耐圧よりも小さく設定してある。
Description
し、特にSOI構造を利用した半導体装置に関するもの
である。
ッチ要素として半導体スイッチのニーズが高まってい
る。このような半導体スイッチとしては、アナログスイ
ッチや半導体リレーなどが知られている。半導体リレー
は、発光ダイオードのような発光素子と、フォトダイオ
ードのような受光素子と、受光素子の出力によりオンオ
フされる半導体スイッチ素子(出力接点用の半導体スイ
ッチ素子)とをパッケージに内蔵したものである。高周
波の信号のオン・オフに用いる半導体スイッチでは、オ
ン時における抵抗が小さく且つ電流−電圧特性が線形
(つまりオフセットがない)であり、オフ時における出
力容量が小さく高周波遮断特性が良いことが要求され
る。また、この類の半導体スイッチにおいてはある程度
の高耐圧が要求され、オン・オフの切り換えの瞬間に生
じるスパイク電圧などに対する耐量も必要である。
いられる半導体スイッチ素子としては、SOI構造を利
用した横型二重拡散型MOSFET(Lateral Double
Diffused MOSFET:以下、SOI−LDMOSFET
と称す)がある。
3に示す構造を有している。このSOI−LDMOSF
ETは、図23に示すように、単結晶シリコンよりなる
半導体基板1の一主面上にシリコン酸化膜よりなる絶縁
層2を介してn形シリコン層よりなるn形半導体層3が
形成されたSOI構造を有している。
SOIウェハ)の形成方法としては、単結晶シリコン中
に酸素イオンを注入して内部に絶縁層を形成するSIM
OX(Separation Implanted Oxygen)法、2枚の単
結晶シリコン基板の一方若しくは両方に熱酸化膜を形成
しそれらを貼り合わせる貼り合わせSOI法、半導体基
板上に形成した絶縁層上に単結晶シリコンを成長させる
SOI成長法、陽極酸化によってシリコンを部分的に多
孔質化し酸化することによって形成する方法などが知ら
れている。SOI成長法での単結晶シリコンは、気相、
液相、固相のいずれかで成長させる。
半導体層3内に、p+形ウェル領域5とn++形ドレイン
領域4とが離間して形成され、n++形ソース領域6がp
+形ウェル領域5内の表面側に形成されている。ここ
に、p+形ウェル領域5は、n形半導体層3の表面から
絶縁層2に達する深さまで形成され、且つ、所定の耐圧
を保持できるようにn++形ドレイン領域4から所定距離
(ドリフト距離)だけ離間して形成されている。また、
n++形ドレイン領域4はn形半導体層3の表面側に形成
されている。
領域6とn++形ドレイン領域4との間に位置する部位の
上には、ゲート絶縁膜8を介してポリシリコンなどから
なる絶縁ゲート型のゲート電極9が形成されている。ま
た、n++形ドレイン領域4上にはドレイン電極10が形
成され、p+形ウェル領域5とn++形ソース領域6とに
跨る形でソース電極11が形成されている。ここに、ソ
ース電極11とp+形ウェル領域5とは、p+形ウェル領
域5内に設けられたp++形ベースコンタクト領域7を介
して電気的に接続されている。ところで、上述のSOI
−LDMOSFETは、n++形ソース領域6の平面形状
がn++形ドレイン領域4を囲むドーナツ状に形成してあ
るが、後述のバイポーラアクションの発生を防止して故
障の誘発を防止する(つまり、破壊耐量を向上させる)
目的で、n++形ソース領域6を平面形状の周方向におい
て一定間隔で分断し且つp+形ウェル領域5のうちソー
ス電極11に接続された部分とゲート電極9直下の部分
とが電気的に接続されるように形成されたp+形半導体
領域よりなるボディコンタクト領域12を有している。
作について説明するが、まず、ボディコンタクト領域1
2が設けられていない場合の動作を説明する。
ゲート電極9とソース電極11との間にゲート電極9が
高電位になるように電圧を印加することによって、p+
形ウェル領域5におけるゲート絶縁膜8直下が強反転状
態となってチャネルが形成され、チャネルを通してn++
形ドレイン領域4とn++形ソース領域6との間に電流
(電子電流)が流れオン状態となる。このときは、電流
通路にpn接合が介在しないので、電流−電圧特性は微
小電流領域で線形になる(つまりオフセットがない)。
オフの状態において、図24に示すようにドレイン電極
10とソース電極11との間に、ドレイン電極10が高
電位となるドレイン電圧VDが印加されている場合、p+
形ウェル領域5とn形半導体層3とのpn接合に空乏層
が形成される。そして、ドレイン電圧VDが耐圧を越え
ると、電界が最も大きくなるp+形ウェル領域5とn形
半導体層3とのpn接合近傍で、なだれ増倍的に電子・
正孔対が生成される(ブレークダウンが起こる)。こう
して生成されたキャリアはポテンシャルの勾配に従って
移動する。すなわち、正孔hはp+形ウェル領域5を通
ってソース電極11へ移動し、電子eはn形半導体層
3、n++形ドレイン領域4を通ってドレイン電極10へ
移動する。ここにおいて、上述の正孔hはp+形ウェル
領域5におけるn++形ソース領域6直下を通過してソー
ス電極11へ移動する。
いて出力容量を小さくするにはn形半導体層3の厚さを
薄くすればよいが、n形半導体層3の厚みが薄くなる
と、n ++形ソース領域6と絶縁層2との間の距離が小さ
くなるので、n++形ソース領域6と絶縁層2との間にお
けるp+形ウェル領域5の断面積が小さくなって、p+形
ウェル領域5の抵抗R(図24参照)の抵抗値が大きく
なり、p+形ウェル領域5の抵抗Rでの電圧降下が大き
くなる。
は、n形半導体層3、p+形ウェル領域5、n++形ソー
ス領域6をそれぞれコレクタ、ベース、エミッタとする
寄生npnバイポーラトランジスタTrが形成されてい
るので、上述の抵抗Rでの電圧降下が増大することによ
って、寄生npnバイポーラトランジスタTrのベース
・エミッタ間が順バイアスされ、やがてこの寄生npn
バイポーラトランジスタTrがオンする。このような寄
生npnバイポーラトランジスタTrが動作される現象
(バイポーラアクション、寄生バイポーラ効果などと呼
ばれている)はSOI−LDMOSFETのチップ面内
において一部の領域で発生するので、当該一部領域の温
度が上昇し(いわゆるホットスポットが生じ)、電子・
正孔対の生成が加速されて流れる電流が大きくなり、さ
らにこの一部領域の温度が上昇するという正帰還がかか
るようになり、ついには電流の集中によって故障を誘発
する。なお、バイポーラアクションは、オフ時の電界が
最も高くなるp+形ウェル領域5の平面形状が湾曲して
いるコーナ部分で最も発生しやすいことが実験により分
かっている。
2が設けられていない場合の動作説明であったが、上記
SOI−LDMOSFETでは、バイポーラアクション
の発生を防止して故障の誘発を防止する(つまり、破壊
耐量を向上させる)目的で、上記ボディコンタクト領域
12を一定間隔で設けることにより、p+形ウェル領域
5のうちソース電極11に接続された部分とゲート電極
9直下の部分との間の抵抗を小さくしてある。このボデ
ィコンタクト領域12を備えた上記SOI−LDMOS
FETでは、p+形ウェル領域5とn形半導体層3との
pn接合近傍で生成された(発生した)電子・正孔対の
正孔hをボディコンタクト領域12を通してソース電極
11側に引き抜くことができる(図25中の実線で示す
矢印はボディコンタクト領域12を通る正孔hの経路を
示し、同図中の破線で示す矢印はp+形ウェル領域5に
おけるn++形ソース領域6直下を通る正孔hの経路を示
す)ので、バイポーラアクションが発生しにくく、アバ
ランシェ耐量やESD耐量などの耐量が向上する。な
お、上記ボディコンタクト領域12が形成されたSOI
−LDMOSFETでは、図26中に矢印が示された領
域にチャネルが形成される。
状はSOI−LDMOSFETのオン抵抗、許容電流、
コンタクト面積、耐圧、素子全体の面積、内包されるド
レインパッドの面積などの制約から決定される。所定の
オン抵抗以下の素子を構成するためにはチャネル幅を所
定の長さ以上に保つ必要があり、限られた面積の中でチ
ャネル幅を長くするには、例えば図27に示すようなく
し形構造やいわゆるストライプ構造(図示せず)を形成
するのが一般的である。図27に示すSOIーLDMO
SFETでは、n++形ドレイン領域4の平面形状を略く
し形に形成してある。
ト領域12を備えたSOI−LDMOSFETでは、ア
バランシェ耐量やESD耐量などの耐量を向上させるこ
とができるが、より一層の耐量の向上が要求されてい
る。ここで、アバランシェ耐量やESD耐量などの耐量
を向上させるにはボディコンタクト領域12を増やすの
が有効であることが知られているが、n++形ソース領域
6がボディコンタクト領域12により分断されているの
で、実効的なチャネル幅が減少し、オン抵抗が増大する
という不具合があった。
あり、その目的は、オン抵抗を増大させることなくアバ
ランシェ耐量やESD耐量などの耐量の向上が可能な半
導体装置を提供することにある。
目的を達成するために、絶縁層の上に第1導電形の半導
体層を形成したSOI構造の基板を有し、前記半導体層
の表面側に形成された高濃度第1導電形のドレイン領域
と、前記ドレイン領域と離間して且つ前記半導体層の表
面から絶縁層まで形成された第2導電形のウェル領域
と、前記ウェル領域内で前記ウェル領域の表面側に形成
された高濃度第1導電形のソース領域と、前記ドレイン
領域と前記ソース領域との間の前記ウェル領域の表面に
ゲート絶縁膜を介して配置されたゲート電極と、前記ド
レイン領域に接続されたドレイン電極と、前記ウェル領
域と前記ソース領域とに跨って接続されたソース電極
と、前記ウェル領域内で前記ソース領域を分断する形で
形成され前記ウェル領域のうちゲート電極直下の部分と
ソース電極とを電気的に接続する第2導電形のボディコ
ンタクト領域とを備え、前記ボディコンタクト領域と前
記半導体層とから構成されたボディコンタクトダイオー
ド領域の耐圧がボディコンタクトダイオード領域以外の
MOSFET領域の耐圧よりも小さくなるような構造を
有することを特徴とするものであり、耐圧以上の電圧が
ドレイン電極とソース電極との間に印加された時、前記
ボディコンタクトダイオード領域でアバランシェ・ブレ
ークダウンを生じることにより、前記半導体層、前記ウ
ェル領域、前記ソース領域で形成される寄生バイポーラ
トランジスタを有する前記MOSFET領域でのキャリ
アの発生が抑制されるので、前記寄生バイポーラトラン
ジスタがオンするのを防止することができ、ボディコン
タクト領域の面積を増やすことなくアバランシェ耐量や
ESD耐量を向上することができるから、オン抵抗を増
加させることなくアバランシェ耐量やESD耐量のよう
な耐量を向上させることができる。
て、前記ボディコンタクトダイオード領域は、前記ウェ
ル領域が平面形状においてドレイン領域側へ凸となる形
で湾曲した部分にのみ選択的に形成されているので、オ
ン抵抗を小さくするために前記ドレイン領域の平面形状
を略くし形に形成した場合に耐圧が低くなる部分に前記
ボディコンタクトダイオード領域が形成されていること
で、前記ボディコンタクトダイオード領域の耐圧が前記
MOSFET領域の耐圧よりも小さくなるから、同じ面
積のボディコンタクト領域を有する構造よりも有効にア
バランシェ耐量やESD耐量を向上することができる。
て、前記ボディコンタクトダイオード領域における前記
ウェル領域と前記半導体層とのpn接合が前記MOSF
ET領域における前記ウェル領域と前記半導体層とのp
n接合よりも高濃度接合となっているので、前記ボディ
コンタクトダイオード領域の耐圧が前記MOSFET領
域の耐圧よりも小さくなって請求項1の発明と同様にオ
ン抵抗を増大させることなくアバランシェ耐量やESD
耐量のような耐量を向上させることができ、また、前記
ボディコンタクト領域の抵抗が小さくなり、生成したキ
ャリアを効果的に引き抜くことができ、アバランシェ耐
量やESD耐量のような耐量をより一層向上させること
ができる。
て、ゲート絶縁膜を介して前記ウェル領域と前記ドレイ
ン領域との間に介在する前記半導体層側まで延設された
ゲート電極の延設距離は、前記ボディコンタクトダイオ
ード領域の方が前記MOSFET領域よりも長く設定さ
れているので、ゲート電極の延設距離の設定だけで前記
ボディコンタクトダイオード領域の耐圧が前記MOSF
ET領域の耐圧よりも小さくなって請求項1の発明と同
様にオン抵抗を増大させることなくアバランシェ耐量や
ESD耐量のような耐量を向上させることができる。
て、前記ボディコンタクトダイオード領域における前記
ドレイン領域と前記ウェル領域との間のドリフト距離が
前記MOSFET領域における前記ドレイン領域と前記
ウェル領域との間のドリフト距離よりも短く設定されて
いるので、ドリフト距離の設定だけで前記ボディコンタ
クトダイオード領域の耐圧が前記MOSFET領域の耐
圧よりも小さくなって請求項1の発明と同様にオン抵抗
を増大させることなくアバランシェ耐量やESD耐量の
ような耐量を向上させることができる。
て、前記ボディコンタクトダイオード領域におけるドリ
フト距離を前記MOSFET領域におけるドリフト距離
よりも短く設定するにあたって、前記ボディコンタクト
ダイオード領域における前記ウェル領域と前記ゲート電
極とを前記ドレイン領域側へずらしてあるので、前記ウ
ェル領域と前記ドレイン領域との間に介在する前記半導
体層と前記絶縁層との境界部分の面積を低減でき、前記
絶縁層を介した寄生容量を低減することができる。
て、前記ボディコンタクトダイオード領域における前記
ドレイン領域と前記ウェル領域との間に介在する前記半
導体層の前記ウェル領域とのpn接合部分の不純物濃度
が、前記MOSFET領域における前記ドレイン領域と
前記ウェル領域との間に介在する前記半導体層の前記ウ
ェル領域とのpn接合部分の不純物濃度よりも低く設定
されているので、前記半導体層の濃度の設定だけで前記
ボディコンタクトダイオード領域の耐圧が前記MOSF
ET領域の耐圧よりも小さくなって請求項1の発明と同
様にオン抵抗を増大させることなくアバランシェ耐量や
ESD耐量のような耐量を向上させることができ、ま
た、電界密度が最も大きくなる領域が前記ウェル領域と
前記ドレイン領域との間の前記半導体層内で前記ドレイ
ン領域側に近づくことで前記ウェル領域から遠い側へ移
動することになって、発生したキャリアが寄生バイポー
ラトランジスタのベースに注入される確率が減少し、よ
り効果的に耐量を向上させることができる。
7の発明において、前記ボディコンタクトダイオード領
域における前記ドレイン領域と前記ウェル領域との間に
介在する前記半導体層に、前記ドレイン領域側から前記
ウェル領域側へ向かって不純物濃度が徐々に低くなる濃
度分布が設けられ、前記ボディコンタクトダイオード領
域における前記ドレイン領域と前記ウェル領域との間の
ドリフト距離が前記MOSFET領域における前記ドレ
イン領域と前記ウェル領域との間のドリフト距離よりも
短く設定されているので、請求項5ないし請求項7の発
明と同様にオン抵抗を増大させることなくアバランシェ
耐量やESD耐量のような耐量を向上させることがで
き、また、ドリフト領域の濃度分布の適正な調整で、理
想的な耐圧を得ることができ、ドリフト距離を短くする
ことによってオン抵抗が低減される。
8の発明において、前記ボディコンタクトダイオード領
域の耐圧が前記MOSFET領域の耐圧よりも小さくな
るように前記ボディコンタクトダイオード領域に施す耐
圧調整のための構造が、前記ボディコンタクトダイオー
ド領域において前記MOSFET領域から離れた部分に
局所的に施されているので、請求項1ないし請求項8の
発明と同様にオン抵抗を増大させることなくアバランシ
ェ耐量やESD耐量のような耐量を向上させることがで
き、また、アバランシェ・ブレークダウンを生じる領域
が前記MOSFET領域から離れていることで、発生し
たキャリアおよびアバランシェエネルギによる熱が前記
MOSFET領域に伝わり難く、寄生バイポーラトラン
ジスタへの電流集中が緩和され、請求項1ないし請求項
8の発明よりもアバランシェ耐量やESD耐量のような
耐量をさらに向上させることができる。
項8の発明において、前記ボディコンタクトダイオード
領域と前記MOSFET領域とが前記半導体層中におい
て離間して形成され、前記ボディコンタクトダイオード
領域と前記MOSFET領域とは、各々のドレイン領域
同士、ウェル領域同士およびゲート電極同士がそれぞれ
電気的に接続されているので、アバランシェ・ブレーク
ダウンを生じる領域が前記MOSFET領域から離れて
いることで、生成するキャリアおよびアバランシェエネ
ルギによる熱が前記MOSFET領域に伝わり難く、寄
生バイポーラトランジスタへの電流集中が緩和され、請
求項1ないし請求項8の発明よりもアバランシェ耐量や
ESD耐量のような耐量をさらに向上させることができ
る。
おいて、前記ボディコンタクトダイオード領域は、耐圧
の小さな高濃度接合の直列接続によって構成されている
ので、接合容量を抑制することができ、素子の寄生容量
を抑制することができる。
の便宜上、第1導電形をn形、第2導電形をp形として
説明するが、n形とp形とは入れ換えてもよい。
す構成のSOI−LDMOSFETを例示する。図23
および図27に示した従来例と同様に、本実施形態にお
いても、単結晶シリコンよりなる半導体基板1の上に絶
縁層2を介してn形シリコン層よりなるn形半導体層3
が形成されている。n形半導体層3内には、p+形ウェ
ル領域5とn+ +形ドレイン領域4とが離間して形成さ
れ、n++形ソース領域6がp+形ウェル領域5内で表面
側に形成されている。ここに、p+形ウェル領域5は、
n形半導体層3の表面から絶縁層2に達する深さまで形
成され、且つ、所定の耐圧を保持できるようにn++形ド
レイン領域4から所定距離(ドリフト距離)だけ離間し
て形成されている。
領域6とn++形ドレイン領域4との間に位置する部位の
上には、ゲート絶縁膜8を介してポリシリコンなどから
なる絶縁ゲート型のゲート電極9が形成されている。ま
た、n++形ドレイン領域4上にはドレイン電極10が形
成され、p+形ウェル領域5とn++形ソース領域6とに
跨る形でソース電極11が形成されている。ここに、ソ
ース電極11とp+形ウェル領域5とは、p+形ウェル領
域5内に設けられたp++形ベースコンタクト領域7を介
して電気的に接続されている。
ETは、平面形状において、n++形ドレイン領域4が図
27に示すような略くし形の形状に形成され、n形半導
体層3、p+形ウェル領域5、n++形ソース領域6、p
++形ベースコンタクト領域7がn++形ドレイン領域4を
囲むように形成されている。また、本実施形態において
も、p+形ウェル領域5内でn++形ソース領域6を分断
する形で形成されp+形ウェル領域5のうちゲート電極
9直下の部分とソース電極11とを電気的に接続するp
+形半導体(シリコン)よりなるボディコンタクト領域
12を備えている。
MOSFETは、ボディコンタクト領域12を、p+形
ウェル領域5が平面形状においてn++形ドレイン領域4
側へ凸となる形で湾曲した部分にのみ選択的に形成され
ている点に特徴がある。ここにおいて、図1(a)のY
−Y’断面である図1(c)について見ると、n++形ソ
ース領域6がなく、ボディコンタクト領域12とn形半
導体層3とでpn接合が形成されたダイオード構造とな
っている。このダイオード構造を構成する領域(つま
り、ボディコンタクト領域12とn形半導体層3とから
構成された領域)をボディコンタクトダイオード領域1
3と称する。言い換えれば、図1(c)はボディコンタ
クトダイオード領域13の断面図を示している。一方、
図1(a)のX−X’断面である図1(b)を見ると、
MOSFET構造が構成されている。要するに、ボディ
コンタクト領域12が形成されていない部分ではMOS
FET構造となっている。このMOSFET構造を構成
する領域をMOSFET領域14と称する。言い換えれ
ば、図1(b)はMOSFET領域14の断面図を示し
ている。
レイン領域4が図27に示すような略くし形の形状に形
成されたSOI−LDMOSFETにおいては、部分的
な平面形状にしたがって耐圧が異なることがデバイスシ
ミュレーションや実験によりわかっている。n++形ドレ
イン領域4が平面形状においてp+形ウェル領域5側へ
凸となる形で湾曲している部分(図1(a)における領
域A1)と、p+形ウェル領域5が平面形状において直線
状に形成されている部分(図1(a)における領域
A2)、p+形ウェル領域5が平面形状においてn++形ド
レイン領域4側へ凸となる形で湾曲した部分(図1
(a)における領域A3)それぞれの耐圧を比較した結
果を図2に示す。ただし、図2の縦軸の耐圧BVでは最
も小さな耐圧で規格化した数値を示してある。また、図
2は、p+形ウェル領域5が平面形状においてn++形ド
レイン領域4側へ凸となる形で湾曲した部分(図1
(a)における領域A3)においてもn++形ソース領域
6が有る場合についての耐圧を示してあるが、当該部分
においてn++形ソース領域6を削除してボディコンタク
ト領域12を設けても耐圧は変化しない。
圧が最も高く、次に、上記領域A2の耐圧が高く、上記
領域A3の耐圧が最も低くなる。つまり、本実施形態の
SOI−LDMOSFET全体の耐圧はp+形ウェル領
域5が平面形状においてn++形ドレイン領域4側へ凸と
なる形で湾曲した部分(図1(a)における領域A3)
が決定している。これは耐圧を決定する表面電界の分布
がSOI−LDMOSFETの平面形状(表面形状)に
よって変化するためであるが、ここでは説明を省略す
る。
MOSFETでは、上述のように、ボディコンタクト領
域12を、p+形ウェル領域5が平面形状においてn++
形ドレイン領域4側へ凸となる形で湾曲した部分にのみ
選択的に形成してあるので、ボディコンタクトダイオー
ド領域13の耐圧をMOSFET領域14の耐圧よりも
小さく設定することができる。
SFETでは、耐圧以上の電圧がドレイン電極10とソ
ース電極11との間に印加された時、ボディコンタクト
ダイオード領域13でアバランシェ・ブレークダウンを
生じることにより、過剰なキャリアはボディコンタクト
ダイオード領域13で生成される(発生する)ので、n
形半導体層3、p+形ウェル領域5、n++形ソース領域
6で形成される寄生npnバイポーラトランジスタを有
するMOSFET領域14でのキャリアの発生が抑制さ
れるので、上記寄生npnバイポーラトランジスタがオ
ンすることによる素子破壊を防止することができ、ボデ
ィコンタクト領域12の面積を増やすことなくアバラン
シェ耐量やESD耐量を向上することができるから、オ
ン抵抗を増加させることなくアバランシェ耐量やESD
耐量のような耐量を向上させることができる。
積を同じにした従来のSOI−LDMOSFETと比較
すると、より有効にアバランシェ耐量やESD耐量のよ
うな耐圧を向上することができる。また、全チャネル幅
に対するボディコンタクト領域12の割合を従来例と同
等に設定すれば、オン抵抗は従来例と同等となる。した
がって、耐圧の低下やオン抵抗の増大などの性能低下を
伴わずに、アバランシェ耐量やESD耐量のような耐量
を向上させることができる。
構成のSOI−LDMOSFETを例示する。
基本構成は実施形態1と略同じであり、ボディコンタク
トダイオード領域13において、p++形ベースコンタク
ト領域7がp+形ウェル領域5とn形半導体層3との接
合まで延設されていて、かつn形半導体層3の濃度がM
OSFET領域14におけるn形半導体層3の濃度より
も高く(濃く)設定されている点に特徴がある。要する
に、本実施形態では、実施形態1におけるボディコンタ
クト領域12の表面側にp++形ベースコンタクト領域7
が延設されている。なお、実施形態1と同様の構成要素
には同一の符号を付して説明を省略する。
は、ボディコンタクトダイオード領域13におけるn形
半導体層3の濃度を適宜調整することで、ボディコンタ
クトダイオード領域13の耐圧を実施形態1で説明した
p+形ウェル領域5が平面形状においてn++形ドレイン
領域4側へ凸となる形で湾曲した部分(図1(a)の領
域A3)の耐圧と同等の耐圧に設定することができる。
ここに、n形半導体層3とのpn接合がMOSFET領
域14におけるp+形ウェル領域5とn形半導体層3と
のpn接合よりも高濃度接合となっている。
FETでは、ボディコンタクトダイオード領域13にお
けるn形半導体層3の濃度を適宜調整することで、SO
I−LDMOSFETの耐圧を低下させることなく、ボ
ディコンタクトダイオード領域13の耐圧をMOSFE
T領域14の耐圧よりも小さな値に設定することができ
る。また、全チャネル幅に対するボディコンタクト領域
12の割合を従来例と同等に設定すれば、オン抵抗は従
来例と同等となる。したがって、実施形態1と同様に、
耐圧の低下やオン抵抗の増大などの性能低下を伴わず
に、アバランシェ耐量やESD耐量のような耐量を向上
させることができる。
12の表面側にp++形ベースコンタクト領域7が延設さ
れており、このp++形ベースコンタクト領域7はp+形
のボディコンタクト領域12よりもp形不純物濃度が高
いので、ボディコンタクト抵抗が小さくなり、発生した
キャリアを効果的にソース電極11側へ引き抜くことが
でき、より効果的にアバランシェ耐量やESD耐量のよ
うな耐量を向上させることができる。
構成のSOI−LDMOSFETを例示する。
基本構成は実施形態1と略同じであり、ゲート絶縁膜8
を介してp+形ウェル領域5とn++形ドレイン領域4と
の間に介在するn形半導体層3側まで延設されるゲート
電極9の延設距離に関して、ボディコンタクトダイオー
ド領域13における延設距離をMOSFET領域14に
おける延設距離よりも長く設定してある点に特徴があ
る。ここに、ゲート電極9のうちp+形ウェル領域5と
n形半導体層3との接合よりもn++形ドレイン領域4側
へ延設された部分をゲート・オーバーハング領域と称
し、上記延設距離となるゲート・オーバーハング領域の
長さLGH(図4(a)参照)をゲート・オーバーハング
長と称す。なお、実施形態1と同様の構成要素には同一
の符号を付して説明を省略する。
ング長LGHを適宜調整することによって、ボディコンタ
クトダイオード領域13の耐圧を実施形態1で説明した
p+形ウェル領域5が平面形状においてn++形ドレイン
領域4側へ凸となる形で湾曲した部分(図1(a)の領
域A3)の耐圧と同等の耐圧に設定することができる。
FETでは、ボディコンタクトダイオード領域13にお
ける上記ゲート・オーバーハング長LGHを調整すること
で、SOI−LDMOSFETの耐圧を低下させること
なく、ボディコンタクトダイオード領域13の耐圧をM
OSFET領域14の耐圧よりも小さな値に設定するこ
とができる。また、全チャネル幅に対するボディコンタ
クト領域12の割合を従来例と同等に設定すれば、オン
抵抗は従来例と同等となる。したがって、実施形態1と
同様に、耐圧の低下やオン抵抗の増大などの性能低下を
伴わずに、アバランシェ耐量やESD耐量のような耐量
を向上させることができる。
構成のSOI−LDMOSFETを例示する。
基本構成は実施形態1と略同じであり、ボディコンタク
トダイオード領域13においてn++形ドレイン領域4を
p+形ウェル領域5側へ延設することによって、ボディ
コンタクトダイオード領域13におけるn++形ドレイン
領域4とp+形ウェル領域5との間の距離(ドリフト距
離と称す)がMOSFET領域14におけるn++形ドレ
イン領域4とp+形ウェル領域5との間のドリフト距離
よりも短く設定されている点に特徴がある。なお、実施
形態1と同様の構成要素には同一の符号を付して説明を
省略する。
調整することによって、ボディコンタクトダイオード領
域13の耐圧を実施形態1で説明したp+形ウェル領域
5が平面形状においてn++形ドレイン領域4側へ凸とな
る形で湾曲した部分(図1(a)の領域A3)の耐圧と
同等の耐圧に設定することができる。
FETでは、ボディコンタクトダイオード領域13にお
けるドリフト距離を調整することで、SOI−LDMO
SFETの耐圧を低下させることなく、ボディコンタク
トダイオード領域13の耐圧をMOSFET領域14の
耐圧よりも小さな値に設定することができる。また、全
チャネル幅に対するボディコンタクト領域12の割合を
従来例と同等に設定すれば、オン抵抗は従来例と同等と
なる。したがって、実施形態1と同様に、耐圧の低下や
オン抵抗の増大などの性能低下を伴わずに、アバランシ
ェ耐量やESD耐量のような耐量を向上させることがで
きる。
域4のみの設計によって耐圧の調整を行うので、設計変
更を容易に行うことができるという利点がある。
構成のSOI−LDMOSFETを例示する。
基本構成は実施形態1と略同じであり、ボディコンタク
トダイオード領域13においてp+形ウェル領域5をn
++形ドレイン領域4側へ延設することによって、ボディ
コンタクトダイオード領域13における上記ドリフト距
離をMOSFET領域14におけるドリフト距離よりも
短く設定してある点に特徴がある。ここにおいて、ボデ
ィコンタクトダイオード領域13では、ゲート電極9の
位置をn++形ドレイン領域4側へずらしてある。なお、
実施形態1と同様の構成要素には同一の符号を付して説
明を省略する。
調整することによって、ボディコンタクトダイオード領
域13の耐圧を実施形態1で説明したp+形ウェル領域
5が平面形状においてn++形ドレイン領域4側へ凸とな
る形で湾曲した部分(図1(a)の領域A3)の耐圧と
同等の耐圧に設定することができる。
FETでは、ボディコンタクトダイオード領域13にお
けるドリフト距離を調整することで、SOI−LDMO
SFETの耐圧を低下させることなく、ボディコンタク
トダイオード領域13の耐圧をMOSFET領域14の
耐圧よりも小さな値に設定することができる。また、全
チャネル幅に対するボディコンタクト領域12の割合を
従来例と同等に設定すれば、オン抵抗は従来例と同等と
なる。したがって、実施形態1と同様に、耐圧の低下や
オン抵抗の増大などの性能低下を伴わずに、アバランシ
ェ耐量やESD耐量のような耐量を向上させることがで
きる。さらに、本実施形態のSOI−LDMOSFET
では、n形半導体層3と絶縁層2とが接する境界部分の
面積を狭くすることができるので、ドレイン電極10・
半導体基板1間の寄生容量を低減することができるとい
う利点もある。
クトダイオード領域13においてp +形ウェル領域5を
n++形ドレイン領域4側へ延設することによって、ボデ
ィコンタクトダイオード領域13における上記ドリフト
距離をMOSFET領域14におけるドリフト距離より
も短く設定してあるが、p+形ウェル領域5をn++形ド
レイン領域4側へずらすことによってボディコンタクト
ダイオード領域13における上記ドリフト距離をMOS
FET領域14におけるドリフト距離よりも短く設定し
てもよい。
構成のSOI−LDMOSFETを例示する。
基本構成は実施形態1と略同じであり、ボディコンタク
トダイオード領域13におけるn++形ドレイン領域4と
p+形ウェル領域5との間に介在するn形半導体層3
(3b)のn形不純物濃度が、MOSFET領域14に
おけるn++形ドレイン領域4とp+形ウェル領域5との
間に介在するn形半導体層3(3a)のn形不純物濃度
よりも低く(薄く)設定されている点に特徴がある。な
お、実施形態1と同様の構成要素には同一の符号を付し
て説明を省略する。
ード領域13におけるp+形ウェル領域5とn形半導体
層(ドリフト領域)3との接合部分のn形半導体層3の
n形不純物濃度を適宜調整することによって、ボディコ
ンタクトダイオード領域13の耐圧を実施形態1で説明
したp+形ウェル領域5が平面形状においてn++形ドレ
イン領域4側へ凸となる形で湾曲した部分(図1(a)
の領域A3)の耐圧と同等の耐圧に設定することができ
る。
FETでは、ボディコンタクトダイオード領域13にお
けるn形半導体層3のn形不純物濃度を調整すること
で、SOI−LDMOSFETの耐圧を低下させること
なく、ボディコンタクトダイオード領域13の耐圧をM
OSFET領域14の耐圧よりも小さな値に設定するこ
とができる。また、全チャネル幅に対するボディコンタ
クト領域12の割合を従来例と同等に設定すれば、オン
抵抗は従来例と同等となる。したがって、実施形態1と
同様に、耐圧の低下やオン抵抗の増大などの性能低下を
伴わずに、アバランシェ耐量やESD耐量のような耐量
を向上させることができる。さらに、本実施形態のSO
I−LDMOSFETでは、ボディコンタクトダイオー
ド領域13におけるn++形ドレイン領域4とp+形ウェ
ル領域5との間に介在するn形半導体層3(3b)のn
形不純物濃度が、MOSFET領域14におけるn++形
ドレイン領域4とp+形ウェル領域5との間に介在する
n形半導体層3(3a)のn形不純物濃度よりも低く
(薄く)設定されていることで、図8のに示すように
電界密度が最も高くなる領域が図8のに示す従来例よ
りもn++ドレイン領域4の近くへ移動する(つまり、p
+形ウェル領域5から遠いところへ移動する)ので、発
生するキャリアが寄生npnバイポーラトランジスタの
ベースに注入される確率が減少し、より効果的に耐量を
向上させることができるという利点もある。
構成のSOI−LDMOSFETを例示する。
基本構成は実施形態1と略同じであり、ボディコンタク
トダイオード領域13におけるn++形ドレイン領域4と
p+形ウェル領域5との間に介在するn形半導体層3に
濃度プロファイルを設け、p +形ウェル領域5とn形半
導体層(ドリフト領域)3との接合部分のn形半導体層
3のn形不純物濃度が、MOSFET領域14における
p+形ウェル領域5とn形半導体層3との接合部分のn
形半導体層3のn形不純物濃度よりも低く(薄く)設定
されている点、ボディコンタクトダイオード領域13に
おけるp+形ウェル領域5とゲート電極9とを実施形態
5と同様にn++形ドレイン領域4側へ延設することによ
って、ボディコンタクトダイオード領域13におけるド
リフト距離をMOSFET領域14におけるドリフト距
離よりも短く設定してある点に特徴がある。なお、実施
形態1と同様の構成要素には同一の符号を付して説明を
省略する。
ード領域13におけるp+形ウェル領域5とn++形ドレ
イン領域4との間に介在するn形半導体層(ドリフト領
域)3のn形不純物濃度プロファイルを適宜調整するこ
とによって、ボディコンタクトダイオード領域13の耐
圧を実施形態1で説明したp+形ウェル領域5が平面形
状においてn++形ドレイン領域4側へ凸となる形で湾曲
した部分(図1(a)の領域A3)の耐圧と同等の耐圧
に設定することができる。ここに、n形不純物濃度プロ
ファイルは、図10に示すように、n++形ドレイン領域
4のp+形ウェル領域5側の端部からp+形ウェル領域5
に近づくにつれてn形不純物濃度が一様に低くなる(一
度も上昇に転じることなく徐々に低くなる)ような濃度
プロファイルをもたせてある。
は、ボディコンタクトダイオード領域13におけるn形
半導体層3のn形不純物濃度プロファイルを適切に調整
することで、耐圧を決定する表面電界分布が理想的な分
布を示すようになり、この部分の耐圧を上昇させること
ができ、この耐圧の上昇分も含めて、ドリフト距離の調
整によってボディコンタクトダイオード領域13の耐圧
を実施形態1で説明した領域A3(図1(a)参照)の
耐圧と同等の耐圧に設定することができる。つまり、本
実施形態では、実施形態4や実施形態5よりもドリフト
距離を短くした上で、SOI−LDMOSFETの耐圧
を低下させることなく、ボディコンタクトダイオード領
域13の耐圧をMOSFET領域14の耐圧よりも小さ
な値に設定することができる。また、全チャネル幅に対
するボディコンタクト領域12の割合を従来例と同等に
設定すれば、オン抵抗は従来例と同等となる。したがっ
て、実施形態6と同様に、実施形態1よりも効果的に、
耐圧の低下やオン抵抗の増大などの性能低下を伴わず
に、アバランシェ耐量やESD耐量のような耐量を向上
させることができる。しかも、ドリフト距離を最大限に
短くすることができるので、オン抵抗を小さくできると
いう利点も有する。
で説明したように、ボディコンタクトダイオード領域1
3におけるp+形ウェル領域5をn++形ドレイン領域4
側へずらすことによって、ボディコンタクトダイオード
領域13における上記ドリフト距離をMOSFET領域
14におけるドリフト距離よりも短く設定してもよい。
また、実施形態4と同様にボディコンタクトダイオード
領域13においてn++形ドレイン領域4をp+形ウェル
領域5側へ延設することによってボディコンタクトダイ
オード領域13におけるドリフト距離をMOSFET領
域14におけるドリフト距離よりも短くするようにして
もよい。
び図12に示す構成のSOI−LDMOSFETを例示
する。
基本構成は実施形態2と略同じであり、ボディコンタク
トダイオード領域13においてMOSFET領域14か
ら離れた部分におけるp++ベースコンタクト領域7がp
+形ウェル領域5とn形半導体層3との接合まで局所的
に延設されていて、かつn形半導体層3の濃度がMOS
FET領域14よりも局所的に高く(濃く)設定されて
いる点に特徴がある。ここに、図12中に破線で囲んだ
領域13bはMOSFET領域14から離れた(遠い)
領域を示し、領域13aはMOSFET領域14に隣接
する領域を示す。なお、実施形態2と同様の構成要素に
は同一の符号を付して説明を省略する。
は、実施形態2と同様に、耐圧の低下やオン抵抗の増大
などの性能低下を伴わずに、アバランシェ耐量やESD
耐量のような耐量を向上させることができる。また、ア
バランシェ・ブレークダウンを生じる領域がMOSFE
T領域14から遠くにある(離れている)ので、発生し
たキャリアおよびアバランシェエネルギによる熱がMO
SFET領域14に伝わり難く、寄生npnバイポーラ
トランジスタへの電流集中が緩和され、実施形態2より
も有効にアバランシェ耐量やESD耐量のような耐量を
向上させることができるという利点を有している。
3の表面側にp++形ベースコンタクト領域7が延設され
ており、このp++形ベースコンタクト領域7はp+形の
ボディコンタクト領域12よりもp形不純物濃度が高い
ので、ボディコンタクト抵抗が小さくなり、発生したキ
ャリアを効果的にソース電極11側へ引き抜くことがで
き、より効果的にアバランシェ耐量やESD耐量のよう
な耐量を向上させることができる。
び図14に示す構成のSOI−LDMOSFETを例示
する。
基本構成は実施形態3と略同じであり、ボディコンタク
トダイオード領域13においてMOSFET領域14か
ら離れた部分におけるゲート・オーバーハング長LGHを
MOSFET領域14におけるゲート・オーバーハング
長よりも長く設定してある点に特徴がある。なお、実施
形態3と同様の構成要素には同一の符号を付して説明を
省略する。
は、実施形態3と同様に、耐圧の低下やオン抵抗の増大
などの性能低下を伴わずに、アバランシェ耐量やESD
耐量のような耐量を向上させることができる。また、ア
バランシェ・ブレークダウンを生じる領域がMOSFE
T領域14から遠くにある(離れている)ので、発生し
たキャリアおよびアバランシェエネルギによる熱がMO
SFET領域14に伝わり難く、寄生npnバイポーラ
トランジスタへの電流集中が緩和され、実施形態3より
も有効にアバランシェ耐量やESD耐量のような耐量を
向上させることができるという利点を有している。
よび図16に示す構成のSOI−LDMOSFETを例
示する。
基本構成は実施形態4と略同じであり、ボディコンタク
トダイオード領域13においてMOSFET領域14か
ら離れた部分におけるn++形ドレイン領域4をp+形ウ
ェル領域5側へ延設することによって、ドリフト距離を
MOSFET領域14のドリフト距離よりも局所的に短
く設定してある点に特徴がある。ここに、図15(a)
および図16中の4aはn++形ドレイン領域4のうち上
記延設された部位を示す。なお、実施形態4と同様の構
成要素には同一の符号を付して説明を省略する。
は、実施形態4と同様に、耐圧の低下やオン抵抗の増大
などの性能低下を伴わずに、アバランシェ耐量やESD
耐量のような耐量を向上させることができる。また、ア
バランシェ・ブレークダウンを生じる領域がMOSFE
T領域14から遠くにある(離れている)ので、発生し
たキャリアおよびアバランシェエネルギによる熱がMO
SFET領域14に伝わり難く、寄生npnバイポーラ
トランジスタへの電流集中が緩和され、実施形態4より
も有効にアバランシェ耐量やESD耐量のような耐量を
向上させることができるという利点を有している。
よび図18に示す構成のSOI−LDMOSFETを例
示する。
基本構成は実施形態6と略同じであり、ボディコンタク
トダイオード領域13においてMOSFET領域14か
ら離れた部分におけるn形半導体層(ドリフト領域)3
に局所的にn形不純物濃度プロファイルを有し、n形半
導体層3とp+形ウェル領域5との接合部分のn形不純
物濃度がMOSFET領域14よりも局所的に低く(薄
く)設定されている点に特徴がある。ここに、図17お
よび図18中の3cはn形半導体層3のうちn形不純物
濃度プロファイルを有する領域を示す。なお、実施形態
6と同様の構成要素には同一の符号を付して説明を省略
する。
は、実施形態6と同様に、耐圧の低下やオン抵抗の増大
などの性能低下を伴わずに、アバランシェ耐量やESD
耐量のような耐量を向上させることができる。また、ア
バランシェ・ブレークダウンを生じる領域がMOSFE
T領域14から遠くにある(離れている)ので、生成し
たキャリアおよびアバランシェエネルギによる熱がMO
SFET領域14に伝わり難く、寄生npnバイポーラ
トランジスタへの電流集中が緩和され、実施形態6より
も有効にアバランシェ耐量やESD耐量のような耐量を
向上させることができるという利点を有している。
よび図20に示す構成のSOI−LDMOSFETを例
示する。
は、実施形態1ないし実施形態9と同様の構造を有する
MOSFET領域14とボディコンタクトダイオード領
域13とを備え、かつ、MOSFET領域14とボディ
コンタクトダイオード領域13とがn形半導体層3中に
おいて離間して形成され、MOSFET領域14とボデ
ィコンタクトダイオード領域13とは、各々のn++形ド
レイン領域4,4’同士がドレイン電極10で電気的に
接続され、各々のp+形ウェル領域5とp++形ベースコ
ンタクト領域7とがソース電極11で電気的に接続さ
れ、各々のゲート電極9,9同士が電気的に接続される
ように構成されている。なお、MOSFET領域14と
ボディコンタクトダイオード領域13とは、それぞれ外
周形状が閉じた曲線により構成されている。
は、実施形態1ないし実施形態9と同様に、耐圧の低下
やオン抵抗の増大などの性能低下を伴わずに、アバラン
シェ耐量やESD耐量のような耐量を向上させることが
できる。また、アバランシェ・ブレークダウンを生じる
領域がMOSFET領域14から遠くにある(離れてい
る)ので、発生したキャリアおよびアバランシェエネル
ギによる熱がMOSFET領域14に伝わり難く、寄生
npnバイポーラトランジスタへの電流集中が緩和さ
れ、実施形態1ないし実施形態9よりも有効にアバラン
シェ耐量やESD耐量のような耐量を向上させることが
できるという利点を有している。
よび図22に示す構成のSOI−LDMOSFETを例
示する。
は、実施形態12と同様にMOSFET領域14とボデ
ィコンタクトダイオード領域13とを備え、かつ、MO
SFET領域14とボディコンタクトダイオード領域1
3とがn形半導体層3中において離間して形成され、M
OSFET領域14とボディコンタクトダイオード領域
13とは、各々のn++形ドレイン領域4,4’同士がド
レイン電極10で電気的に接続され、p+形ウェル領域
5とp++形ベースコンタクト領域7とがソース電極11
で電気的に接続されていて、ボディコンタクトダイオー
ド領域13が耐圧の小さな高濃度接合(p++n++接合)
の直列接続によって構成されている。すなわち、図21
および図22中の13p1,13p2はそれぞれp++形領域
を示し、13n1,13n2はそれぞれn++形領域を示す。
なお、MOSFET領域14とボディコンタクトダイオ
ード領域13とは、それぞれ外周形状が閉じた曲線によ
り構成されている。
は、ボディコンタクトダイオード領域13の耐圧を接合
の濃度と直列に接続する高濃度接合の数によって調整す
ることができ、この耐圧を実施形態12におけるボディ
コンタクトダイオード領域13の耐圧と同等にすること
によって、実施形態12と同様に、耐圧の低下やオン抵
抗の増大などの性能低下を伴わずに、アバランシェ耐量
やESD耐量のような耐量を向上させることができる。
また、アバランシェ・ブレークダウンを生じる領域がM
OSFET領域14から遠くにある(離れている)の
で、発生したキャリアおよびアバランシェエネルギによ
る熱がMOSFET領域14に伝わり難く、寄生npn
バイポーラトランジスタへの電流集中が緩和され、実施
形態1ないし実施形態9よりも有効にアバランシェ耐量
やESD耐量のような耐量を向上させることができると
いう利点を有している。さらに、ボディコンタクトダイ
オード領域13にpn接合(p++n++接合)が直列に多
段構成されることによって、pn接合容量を抑制するこ
とができ、素子の寄生容量を低減することにも効果があ
るという利点を有している。
電形の半導体層を形成したSOI構造の基板を有し、前
記半導体層の表面側に形成された高濃度第1導電形のド
レイン領域と、前記ドレイン領域と離間して且つ前記半
導体層の表面から絶縁層まで形成された第2導電形のウ
ェル領域と、前記ウェル領域内で前記ウェル領域の表面
側に形成された高濃度第1導電形のソース領域と、前記
ドレイン領域と前記ソース領域との間の前記ウェル領域
の表面にゲート絶縁膜を介して配置されたゲート電極
と、前記ドレイン領域に接続されたドレイン電極と、前
記ウェル領域と前記ソース領域とに跨って接続されたソ
ース電極と、前記ウェル領域内で前記ソース領域を分断
する形で形成され前記ウェル領域のうちゲート電極直下
の部分とソース電極とを電気的に接続する第2導電形の
ボディコンタクト領域とを備え、前記ボディコンタクト
領域と前記半導体層とから構成されたボディコンタクト
ダイオード領域の耐圧がボディコンタクトダイオード領
域以外のMOSFET領域の耐圧よりも小さくなるよう
な構造を有するものであり、耐圧以上の電圧がドレイン
電極とソース電極との間に印加された時、前記ボディコ
ンタクトダイオード領域でアバランシェ・ブレークダウ
ンを生じることにより、前記半導体層、前記ウェル領
域、前記ソース領域で形成される寄生バイポーラトラン
ジスタを有する前記MOSFET領域でのキャリアの発
生が抑制されるので、前記寄生バイポーラトランジスタ
がオンするのを防止することができ、ボディコンタクト
領域の面積を増やすことなくアバランシェ耐量やESD
耐量を向上することができるから、オン抵抗を増加させ
ることなくアバランシェ耐量やESD耐量のような耐量
を向上させることができるという効果がある。
て、前記ボディコンタクトダイオード領域は、前記ウェ
ル領域が平面形状においてドレイン領域側へ凸となる形
で湾曲した部分にのみ選択的に形成されているので、オ
ン抵抗を小さくするために前記ドレイン領域の平面形状
を略くし形に形成した場合に耐圧が低くなる部分に前記
ボディコンタクトダイオード領域が形成されていること
で、前記ボディコンタクトダイオード領域の耐圧が前記
MOSFET領域の耐圧よりも小さくなるから、同じ面
積のボディコンタクト領域を有する構造よりも有効にア
バランシェ耐量やESD耐量を向上することができると
いう効果がある。
て、前記ボディコンタクトダイオード領域における前記
ウェル領域と前記半導体層とのpn接合が前記MOSF
ET領域における前記ウェル領域と前記半導体層とのp
n接合よりも高濃度接合となっているので、前記ボディ
コンタクトダイオード領域の耐圧が前記MOSFET領
域の耐圧よりも小さくなって請求項1の発明と同様にオ
ン抵抗を増大させることなくアバランシェ耐量やESD
耐量のような耐量を向上させることができ、また、前記
ボディコンタクト領域の抵抗が小さくなり、生成したキ
ャリアを効果的に引き抜くことができ、アバランシェ耐
量やESD耐量のような耐量をより一層向上させること
ができるという効果がある。
て、ゲート絶縁膜を介して前記ウェル領域と前記ドレイ
ン領域との間に介在する前記半導体層側まで延設された
ゲート電極の延設距離は、前記ボディコンタクトダイオ
ード領域の方が前記MOSFET領域よりも長く設定さ
れているので、ゲート電極の延設距離の設定だけで前記
ボディコンタクトダイオード領域の耐圧が前記MOSF
ET領域の耐圧よりも小さくなって請求項1の発明と同
様にオン抵抗を増大させることなくアバランシェ耐量や
ESD耐量のような耐量を向上させることができるとい
う効果がある。
て、前記ボディコンタクトダイオード領域における前記
ドレイン領域と前記ウェル領域との間のドリフト距離が
前記MOSFET領域における前記ドレイン領域と前記
ウェル領域との間のドリフト距離よりも短く設定されて
いるので、ドリフト距離の設定だけで前記ボディコンタ
クトダイオード領域の耐圧が前記MOSFET領域の耐
圧よりも小さくなって請求項1の発明と同様にオン抵抗
を増大させることなくアバランシェ耐量やESD耐量の
ような耐量を向上させることができるという効果があ
る。
て、前記ボディコンタクトダイオード領域におけるドリ
フト距離を前記MOSFET領域におけるドリフト距離
よりも短く設定するにあたって、前記ボディコンタクト
ダイオード領域における前記ウェル領域と前記ゲート電
極とを前記ドレイン領域側へずらしてあるので、前記ウ
ェル領域と前記ドレイン領域との間に介在する前記半導
体層と前記絶縁層との境界部分の面積を低減でき、前記
絶縁層を介した寄生容量を低減することができるという
効果がある。
て、前記ボディコンタクトダイオード領域における前記
ドレイン領域と前記ウェル領域との間に介在する前記半
導体層の前記ウェル領域とのpn接合部分の不純物濃度
が、前記MOSFET領域における前記ドレイン領域と
前記ウェル領域との間に介在する前記半導体層の前記ウ
ェル領域とのpn接合部分の不純物濃度よりも低く設定
されているので、前記半導体層の濃度の設定だけで前記
ボディコンタクトダイオード領域の耐圧が前記MOSF
ET領域の耐圧よりも小さくなって請求項1の発明と同
様にオン抵抗を増大させることなくアバランシェ耐量や
ESD耐量のような耐量を向上させることができ、ま
た、電界密度が最も大きくなる領域が前記ウェル領域と
前記ドレイン領域との間の前記半導体層内で前記ドレイ
ン領域側に近づくことで前記ウェル領域から遠い側へ移
動することになって、発生したキャリアが寄生バイポー
ラトランジスタのベースに注入される確率が減少し、よ
り効果的に耐量を向上させることができるという効果が
ある。
7の発明において、前記ボディコンタクトダイオード領
域における前記ドレイン領域と前記ウェル領域との間に
介在する前記半導体層に、前記ドレイン領域側から前記
ウェル領域側へ向かって不純物濃度が徐々に低くなる濃
度分布が設けられ、前記ボディコンタクトダイオード領
域における前記ドレイン領域と前記ウェル領域との間の
ドリフト距離が前記MOSFET領域における前記ドレ
イン領域と前記ウェル領域との間のドリフト距離よりも
短く設定されているので、請求項5ないし請求項7と同
様にオン抵抗を増大させることなくアバランシェ耐量や
ESD耐量のような耐量を向上させることができ、ま
た、ドリフト領域の濃度分布の適正な調整で、理想的な
耐圧を得ることができ、ドリフト距離を短くすることに
よってオン抵抗が低減されるという効果がある。
8の発明において、前記ボディコンタクトダイオード領
域の耐圧が前記MOSFET領域の耐圧よりも小さくな
るように前記ボディコンタクトダイオード領域に施す耐
圧調整のための構造が、前記ボディコンタクトダイオー
ド領域において前記MOSFET領域から離れた部分に
局所的に施されているので、請求項1ないし請求項8の
発明と同様にオン抵抗を増大させることなくアバランシ
ェ耐量やESD耐量のような耐量を向上させることがで
き、また、アバランシェ・ブレークダウンを生じる領域
が前記MOSFET領域から離れていることで、発生し
たキャリアおよびアバランシェエネルギによる熱が前記
MOSFET領域に伝わり難く、寄生バイポーラトラン
ジスタへの電流集中が緩和され、請求項1ないし請求項
8の発明よりもアバランシェ耐量やESD耐量のような
耐量をさらに向上させることができるという効果があ
る。
項8の発明において、前記ボディコンタクトダイオード
領域と前記MOSFET領域とが前記半導体層中におい
て離間して形成され、前記ボディコンタクトダイオード
領域と前記MOSFET領域とは、各々のドレイン領域
同士、ウェル領域同士およびゲート電極同士がそれぞれ
電気的に接続されているので、アバランシェ・ブレーク
ダウンを生じる領域が前記MOSFET領域から離れて
いることで、生成するキャリアおよびアバランシェエネ
ルギによる熱が前記MOSFET領域に伝わり難く、寄
生的なバイポーラトランジスタへの電流集中が緩和さ
れ、請求項1ないし請求項8の発明よりもアバランシェ
耐量やESD耐量のような耐量をさらに向上させること
ができるという効果がある。
おいて、前記ボディコンタクトダイオード領域は、耐圧
の小さな高濃度接合の直列接続によって構成されている
ので、接合容量を抑制することができ、素子の寄生容量
を抑制することができるという効果がある。
(b)は(a)のX−X’断面図、(c)は(a)のY
−Y’断面図である。
(b)は(a)のX−X’断面図、(c)は(a)のY
−Y’断面図である。
(b)は(a)のX−X’断面図、(c)は(a)のY
−Y’断面図である。
(b)は(a)のX−X’断面図、(c)は(a)のY
−Y’断面図である。
(b)は(a)のX−X’断面図、(c)は(a)のY
−Y’断面図である。
(b)は(a)のX−X’断面図、(c)は(a)のY
−Y’断面図である。
(b)は(a)のX−X’断面図、(c)は(a)のY
−Y’断面図である。
図、(b)は(a)のX−X’断面図、(c)は(a)
のY−Y’断面図である。
図、(b)は(a)のX−X’断面図、(c)は(a)
のY−Y’断面図である。
図、(b)は(a)のX−X’断面図、(c)は(a)
のY−Y’断面図である。
図、(b)は(a)のX−X’断面図、(c)は(a)
のY−Y’断面図である。
図、(b)は(a)のX−X’断面図、(c)は(a)
のY−Y’断面図である。
図、(b)は(a)のX−X’断面図、(c)は(a)
のY−Y’断面図である。
(b)は(a)のX−X’断面図、(c)は(a)のY
−Y’断面図である。
Claims (11)
- 【請求項1】 絶縁層の上に第1導電形の半導体層を形
成したSOI構造の基板を有し、前記半導体層の表面側
に形成された高濃度第1導電形のドレイン領域と、前記
ドレイン領域と離間して且つ前記半導体層の表面から絶
縁層まで形成された第2導電形のウェル領域と、前記ウ
ェル領域内で前記ウェル領域の表面側に形成された高濃
度第1導電形のソース領域と、前記ドレイン領域と前記
ソース領域との間の前記ウェル領域の表面にゲート絶縁
膜を介して配置されたゲート電極と、前記ドレイン領域
に接続されたドレイン電極と、前記ウェル領域と前記ソ
ース領域とに跨って接続されたソース電極と、前記ウェ
ル領域内で前記ソース領域を分断する形で形成され前記
ウェル領域のうちゲート電極直下の部分とソース電極と
を電気的に接続する第2導電形のボディコンタクト領域
とを備え、前記ボディコンタクト領域と前記半導体層と
から構成されたボディコンタクトダイオード領域の耐圧
がボディコンタクトダイオード領域以外のMOSFET
領域の耐圧よりも小さくなるような構造を有することを
特徴とする半導体装置。 - 【請求項2】 前記ボディコンタクトダイオード領域
は、前記ウェル領域が平面形状においてドレイン領域側
へ凸となる形で湾曲した部分にのみ選択的に形成されて
なることを特徴とする請求項1記載の半導体装置。 - 【請求項3】 前記ボディコンタクトダイオード領域に
おける前記ウェル領域と前記半導体層とのpn接合が前
記MOSFET領域における前記ウェル領域と前記半導
体層とのpn接合よりも高濃度接合となっていることを
特徴とする請求項1記載の半導体装置。 - 【請求項4】 ゲート絶縁膜を介して前記ウェル領域と
前記ドレイン領域との間に介在する前記半導体層側まで
延設されたゲート電極の延設距離は、前記ボディコンタ
クトダイオード領域の方が前記MOSFET領域よりも
長く設定されてなることを特徴とする請求項1記載の半
導体装置。 - 【請求項5】 前記ボディコンタクトダイオード領域に
おける前記ドレイン領域と前記ウェル領域との間のドリ
フト距離が前記MOSFET領域における前記ドレイン
領域と前記ウェル領域との間のドリフト距離よりも短く
設定されてなることを特徴とする請求項1記載の半導体
装置。 - 【請求項6】 前記ボディコンタクトダイオード領域に
おけるドリフト距離を前記MOSFET領域におけるド
リフト距離よりも短く設定するにあたって、前記ボディ
コンタクトダイオード領域における前記ウェル領域と前
記ゲート電極とを前記ドレイン領域側へずらしてなるこ
とを特徴とする請求項5記載の半導体装置。 - 【請求項7】 前記ボディコンタクトダイオード領域に
おける前記ドレイン領域と前記ウェル領域との間に介在
する前記半導体層の前記ウェル領域とのpn接合部分の
不純物濃度が、前記MOSFET領域における前記ドレ
イン領域と前記ウェル領域との間に介在する前記半導体
層の前記ウェル領域とのpn接合部分の不純物濃度より
も低く設定されてなることを特徴とする請求項1記載の
半導体装置。 - 【請求項8】 前記ボディコンタクトダイオード領域に
おける前記ドレイン領域と前記ウェル領域との間に介在
する前記半導体層に、前記ドレイン領域側から前記ウェ
ル領域側へ向かって不純物濃度が徐々に低くなる濃度分
布が設けられ、前記ボディコンタクトダイオード領域に
おける前記ドレイン領域と前記ウェル領域との間のドリ
フト距離が前記MOSFET領域における前記ドレイン
領域と前記ウェル領域との間のドリフト距離よりも短く
設定されてなることを特徴とする請求項5ないし請求項
7のいずれかに記載の半導体装置。 - 【請求項9】 前記ボディコンタクトダイオード領域の
耐圧が前記MOSFET領域の耐圧よりも小さくなるよ
うに前記ボディコンタクトダイオード領域に施す耐圧調
整のための構造が、前記ボディコンタクトダイオード領
域において前記MOSFET領域から離れた部分に局所
的に施されてなることを特徴とする請求項1ないし請求
項8のいずれかに記載の半導体装置。 - 【請求項10】 前記ボディコンタクトダイオード領域
と前記MOSFET領域とが前記半導体層中において離
間して形成され、前記ボディコンタクトダイオード領域
と前記MOSFET領域とは、各々のドレイン領域同
士、ウェル領域同士およびゲート電極同士がそれぞれ電
気的に接続されてなることを特徴とする請求項1ないし
請求項8のいずれかに記載の半導体装置。 - 【請求項11】 前記ボディコンタクトダイオード領域
は、耐圧の小さな高濃度接合の直列接続によって構成さ
れてなることを特徴とする請求項10記載の半導体装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27234599A JP3649056B2 (ja) | 1999-09-27 | 1999-09-27 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27234599A JP3649056B2 (ja) | 1999-09-27 | 1999-09-27 | 半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004310013A Division JP4479462B2 (ja) | 2004-10-25 | 2004-10-25 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001094083A true JP2001094083A (ja) | 2001-04-06 |
JP3649056B2 JP3649056B2 (ja) | 2005-05-18 |
Family
ID=17512597
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27234599A Expired - Lifetime JP3649056B2 (ja) | 1999-09-27 | 1999-09-27 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3649056B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007294872A (ja) * | 2006-03-29 | 2007-11-08 | Fuji Electric Device Technology Co Ltd | 高耐圧横型mosfet |
JP2008147318A (ja) * | 2006-12-08 | 2008-06-26 | Matsushita Electric Ind Co Ltd | 高耐圧半導体装置及びその製造方法 |
-
1999
- 1999-09-27 JP JP27234599A patent/JP3649056B2/ja not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007294872A (ja) * | 2006-03-29 | 2007-11-08 | Fuji Electric Device Technology Co Ltd | 高耐圧横型mosfet |
JP2008147318A (ja) * | 2006-12-08 | 2008-06-26 | Matsushita Electric Ind Co Ltd | 高耐圧半導体装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP3649056B2 (ja) | 2005-05-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100859701B1 (ko) | 고전압 수평형 디모스 트랜지스터 및 그 제조 방법 | |
KR100423249B1 (ko) | 횡형 반도체장치 | |
US4344081A (en) | Combined DMOS and a vertical bipolar transistor device and fabrication method therefor | |
JP5113317B2 (ja) | 寄生バイポーラトランジスタ作用を減少したmos構造を有する集積回路 | |
US7795638B2 (en) | Semiconductor device with a U-shape drift region | |
JP4024503B2 (ja) | 半導体装置及びその製造方法 | |
US20070007537A1 (en) | Semiconductor device | |
JP5790214B2 (ja) | 横型の絶縁ゲート型バイポーラトランジスタ | |
US20190386129A1 (en) | Power device having super junction and schottky diode | |
JP2983110B2 (ja) | 半導体装置及びその製造方法 | |
US5886384A (en) | Semiconductor component with linear current to voltage characteristics | |
KR100762545B1 (ko) | Lmosfet 및 그 제조 방법 | |
US6030870A (en) | High density MOS technology power device | |
KR100351042B1 (ko) | 역방향 차폐 모드에서도 높은 브레이크다운 전압을 갖는절연 게이트 바이폴라 트랜지스터 및 그 제조방법 | |
KR100278526B1 (ko) | 반도체 소자 | |
JP2000332247A (ja) | 半導体装置 | |
EP0665597A1 (en) | IGBT and manufacturing process therefore | |
JP3489362B2 (ja) | 半導体装置及びその製造方法 | |
JP2001094083A (ja) | 半導体装置 | |
JPH11195784A (ja) | 絶縁ゲート形半導体素子 | |
JPH09260648A (ja) | 半導体装置及びその製造方法 | |
JPH0818041A (ja) | 高耐圧半導体装置およびその製造方法 | |
KR102141845B1 (ko) | 고전력 스위칭용 반도체 소자 및 그 제조방법 | |
JPH055373B2 (ja) | ||
JP2000307120A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040806 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A132 Effective date: 20040824 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041025 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050125 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050207 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 3649056 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080225 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090225 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090225 Year of fee payment: 4 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090225 Year of fee payment: 4 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100225 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100225 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110225 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120225 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130225 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130225 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140225 Year of fee payment: 9 |
|
EXPY | Cancellation because of completion of term |