JP2001076615A - 電子放出素子の製造方法 - Google Patents
電子放出素子の製造方法Info
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Abstract
て、大型基板上にゲート電極とカソード電極との距離の
均一性に優れた電子放出素子の形成を図る。 【解決手段】 カソード配線12を覆う絶縁膜13にコ
ンタクトホール14を形成し、その内部に第1のカソー
ド電極材料膜16を埋め込む工程と、絶縁膜13上にゲ
ート電極膜17とストッパ層18を順に形成した後、そ
れらにコンタクトホール14に通じるホール19を形成
する工程と、ホール19内に第2のカソード電極材料膜
23を形成し、ホール19上の第2のカソード電極材料
膜23の表面に形成された窪み24にマスク26を埋め
込む工程と、マスク26を用いて第2のカソード電極材
料膜23をエッチバックすることにより尖形に形成して
カソード電極27を形成する工程と、ストッパ層18を
除去し、カソード電極27の上部周辺の絶縁膜13を除
去する工程とを備えた製造方法である。
Description
造方法に関し、詳しくはカソードの製造方法に特徴を持
たせた電子放出素子の製造方法に関する。
状に多数配列し、電子を真空中に放電させて、その電子
を蛍光体に照射し、その蛍光体を発光させる平面型表示
装置が米国特許4857161号に開示されている。こ
の平面表面装置の電子放出素子は、図2の(1)に示す
ように、基板110上に形成されたカソード配線111
上に絶縁膜112、ゲート電極膜113、有機膜114
を順に成膜する。次いでリソグラフィー技術により有機
膜114をパターニングしてマスクを形成する。さらに
有機膜114をマスクにしてゲート電極膜113、絶縁
膜112をエッチングし、ゲート電極113に円形状の
孔121を形成する。その後、有機膜114上に高融点
金属膜115を蒸着する。その際、カソード配線111
上にも高融点金属膜115が堆積される。
4とともにその上に形成されている高融点金属膜115
を除去する。その結果、図1の(2)に示すように、カ
ソード配線111上に高融点金属膜115の一部が残さ
れてカソード電極116が形成され、電子放出素子10
1が完成する。
技術では、高融点金属膜を蒸着法により形成するため、
成膜時間が非常に長くなり、時には24時間程度かかる
こともある。そのため、量産を困難にしている。また、
電子放出素子では、ゲート電極の中心にカソード電極の
中心が一致するように精度良く形成する必要があるが、
従来の電子放出素子の製造方法では、高融点金属膜を蒸
着法により形成している。蒸着法では蒸着源が一点であ
ることから、大型基板の周辺部ではカソード電極の中心
がずれて形成されることになる。
は、カソード電極の先端からゲート電極までの距離に依
存する。このため、上記説明したように、基板内におい
て、カソード電極の先端とゲート電極との距離は均一に
形成される必要がある。しかしながら、上記蒸着法によ
り高融点金属膜を形成したのでは、高融点金属膜のステ
ップカバリッジによって、カソード部分の高さが決まる
ため、高さの制御が極めて難しい。また、大型基板の面
内におけるカソード部分の高さの分布は、ばらつきが大
きくなり、それによって電子放出素子を用いた表示装置
では、表示素子の輝度のばらつきが大きくなる。
蒸着法を用いた電子放出素子の製造方法では、大型基板
上で均一にかつ制御性良くカソード電極を形成すること
は極めて困難であった。
決するためになされた電子放出素子の製造方法であっ
て、基板上に形成したカソード配線を覆う絶縁膜に前記
カソード配線に通じるコンタクトホールを形成した後、
前記コンタクトホール内に第1のカソード電極材料膜を
埋め込む工程(例えば第1の電極材料をエッチバックす
る工程も含む)と、前記絶縁膜上にゲート電極膜とスト
ッパ層を順に形成した後、前記ストッパ層と前記ゲート
電極膜に前記コンタクトホールに通じるホールを形成す
る工程と、前記ストッパ層上と前記ホール内に第2のカ
ソード電極材料膜を形成する工程と、前記ホールにより
前記第2のカソード電極材料膜の表面に形成された窪み
にマスクを埋め込む工程と、前記マスクを用いて前記第
2のカソード電極材料膜をエッチバックすることにより
尖形に形成してカソード電極を形成する工程と、前記ス
トッパ層を除去するとともに、前記カソード電極の上部
周辺の前記絶縁膜を除去する工程とを備えた製造方法で
あり、第1のカソード電極材料膜は、スパッタリングも
しくはCVD法により形成する。
カソード電極材料膜をスパッタリングもしくはCVD法
により成膜することから、従来の蒸着法による成膜より
成膜時間が大幅に短縮される。そのため、量産が容易に
なる。またコンタクトホール内に第1、第2のカソード
電極材料を埋め込んだ後、コンタクトホールの中央部上
に形成される窪みにマスクを形成して第2、第1のカソ
ード電極材料をエッチバックすることから、ゲート電極
に形成したホールの中心にカソード電極の中心が配置さ
れるように、カソード電極が形成される。さらに、2度
の成膜によって第1、第2のカソード電極材料を形成す
ることから、第2のカソード電極材料膜の膜厚によりカ
ソード電極の高さを制御することが容易になり、それに
よって、カソード電極の高さの制御が容易になる。した
がって、大きな基板に電子放出素子が制御性良く形成さ
れる。
を、図1の製造工程図によって説明する。
グによって、基板11上にカソード配線12を形成する
ための積層膜を成膜する。その積層膜は、例えば、基板
11上に、厚さが20nmのチタン膜、厚さが20nm
の窒化チタン膜、厚さが5nmのチタン膜、厚さが40
0nmのアルミニウム−銅合金膜膜、厚さが5nmのチ
タン膜、厚さが100nmの窒化チタン膜を順に積層し
て形成する。その後、レジスト塗布、リソグラフィー技
術によりカソード配線を形成するためのレジストマスク
(図示せず)を形成し、それをエッチングマスクに用い
て上記積層膜をエッチング加工してカソード配線12を
形成する。その後、レジストマスクを除去する。
線12を覆う絶縁膜13を、例えばシリコン酸化膜で形
成する。このシリコン酸化膜は、例えば原料ガスにテト
ラエトキシシラン(TEOS)を用いたプラズマCVD
法により。例えば700nmの厚さに形成する。その
後、レジスト塗布、リソグラフィー技術によりコンタク
トホールを形成するためのレジストマスク(図示せず)
を形成し、それをエッチングマスクに用いて上記絶縁膜
13をエッチング加工して、上記カソード配線12に通
じる、例えば直径が0.5μmのコンタクトホール14
を形成する。その後、レジストマスクを除去する。
ンタクトホール14の内面および上記絶縁膜13上に第
1の密着層15を、例えばスパッタリングによって、窒
化チタンを30nmの厚さに堆積して形成する。さらに
減圧CVD法によって、上記コンタクトホール14の内
部および上記絶縁膜13上に第1のカソード電極材料膜
16を、例えばタングステンを600nmの厚さに堆積
して形成する。
6、第1の密着層15をエッチバックする。その結果、
図1の(3)に示すように、コンタクトホール14の内
部のみに第1の密着層15を介して第1のカソード電極
材料膜16が残るようにする。その際、第1のカソード
電極材料膜16の高さは、コンタクトホール14の開口
部14aより0.1μm程度低くなるように、上記エッ
チバックを行う。
電極材料膜16のエッチバックには、例えばエッチング
ガスに、サルファーヘキサフルオライド(SF6 )単独
のガス、サルファーヘキサフルオライド(SF6 )とア
ルゴン(Ar)との混合ガス、サルファーヘキサフルオ
ライド(SF6 )と窒素(N2 )との混合ガスもしくは
サルファーヘキサフルオライド(SF6 )と塩素(Cl
2 )との混合ガスを用いる。また第1の密着層15のエ
ッチバックには、塩素(Cl2 )単独のガス、塩素(C
l2 )とアルゴン(Ar)との混合ガス、塩素(C
l2 )と窒素(N2)との混合ガスもしくは塩素(Cl
2 )と三塩化ホウ素(BCl3 )との混合ガスを用い
る。
縁膜13上、第1のカソード電極材料膜16上等にゲー
ト電極膜17を、例えばスパッタリングによって、窒化
チタンを100nmの厚さに堆積して形成する。さら
に、ゲート電極膜17上にストッパ層18を、例えば酸
化シリコンを50nmの厚さに堆積して形成する。次い
でレジスト塗布、リソグラフィー技術により上記コンタ
クトホール14よりも大きい径のホールを形成するため
のレジストマスク(図示せず)を形成し、それをエッチ
ングマスクに用いて上記ストッパ層18およびゲート電
極膜17をエッチング加工して、上記コンタクトホール
14に通じる、例えば直径が0.55μmのホール19
を形成する。その後、レジストマスクを除去する。この
ようにして、ゲート電極21を形成する。
ール19の内面および上記ストッパ層18上に第2の密
着層22を、例えばスパッタリングによって、窒化チタ
ンを30nmの厚さに堆積して形成する。さらに減圧C
VD法によって、上記第2の密着層22上に第2のカソ
ード電極材料膜23を、例えばタングステンを550n
mの厚さに堆積して形成する。この第2のカソード電極
材料膜23の厚さは、上記ホール19の直径の長さもし
くはその直径以下の長さとする。上記第2のカソード電
極材料膜23の成膜では、成膜の特性上、ホール19上
に窪み24を生じる。
上記第2のカソード電極材料膜23上にレジスト膜25
を例えば350nmの厚さに形成した後、そのレジスト
膜25をエッチバックして、図1の(6)に示すよう
に、上記第2のカソード電極材料膜23に形成された窪
み24のみに上記レジスト膜25を残してマスク26を
形成する。上記窪み24は、上記第2のカソード電極材
料膜23が減圧CVD法によって成膜されることから、
その成膜の特性によりホール19の中央部上に形成され
る。
3、第2の密着層22をエッチバックする。その結果、
図1の(7)に示すように、コンタクトホール14の内
部に、上記第1のカソード電極材料膜16上に第2の密
着層22を介して第2のカソード電極材料膜23が尖形
に残るようにする。このようにして、第1、第2の密着
層15、22を介して第1のカソード電極材料膜16お
よび第2のカソード電極材料膜23からなる尖形のカソ
ード電極27が形成される。
チバックには、上記第1のカソード電極材料膜16のエ
ッチバックと同様なるエッチングガスを用い、レジスト
膜25と第2のカソード電極材料膜23との選択比が例
えばおよそ3程度になるようなエッチング条件で行う。
また第2の密着層22のエッチバックには、上記第1の
密着層15のエッチバックと同様なる塩素系のエッチン
グガスを用いる。
ットエッチングにより、上記ストッパ層18〔前記図1
の(5)参照〕を除去するとともに、カソード電極27
の上部周辺の上記絶縁膜13をエッチングする。このウ
エットエッチングでは、ストッパ層18および絶縁膜1
3がシリコン酸化膜で形成されていることからフッ酸を
用いる。その結果、ゲート電極21に形成されたホール
19の中央部にカソード電極27の尖形部分27aが位
置する電子放出素子10が形成される。
電極材料膜16、23に、タングステンを用いたが、モ
リブデン、チタン、ニオブ、タンタル、クロム等の高融
点金属材料を用いることも可能である。また、カソード
電極27を尖形に形成するためにレジスト膜25を用い
たが、第2のカソード電極材料膜23をエッチバックす
る際に、エッチバック選択比が3程度になる物質膜であ
れば何でもよく、例えば、ポリイミド膜、SOG膜等を
用いることができる。また、第2のカソード電極材料膜
23に形成した窪み24にレジスト膜25を残す方法
は、上記説明したエッチバック以外に、化学的機械研磨
のような研磨法を用いることも可能である。
ッチバック(第1のエッチバック)後にゲート電極21
を形成するため、第1のエッチバックでは第1のカソー
ド電極材料膜16をエッチングしすぎないようにする必
要がある。
カソード電極材料膜16をスパッタリングもしくはCV
D法により成膜することから、従来の蒸着法による成膜
より成膜時間が大幅に短縮される。またコンタクトホー
ル14内に2度の成膜により第1、第2のカソード電極
材料膜16、23を埋め込んだ後、コンタクトホール1
4の中央部上に形成される窪み24にマスクを形成して
第2のカソード電極材料膜23をエッチバックすること
から、ゲート電極21に形成したホール19の中心にカ
ソード電極27の中心が配置されるように、カソード電
極27が形成される。さらに、2度の成膜により第1、
第2のカソード電極材料膜16、23を形成することか
ら、第2のカソード電極材料膜23の膜厚によりカソー
ド電極27の高さを制御することが容易になる。
膜する際に第1のカソード電極材料膜16の上部に形成
される第2のカソード電極材料膜23は配向性に優れた
部分が電極の先端となるので、カソード電極27の電子
放出性能の寿命向上が図れる。
コンタクトホール内に2度の成膜により第1、第2のカ
ソード電極材料を埋め込んだ後、コンタクトホールの中
央部上に形成される窪みにマスクを形成して第2、第1
のカソード電極材料膜をエッチバックするので、ゲート
電極に形成したホールの中心にカソード電極の中心を配
置することができる。さらに、2度の成膜によりカソー
ド電極材料膜を形成するので、第2のカソード電極材料
膜の膜厚によりカソード電極の高さを制御することが容
易にできる。したがって、第2のカソード電極材料膜を
エッチバックすることで、カソード電極とゲート電極と
の距離を高精度に決定することができる。よって、大型
基板に複数の電子放出素子を形成した場合、各電子放出
素子のカソード電極形状の面内分布が均一になり、表面
素子の輝度のばらつきが低減されるので、表面装置の品
質の向上が図れる。
ッチバックした後にゲート電極を形成し、しかもゲート
電極膜上にストッパ層を形成しているので、ゲート電極
の劣化が防止され、安定した電子放出素子を製造するこ
とができる。
ッタリングもしくはCVD法により成膜するので、従来
の蒸着法による成膜より成膜時間が大幅に短縮すること
ができる。
程図である。
…コンタクトホール、16…第1のカソード電極材料
膜、17…ゲート電極膜、18…ストッパ層、19…ホ
ール、23…第2のカソード電極材料膜、24…窪み、
26…マスク、27…カソード電極
Claims (2)
- 【請求項1】 基板上に形成したカソード配線を覆う絶
縁膜に前記カソード配線に通じるコンタクトホールを形
成した後、前記コンタクトホール内に第1のカソード電
極材料膜を埋め込む工程と、前記絶縁膜上にゲート電極
膜とストッパ層を順に形成した後、前記ストッパ層と前
記ゲート電極膜に前記コンタクトホールに通じるホール
を形成する工程と、前記ストッパ層上と前記ホール内に
第2のカソード電極材料膜を形成する工程と、前記ホー
ルにより前記第2のカソード電極材料膜の表面に形成さ
れた窪みにマスクを埋め込む工程と、前記マスクを用い
て前記第2のカソード電極材料膜をエッチバックするこ
とにより尖形に形成してカソード電極を形成する工程
と、前記ストッパ層を除去するとともに、前記カソード
電極の上部周辺の前記絶縁膜を除去する工程とを備えた
ことを特徴とする電子放出素子の製造方法。 - 【請求項2】 第1のカソード電極材料膜は、スパッタ
リングもしくはCVD法により形成することを特徴とす
る請求項1記載の電子放出素子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25245099A JP4019568B2 (ja) | 1999-09-07 | 1999-09-07 | 電子放出素子の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25245099A JP4019568B2 (ja) | 1999-09-07 | 1999-09-07 | 電子放出素子の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001076615A true JP2001076615A (ja) | 2001-03-23 |
JP4019568B2 JP4019568B2 (ja) | 2007-12-12 |
Family
ID=17237558
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25245099A Expired - Fee Related JP4019568B2 (ja) | 1999-09-07 | 1999-09-07 | 電子放出素子の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4019568B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004119018A (ja) * | 2002-09-20 | 2004-04-15 | Japan Fine Ceramics Center | 電子放出素子 |
CN1310277C (zh) * | 2002-08-21 | 2007-04-11 | 三星Sdi株式会社 | 具有碳基发射极的场发射显示器 |
-
1999
- 1999-09-07 JP JP25245099A patent/JP4019568B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1310277C (zh) * | 2002-08-21 | 2007-04-11 | 三星Sdi株式会社 | 具有碳基发射极的场发射显示器 |
JP2004119018A (ja) * | 2002-09-20 | 2004-04-15 | Japan Fine Ceramics Center | 電子放出素子 |
Also Published As
Publication number | Publication date |
---|---|
JP4019568B2 (ja) | 2007-12-12 |
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