KR100287060B1 - 전계 방출 소자의 제조 방법 - Google Patents

전계 방출 소자의 제조 방법 Download PDF

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Abstract

본 발명은 삼극형 전계 방출 소자의 제조 방법에 관한 것으로 특히, 트랜스퍼 몰드 방법으로 에미터 팁과 높이가 일치되도록 게이트 전극을 미리 형성하는 방법에 관한 것이다.
종래의 트랜스퍼 몰드 방법에 의한 전계 방출 소자의 제조 방법에서는 게이트 전극을 미리 만들지 않거나, 만들더라도 게이트 전극과 에미터 팁끝의 높이를 일치시키지 못하는 문제점이 발생한다.
본 발명에서는 게이트 전극을 미리 형성시키고 게이트 절연막을 제어하여 에미터 팁을 형성시키는 트랜스퍼 몰드 방법으로 전계 방출 소자를 제조하므로, 게이트 전극과 에미터 팁 끝의 높이를 일치시킬 수 있으며, 높이 대 폭의 비율이 높은 팁을 제조할 수 있어서 팁과 게이트를 근접 시키면서 게이트와 캐소드 간의 간격은 멀리 하여 게이트 캐소드 간의 누설 전류가 작은 구조를 형성 시킬 수 있다.

Description

전계 방출 소자의 제조 방법
본 발명은 전계 방출 소자(field emitter device)의 제조 방법에 관한 것으로 특히, 트랜스퍼 몰드(transfer mold) 방법에 의한 에미터 팁과 높이가 일치되도록 게이트 전극을 미리 형성하는 방법에 관한 것이다.
전계 방출 소자는 마이크로파 소자, 평판 디스플레이 및 센서 등으로 이용되는데 특히, FED(Field Emission Dispaly)에 응용하는 연구가 활발히 이루어 지고 있다. 이러한 전계 방출 소자는 일반적으로 식각에 의한 방법, 전자선 증착법을 이용하여 제작하는 방법 및 트랜스퍼 몰드 방법 등을 이용하여 제조되는데 트랜스퍼 몰드 방법의 특징은 에미터(emitter) 팁을 가진 실리콘 기판을 유리 기판 상부에 접착(tiling)하여 큰 면적의 평판 디스플레이를 제작할 수 있으며, 몰드(mold) 형태 상부에는 증착 온도, 식각 등에 구애를 받지 않으므로 어떠한 전계 방출 물질이라도 증착하기가 용이한 장점이 있다.
도 1은 전계 방출 디스플레이의 단면도로써, 도면을 참조하여 일반적인 전계 방출 소자의 동작 원리를 설명하고자 한다.
도 1에 도시된 것과 같이, 스페이서(16)를 사용하여 진공 패키징된 전계 방출 소자는 게이트 전극(12) 제어에 의하여 에미터 팁(11)으로부터 전자를 방출시키고, 이 방출된 전자는 아노드(anode) 전극(14) 및 형광체(13)가 형성된 하부 기판 (15)에 충돌되어 형광체(13)의 음극 발광으로 화상을 표시하게 된다.
위와 같은 전계 방출 소자가 트랜스퍼 몰드(transfer mold)법에 의하여 제조되는 경우를 도면을 통하여 설명하고자 한다.
도 2(a) 내지 도 2(d)는 종래의 기술에 의한 전계 방출 소자의 제조 방법을 설명하기 위해 도시한 단면도이다.
도 2(a)는 실리콘 기판(21) 상부에 절연막(22)을 증착하고, 감광막(23)을 이용하여 패터닝한 단면도이다.
도 2(b)에 도시된 것과 같이, 패터닝된 절연막(22)을 마스크로하여 실리콘 기판(21)을 식각하되, KOH 용액을 이용한 비등방성 식각을 실시하여 에미터 팁 형성을 위한 뾰족한 홈(24)을 형성한다. 형성된 홈(24)을 포함한 전체 구조 상부에 게이트 전열막(25)을 증착한 후, 에미터 팁(26)을 형성하기 위한 물질을 증착한다.
도 2(c)는 도 2(b)의 구조를 뒤집어 에미터 팁(26) 하부면에 유리 기판(27)에 접착시킨 단면도이다.
다음 공정으로 도 1(d)에 도시된 것과 같이, KOH 용액을 이용하여 실리콘 기판(21)을 제거한 후, 에미터 팁 끝부분을 제외한 선택된 영역에 게이트 전극(28)을 형성하기 위한 물질을 증착하고, 게이트 절연막(25)의 일부를 식각하여 게이트 전극(28)을 형성한다.
위와 같은 방법에 의해 제조된 전계 방출 소자는 몰드법의 장점을 가지지만, 게이트 전극(28)을 유리 기판(27) 상에서 제조해야 하는 단점이 있다.
따라서, 위와 같은 문제점을 해결하기 위하여 다음 도면에 도시된 것과 같은 방법으로 전계 방출 소자를 제조하기도 한다. 도 3(a) 내지 도 3(d)는 종래의 기술에 의한 전계 방출 소자의 제조 방법에 대한 또다른 실시 예로써, 도 2(a)에 도시된 것과 같이, 실리콘 기판(31) 상부에 절연막(32), 게이트 전극(33), 절연막(34)을 순차로 증착한 후, 선택된 영역을 패터닝한다.
도 3(b)는 도 2(b)의 공정과 같은 방법으로, 패터닝된 절연막(34)을 마스크로 하여 실리콘 기판(31)을 식각하되, KOH 용액을 이용한 비등방성 식각을 실시하여 에미터 팁 형성을 위한 뾰족한 홈(35)을 형성한다. 그리고, 형성된 홈(35)을 포함한 전체 구조 상부에 게이트 전열막(36)을 증착한다.
도 3(c)는 게이트 절연막(36) 상부에 에미터 팁(37)을 형성한 단면도이다.
다음 공정으로 도 3(d)에 도시된 것과 같이, 도 3(c)의 구조를 뒤집어 실리콘 기판(31) 상부에 아노드 전극(38) 물질을 증착한 후, 선택된 영역을 식각하여 아노드 전극(38)을 형성하고, 이어서 실리콘 기판 (31) 및 게이트 절연막(36)의 일부를 순차로 식각하여 에미터 팁(37)의 끝 부분이 노출되도록 함으로 전계 방출 소자를 완성한다.
그러나 위와 같은 방법으로 제조된 전계 방출 소자는 에미터 팁(37)의 끝이 게이트 전극(33) 보다 높게 형성되므로, 게이트 전극(33)에 의한 전기장이 효과적으로 인가되지 못하는 단점이 있다.
따라서 종래의 기술에 의한 전계 방출 소자의 제조 방법에서는 게이트 전극을 미리 만들지 않거나, 만들더라도 게이트 전극과 에미터 팁끝의 높이를 일치시키지 못하는 문제점이 발생한다.
본 발명은 에미터 팁의 끝 부분과 게이트 전극이 일치하도록 하고, 높이 대 폭의 비율이 높게 팁을 만들어 누설 전류를 줄이면서 게이트와 에미터를 근접 시킬 수 있는 전계 방출 소자를 제조하여 게이트 전극에 의한 효과적인 전계가 인가가 이루어지도록 하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 전계 방출 소자 제조 방법은, 기판 상의 선택된 영역에 제 1 절연막 및 게이트 전극을 순차로 형성한 후, 전체 구조 상부에 게이트 절연막을 형성하되, 에미터 팁을 형성하기 위한 물질이 매립될 수 있도록 경사진 홈이 파인 게이트 절연막을 형성하는 단계와, 상기 홈의 최하단부가 상기 게이트 전극과 일치되도록 제 2 절연막 증착으로 높이를 제어하는 단계와, 상기 제 2 절연막 상부에 에미터 팁을 형성하고, 전체 구조를 뒤집어 상기 에미터 팁을 유리 기판 상에 접착하는 단계와, 상기 실리콘 기판 및 제 1 절연막을 순차로 제거한 후, 게이트 절연막 및 제 2 절연막의 일부분을 식각하여 상기 에미터 팁이 노출되도록 하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
또한, 본 발명의 다른 적용 예로, (100) 결정 방향을 가지는 실리콘 기판 상의 선택된 영역에 제 1 절연막, 게이트 전극 및 버퍼 절연막을 순차로 형성한 후, 버퍼 절연막을 마스크로 하여 실리콘 기판의 일부를 식각하되, 에미터 팁을 형성하기 위한 물질이 매립될 수 있도록 경사진 홈을 형성하는 단계와, 전체 구조 상부에 상기 경사진 홈의 면을 따라 게이트 절연막 및 제 2 절연막을 순차로 증착하되, 홈의 최하단부가 상기 게이트 전극과 일치되도록 제 2 절연막의 높이를 제어하여 증착하는 단계와, 상기 제 2 절연막 상부에 에미터 팁을 형성하고, 전체 구조를 뒤집어 상기 에미터 팁을 유리 기판 상에 접착하는 단계와, 상기 실리콘 기판 및 제 1 절연막을 순차로 제거한 후, 게이트 절연막 및 제 2 절연막의 일부분을 식각하여 상기 에미터 팁이 노출되도록 하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1은 전계 방출 소자의 단면도.
도 2(a) 내지 도 2(d)는 종래의 기술에 의한 전개 방출 소자의 제조 방법을 설명하기 위해 도시한 단면도.
도 3(a) 내지 도 3(d)는 종래의 기술에 의한 전계 방출 소자의 제조 방법에 대한 또다른 실시 예를 설명하기 위해 도시한 단면도.
도 4(a) 내지 도 4(f)는 본 발명에 따른 전계 방출 소자의 제조 방법을 설명하기 위해 도시한 단면도.
도 5(a) 내지 도 5(g)는 본 발명에 다른 전계 방출 소자의 제조 방법에 대한 또다른 실시 예를 설명하기 위해 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
11, 26, 37, 48 및 59 : 에미터 팁 12, 28, 33, 43 및 53 : 게이트 전극
13 : 형광층 14 및 38 : 아노드 전극
15 : 상부 기판 16 : 스페이서
21, 31 및 51 : 실리콘 기판
22, 32, 34, 42, 44, 46, 52, 54 및 57 : 절연막
23 : 감광막
24, 35, 47, 55 및 58 : 에미터팁 형성을 위한 홈
25, 36, 45, 및 56 : 게이트 절연막 27, 49 및 60 : 유리 기판
41 : 기판
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 4(a) 내지 도 4(f)는 본 발명에 따른 전계 방출 소자의 제조 방법을 설명하기 위해 도시한 단면도이다.
먼저 도 4(a)는 종래의 기술과 같은 방법으로, 기판(41) 상부에 100 nm ~ 700 nm 두께의 제 1 절연막(42), 200 nm ~ 500 nm 두께의 게이트 전극(43) 그리고 100 nm ~ 700 nm 두께의 버퍼 절연막(44)을 순차로 증착한 후, 선택된 영역을 패터닝한 단면도이다. 게이트 전극(43)은 폴리실리콘이나 금속을 사용하여 형성한다.
도 4(b)에 도시된 것과 같이, 도 4(a)의 전체 구조 상부에 게이트 절연막(45)을 증착하되, 에미터 팁을 형성하기 위한 공간을 확보하기 위해 상부면이 경사지도록 하여 오목한 홈이 형성되도록 한다. 게이트 절연막(45)을 이와 같이 형성하기 위해서는 증착과 식각을 여러번 반복하는 방법 즉, 사일렌(SiH4) 가스 또는 디사일렌(Si2H6) 가스를 이용하거나 산화질소(N2O) 가스 또는 산소(O2) 가스를 이용한 플라즈마 화학기상증착 반응로에서 200nm 두께의 절연막을 증착한 후, 아르곤(Ar) 가스를 이용하여 100nm 두께를 식각하는 공정을 여러번 반복하는 방법을 이용한다.
다른 방법으로는 사이드 월 스페이서(side wall spacer)를 다층으로 형성하거나, BPSG(Borophospher Silicate Glass) 또는 PSG(phospher Silicate Glass) 박막을 고온에서 플로우(flow) 시켜 에미터 전극 물질이 잘 매립될 수 있도록 면을 경사지게 형성시킨다. 또한 BPSG 리플로우(reflow) 공정 후 사이드 월 스페이서 절연막을 형성시키는 방법을 사용한다. 이렇게 하는 경우, 팁의 높이 대 폭의 비율이 높아져 팁과 게이트를 근접시키면서 게이트의 누설 전류가 없는 구조를 형성할 수 있다.
도 4(c)와 같이, 위와 같은 전체 구조 상부에 두께를 제어하면서 제 2 절연막(46)층 증착하되, 에미터 팁의 끝부분이 형성될 경사진 홈의 최하단부(47)와 게이트 전극(33)이 같은 높이로 일히찰 수 있도록 제어한다. 이 때 제 2 절연막(46) 증착시 에미터 팁의 끝 부분이 뾰족하게 형성되도록 홈의 최하단부(47)를 제어하는 것도 중요하다.
다음 공정으로 도 4(d)는 경사진 홈을 포함한 전체 구조 상부에 폴리실리콘, 금속, 다이아몬드 및 다이아몬드상 탄소 등 낮은 일함수 물질을 증착하여 에미터 팁(48)을 형성한 단면도이다.
도 4(e)에 도시된 것과 같이, 도 4(d)의 구조를 뒤집어 유리 기판(49) 상부에 접착 시킨다. 이 때 에미터 팁(48) 하부면에 완충막(도시 안됨)을 증착한 후, 수지와 같은 접착제를 사용하거나 정전접합의 방법으로 유리 기판(49)과 접착시킨다.
도 4(f)는 KOH 용액을 사용하여 실리콘 기판(41)을 완전히 제거하고, 제 1 절연막(42)을 식각한 후, 이어서 게이트 절연막(45) 및 제 2 절연막(46)의 일부분을 순차로 식각하여 에미터 팁(48)이 노출되도록 전계 방출 소자를 완성한 단면도이다.
도 5(a) 내지 도 4(a)와 같은 방법으로, (100) 결정 방향을 가지는 실리콘 기판(51) 상부에 제 1 절연막(52), 게이트 전극(53) 및 버퍼 절연막(54)을 순차로 증착한 후, 선택된 영역을 패터닝한 단면도이다.
도 5(b)에 도시된 것과 같이, 버퍼 절연막(54)을 마스크로 하여, 실리콘 기판(51)을 식각하되, KOH 용액을 사용한 등방성 식각을 실시하여 에미터 팁이 형성될 홈(55)을 식각한다.
도 5(c)는 도 5(b)의 전체 구조 상부에 게이트 절연막(56)을 증착한 단면도로써, 도 4(b)의 공정과 같은 방법으로 실시한다.
도 5(d)에 도시된 것과 같이, 게이트 절연막(56) 상부에 두께를 제어하면서 제 2 절연막(57)을 증착하되, 에미터 팁의 끝부분이 형성될 경사진 홈의 최하단부(58)와 게이트 전극(33)이 같은 높이로 일치할 수 있도록 제어한다. 이 때 제 2 절연막(57) 증착시 에미터 팁의 끝 부분이 뾰족하게 형성되도록 홈의 최하단부(58)를 제어하는 것도 중요하다.
도 5(e)는 경사진 홈을 포함한 전체 구조 상부에 낮은 일함수 물질을 증착하여 에미터 팁을(59) 형성한 단면도이다.
도 5(f)에 도시된 것가 같이, 도 5(e)의 구조를 뒤집어 유리 기판(60) 상부에 접착 시킨다. 이 방법은 도 4(e)의 방법과 같다.
도 5(g)는 KOH 용액을 사용하여 실리콘 기판(51)을 완전히 제거하고, 제 1 절연막(52)을 제거하면서 게이트 절연막(56) 및 제 2 절연막(57)의 일부분을 순차로 식각하여 에미터 팁(48)이 노출되도록 한 도 4(f)와 같은 전계 방출 소자를 완성한 단면도이다.
상술한 바와 같이 본 발명에 의하면, 전계 방출 소자에서 전자를 방출 시킬 수 있는 여러 가지 종류의 전계 방출 팁을 트랜스퍼 몰드 방법을 이용하여 뾰족하게 형성시키는 방법으로, 종래의 기술에 의한 방법과 달리 에미터 팁의 끝의 높이가 일치하는 게이트 전극을 미리 제작하는 것과 게이트 누설 전류를 줄이면서 게이트 에미터 팁간의 간격을 줄여 저전압에서 동작 가능한 것을 특징으로 한다. 또한, 이러한 방법을 사용하면 제조된 소자를 유리 기판 위에서 바로 진공 패키징할 수 있을 뿐 아니라, 큰 면적의 평판 디스플레이를 제조할 수 있는 탁월한 효과가 있다.

Claims (16)

  1. 기판 상의 선택된 영역에 제 1 절연막 및 게이트 전극을 순차로 형성한 후, 전체 구조 상부에 게이트 절연막을 형성하되, 에미터 팁을 형성하기 위한 물질이 매립될 수 있도록 경사진 홈이 파인 게이트 절연막을 형성하는 단계와, 상기 홈의 최하단부가 상기 게이트 전극과 일치되도록 제 2 절연막 증착으로 높이를 제어하는 단계와, 상기 제 2 절연막 상부에 에미터 팁을 형성하고, 전체 구조를 뒤집어 상기 에미터 팁을 유리 기판 상에 접착하는 단계와, 상기 실리콘 기판 및 제 1 절연막을 순차로 제거한 후, 게이트 절연막 및 제 2 절연막의 일부분을 식각하여 상기 에미터 팁이 노출되도록 하는 단계를 포함하여 이루어지는 것을 특징으로 하는 전계 방출 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 게이트 절연막은 BPSG 박막 혹은 PSG 박막을 고온에서 플로우(flow)시켜 형성하거나 부가적으로 홀 사이드 월 스페이서 절연막을 형성시키는 것을 특징으로 하는 전계 방출 소자의 제조 방법.
  3. 제 1 항에 있어서, 상기 게이트 절연막은 사일렌(SiH4) 가스, 디사일렌(Si2H6) 가스, 산화질소 (N2O) 가스 및 산소(O2) 가스 중 어느 하나를 이용한 플라즈마 화학기상증착 반응로에서 증착한 후, 아르곤(Ar) 가스를 이용하여 소정 두께를 식각하는 공정을 여러번 반복하여 형성하는 것을 특징으로 하는 전계 방출 소자의 제조 방법.
  4. 제 1 항에 있어서, 상기 게이트 절연막은 사이드 월 스페이서를 다층으로 형성하는 것을 특징으로 하는 전계 방출 소자의 제조 방법.
  5. 제 1 항에 있어서, 상기 제 1 절연막은 50 nm ~ 2,000 nm 두께로 형성되는 것을 특징으로 하는 전계 방출 소자의 제조 방법.
  6. 제 1 항에 있어서, 상기 게이트 전극은 폴리실리콘 및 금속중 어느 하나를 사용하는 것을 특징으로 하는 전계 방출 소자의 제조 방법.
  7. 제 1 항에 있어서, 상기 에미터 팁을 유리 기판 상에 접착하는 공정은 에미터 팁 하부면에 완충막을 증착하고 수지와 같은 접착제를 사용하는 거나 정접합의 방법으로 접합시키는 것을 특징으로 하는 전계 방출 소자의 제조 방법.
  8. 제 1 항에 있어서, 상기 에미터 물질로 폴리 실리콘, 금속, 다이아몬드, 다이아몬드 상 탄소, 질화 화합물, 카바이드 화합물과 같은 저일함수 물질을 증착하는 것을 특징으로 하는 전계 방출 소자의 제조 방법.
  9. (100) 결정 방향을 가지는 실리콘 기판 상의 선택된 영역에 제 1 절연막, 게이트 전극 및 버퍼 절연막을 순차로 형성한 후, 버퍼 절연막을 마스크로 하여 실리콘 기판의 일부를 식각하되, 에미터 팁을 형성하기 위한 물질이 매립될 수 있도록 경사진 홈을 형성하는 단계와, 전체 구조 상부에 상기 경사진 홈의 면을 따라 게이트 절연막 및 제 2 절연막을 순차로 증착하되, 홈의 최하단부가 상기 게이트 전극과 일치되도록 제 2 절연막의 높이를 제어하여 증착하는 단계와, 상기 제 2 절연막 상부에 에미터 팁을 형성하고, 전체 구조를 뒤집어 상기 에미터 팁을 유리 기판 상에 접착하는 단계와, 상기 실리콘 기판 및 제 1 절연막을 순차로 제거한 후, 게이트 절연막 및 제 2 절연막의 일부분을 식각하여 상기 에미터 팁이 노출되도록 하는 단계를 포함하여 이루어지는 것을 특징으로 하는 전계 방출 소자의 제조 방법.
  10. 제 9 항에 있어서, 상기 게이트 절연막 BPSG 박막 혹은 PSG 박막을 고온에서 플로우(flow)시켜 형성하거나 부가적으로 홀 사이드 월 스페이스 절연막을 형성시키는 것을 특징으로 하는 전계 방출 소자의 제조 방법.
  11. 제 9 항에 있어서, 상기 게이트 절연막은 사일렌(SiH4) 가스, 디사일렌(Si2H6) 가스, 산화질소 (N2O) 가스 및 산소(O2) 가스 중 어느 하나를 이용한 플라즈마 화학기상증착 반응로에서 증착한 후, 아르곤(Ar) 가스를 이용하여 소정 두께를 식각하는 공정을 여러번 반복하여 형성하는 것을 특징으로 하는 전계 방출 소자의 제조 방법.
  12. 제 9 항에 있어서, 상기 게이트 절연막은 사이드 월 스페이서를 다층으로 형성하는 것을 특징으로 하는 전계 방출 소자의 제조 방법.
  13. 제 9 항에 있어서, 상기 제 1 절연막 및 버퍼 절연막은 50 nm ~ 2,000 nm 두께로 형성되는 것을 특징으로 하는 전계 방출 소자의 제조 방법.
  14. 제 9 항에 있어서, 상기 게이트 전극은 폴리실리콘 및 금속중 어느 하나를 사용하는 것을 특징으로 하는 전계 방출 소자의 제조 방법.
  15. 제 9 항에 있어서, 상기 에미터 팁을 유리 기판 상에 접착하는 공정은 에미터 팁 하부면에 금속 완충막을 증착하고 수지와 같은 접착제를 사용하거나 정전 접합의 방법으로 접착시키는 것을 특징으로 하는 전계 방출 소자의 제조 방법.
  16. 제 9 항에 있어서, 상기 에미터 물질로 폴리 실리콘, 금속, 다이아몬드, 다이아몬드 상 탄소, 질화 화합물, 카바이드 화합물과 같은 저일함수 물질을 증착하는 것을 특징으로 하는 전계 방출 소자의 제조 방법.
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