JP2001069750A - チョッパ型スイッチング電源 - Google Patents
チョッパ型スイッチング電源Info
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- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
- H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
- H02M3/1563—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators without using an external clock
Abstract
(57)【要約】
【課題】負荷が軽くなるときにも、変換効率の低下を防
止する。 【解決手段】主スイッチング素子５のオンオフを制御す
る発振回路１には、一方の端子が直流源に接続された第
１のインダクタＬ１と、第１のインダクタＬ１の他方の
端子と接地レベルとの接続を開閉する発振用スイッチン
グ素子Ｑ２と、第１のインダクタＬ１と誘導結合され、
発振用スイッチング素子Ｑ２がオンとなるときには、発
振用スイッチング素子Ｑ２をオンにする帰還出力を発生
する第２のインダクタＬ２と、直流出力２２の電圧誤差
を検出すると共に、検出した電圧誤差が直流出力２２の
電圧の上昇を示すときには、上昇分に対応して、発振用
スイッチング素子Ｑ２に導かれる帰還出力のレベルを減
少させる電圧安定化回路２とを備えている。
止する。 【解決手段】主スイッチング素子５のオンオフを制御す
る発振回路１には、一方の端子が直流源に接続された第
１のインダクタＬ１と、第１のインダクタＬ１の他方の
端子と接地レベルとの接続を開閉する発振用スイッチン
グ素子Ｑ２と、第１のインダクタＬ１と誘導結合され、
発振用スイッチング素子Ｑ２がオンとなるときには、発
振用スイッチング素子Ｑ２をオンにする帰還出力を発生
する第２のインダクタＬ２と、直流出力２２の電圧誤差
を検出すると共に、検出した電圧誤差が直流出力２２の
電圧の上昇を示すときには、上昇分に対応して、発振用
スイッチング素子Ｑ２に導かれる帰還出力のレベルを減
少させる電圧安定化回路２とを備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、入力された電圧を
昇圧するチョッパ型スイッチング電源に係り、より詳細
には、スイッチング素子のオンオフを制御する発振回路
を、互いに結合された一対のインダクタを用いて発振を
行う発振回路としたチョッパ型スイッチング電源に関す
るものである。
昇圧するチョッパ型スイッチング電源に係り、より詳細
には、スイッチング素子のオンオフを制御する発振回路
を、互いに結合された一対のインダクタを用いて発振を
行う発振回路としたチョッパ型スイッチング電源に関す
るものである。
【０００２】
【従来の技術】簡単な回路構成を用いて昇圧した直流出
力を得ることが可能なチョッパ型スイッチング電源の１
つに、特開昭６２−４８２５９号の第１図のブロック２
に示す構成のように、スイッチング素子が発振回路の一
部となる自励式のチョッパ型スイッチング電源がある。
しかし、自励式のチョッパ型スイッチング電源を用い
て、例えば、１０Ｗを越えるような直流出力を得ようと
するすると、負荷が変化するときには、発振が停止する
という不具合を招き易い。一方、発振が停止しにくいよ
うに素子定数を設定する場合では、変換効率の低下を招
き易い。このため、１０Ｗ等のように、比較的大きな電
力の直流出力を得ようとする場合には、スイッチング素
子とは別途に発振回路を設け、この発振回路の出力によ
ってスイッチング素子のオンオフを制御する他励式の構
成が採用されている。
力を得ることが可能なチョッパ型スイッチング電源の１
つに、特開昭６２−４８２５９号の第１図のブロック２
に示す構成のように、スイッチング素子が発振回路の一
部となる自励式のチョッパ型スイッチング電源がある。
しかし、自励式のチョッパ型スイッチング電源を用い
て、例えば、１０Ｗを越えるような直流出力を得ようと
するすると、負荷が変化するときには、発振が停止する
という不具合を招き易い。一方、発振が停止しにくいよ
うに素子定数を設定する場合では、変換効率の低下を招
き易い。このため、１０Ｗ等のように、比較的大きな電
力の直流出力を得ようとする場合には、スイッチング素
子とは別途に発振回路を設け、この発振回路の出力によ
ってスイッチング素子のオンオフを制御する他励式の構
成が採用されている。
【０００３】図４は、上記した構成のチョッパ型スイッ
チング電源を示している。すなわち、三角波を生成する
三角波発生回路７２を設けると共に、三角波発生回路７
２によって生成された三角波が一方の端子に導かれ、直
流出力７３の分圧電圧が他方の端子に導かれた比較器７
１を設けている。そして、比較器７１の出力を用いて、
スイッチング素子であるトランジスタ７４のオンオフを
制御する構成としている。
チング電源を示している。すなわち、三角波を生成する
三角波発生回路７２を設けると共に、三角波発生回路７
２によって生成された三角波が一方の端子に導かれ、直
流出力７３の分圧電圧が他方の端子に導かれた比較器７
１を設けている。そして、比較器７１の出力を用いて、
スイッチング素子であるトランジスタ７４のオンオフを
制御する構成としている。
【０００４】
【発明が解決しようとする課題】しかしながら上記構成
を用いた場合では、以下に示す問題を生じていた。すな
わち、トランジスタ７４がオンとなる時間とオフとなる
時間との比率を変化させることによって、直流出力７３
が所定電圧となるように制御している。また、トランジ
スタ７４がオンとなる周期は、三角波発生回路７２が生
成する三角波の周期に等しくなっている。従って、負荷
が軽くなる程に、トランジスタ７４がオンとなる時間的
比率が減少する。このため、負荷が０近傍となるときに
は、トランジスタ７４がオンとなる期間は極めて短くな
る。その結果、トランジスタ７４は、オンの飽和状態に
向かって移行する途中において、オフに転じるという事
態が生じる。このため、負荷が軽くなるときには、トラ
ンジスタ７４の損失が増大し、変換効率が低下するとい
う問題が生じていた。
を用いた場合では、以下に示す問題を生じていた。すな
わち、トランジスタ７４がオンとなる時間とオフとなる
時間との比率を変化させることによって、直流出力７３
が所定電圧となるように制御している。また、トランジ
スタ７４がオンとなる周期は、三角波発生回路７２が生
成する三角波の周期に等しくなっている。従って、負荷
が軽くなる程に、トランジスタ７４がオンとなる時間的
比率が減少する。このため、負荷が０近傍となるときに
は、トランジスタ７４がオンとなる期間は極めて短くな
る。その結果、トランジスタ７４は、オンの飽和状態に
向かって移行する途中において、オフに転じるという事
態が生じる。このため、負荷が軽くなるときには、トラ
ンジスタ７４の損失が増大し、変換効率が低下するとい
う問題が生じていた。
【０００５】本発明は上記課題を解決するため創案され
たものであって、その目的は、負荷が軽くなるときに
は、間欠発振を行う発振回路の出力を用いて、昇圧用の
スイッチング素子のオンオフを制御することにより、負
荷が軽くなるときにも、変換効率の低下を防止すること
のできるチョッパ型スイッチング電源を提供することに
ある。
たものであって、その目的は、負荷が軽くなるときに
は、間欠発振を行う発振回路の出力を用いて、昇圧用の
スイッチング素子のオンオフを制御することにより、負
荷が軽くなるときにも、変換効率の低下を防止すること
のできるチョッパ型スイッチング電源を提供することに
ある。
【０００６】また、上記目的に加え、発振用のスイッチ
ング素子がオフとなるときにインダクタに発生する電流
を、ダイオード介して、直流出力に流し込み、インダク
タに発生する電圧の上昇を抑制することによって、発振
用のスイッチング素子に、耐圧の低い素子を使用するこ
とのできるチョッパ型スイッチング電源を提供すること
にある。
ング素子がオフとなるときにインダクタに発生する電流
を、ダイオード介して、直流出力に流し込み、インダク
タに発生する電圧の上昇を抑制することによって、発振
用のスイッチング素子に、耐圧の低い素子を使用するこ
とのできるチョッパ型スイッチング電源を提供すること
にある。
【０００７】また、上記目的に加え、発振出力を、ＰＮ
Ｐトランジスタを介してＦＥＴのゲートに与えることに
より、間欠発振時の変換効率を高めることのできるチョ
ッパ型スイッチング電源を提供することにある。
Ｐトランジスタを介してＦＥＴのゲートに与えることに
より、間欠発振時の変換効率を高めることのできるチョ
ッパ型スイッチング電源を提供することにある。
【０００８】
【課題を解決するための手段】上記課題を解決するため
本発明に係るチョッパ型スイッチング電源は、発振回路
の出力によってオンオフが制御される主スイッチング素
子によって、一方の端子が直流源に接続された主インダ
クタの他方の端子と接地レベルとの接続を開閉すると共
に、前記主インダクタの他方の端子に接続された整流平
滑回路を用いて直流出力を取り出すチョッパ型スイッチ
ング電源に適用し、前記発振回路には、一方の端子が直
流源に接続された第１のインダクタと、第１のインダク
タの他方の端子と接地レベルとの接続を開閉する発振用
スイッチング素子と、第１のインダクタと誘導結合さ
れ、発振用スイッチング素子がオンとなるときには、発
振用スイッチング素子をオンにする帰還出力を発生する
第２のインダクタと、前記整流平滑回路から送出される
直流出力の電圧誤差を検出すると共に、検出した電圧誤
差が前記直流出力の電圧の上昇を示すときには、上昇分
に対応して、発振用スイッチング素子に導かれる前記帰
還出力のレベルを減少させる電圧安定化回路とを備えた
構成としている。
本発明に係るチョッパ型スイッチング電源は、発振回路
の出力によってオンオフが制御される主スイッチング素
子によって、一方の端子が直流源に接続された主インダ
クタの他方の端子と接地レベルとの接続を開閉すると共
に、前記主インダクタの他方の端子に接続された整流平
滑回路を用いて直流出力を取り出すチョッパ型スイッチ
ング電源に適用し、前記発振回路には、一方の端子が直
流源に接続された第１のインダクタと、第１のインダク
タの他方の端子と接地レベルとの接続を開閉する発振用
スイッチング素子と、第１のインダクタと誘導結合さ
れ、発振用スイッチング素子がオンとなるときには、発
振用スイッチング素子をオンにする帰還出力を発生する
第２のインダクタと、前記整流平滑回路から送出される
直流出力の電圧誤差を検出すると共に、検出した電圧誤
差が前記直流出力の電圧の上昇を示すときには、上昇分
に対応して、発振用スイッチング素子に導かれる前記帰
還出力のレベルを減少させる電圧安定化回路とを備えた
構成としている。
【０００９】すなわち、負荷が軽くなるときには、直流
出力の電圧が上昇を示す。このため、電圧安定化回路
は、発振用スイッチング素子に導かれる帰還出力のレベ
ルを減少させ、ついには、発振用スイッチング素子に導
かれる帰還出力のレベルを０とする。このような事態が
生じたときには、発振用スイッチング素子はオンになる
ことができないので、発振が停止する。そして、発振の
停止期間において、直流出力の電圧に降下が生じ、第２
のインダクタから送出される帰還出力の一部が、発振用
スイッチング素子に導かれるようになると、発振が生じ
る。すなわち、間欠的な発振が行われることになる。そ
して、間欠発振の発振期間において、発振の停止期間に
消費される電力をも、併せて生じさせることになる。つ
まり、発振期間に生じる電力の値は大きくなる。このた
め、発振用スイッチング素子がオンとなる期間は、充分
な長さの期間となる。従って、主スイッチング素子がオ
ンする期間も充分な長さの期間となる。このため、主ス
イッチング素子が飽和したオン状態となる期間に対し、
主スイッチング素子が、オンからオフ、またはオフから
オンに移行する過渡的な期間の比率は、小さな値とな
る。従って、負荷が軽くなっても、主スイッチング素子
のスイッチング損失は増加しない。
出力の電圧が上昇を示す。このため、電圧安定化回路
は、発振用スイッチング素子に導かれる帰還出力のレベ
ルを減少させ、ついには、発振用スイッチング素子に導
かれる帰還出力のレベルを０とする。このような事態が
生じたときには、発振用スイッチング素子はオンになる
ことができないので、発振が停止する。そして、発振の
停止期間において、直流出力の電圧に降下が生じ、第２
のインダクタから送出される帰還出力の一部が、発振用
スイッチング素子に導かれるようになると、発振が生じ
る。すなわち、間欠的な発振が行われることになる。そ
して、間欠発振の発振期間において、発振の停止期間に
消費される電力をも、併せて生じさせることになる。つ
まり、発振期間に生じる電力の値は大きくなる。このた
め、発振用スイッチング素子がオンとなる期間は、充分
な長さの期間となる。従って、主スイッチング素子がオ
ンする期間も充分な長さの期間となる。このため、主ス
イッチング素子が飽和したオン状態となる期間に対し、
主スイッチング素子が、オンからオフ、またはオフから
オンに移行する過渡的な期間の比率は、小さな値とな
る。従って、負荷が軽くなっても、主スイッチング素子
のスイッチング損失は増加しない。
【００１０】また、上記構成に加え、第１のインダクタ
の前記他方の端子に一方の端子が接続され、任意の直流
出力の電流経路に他方の端子が接続されたクランプ用ダ
イオードを備え、クランプ用ダイオードの向きを、前記
発振用スイッチング素子がオフとなるとき、クランプ用
ダイオードに電流が流れる向きとした構成としている。
の前記他方の端子に一方の端子が接続され、任意の直流
出力の電流経路に他方の端子が接続されたクランプ用ダ
イオードを備え、クランプ用ダイオードの向きを、前記
発振用スイッチング素子がオフとなるとき、クランプ用
ダイオードに電流が流れる向きとした構成としている。
【００１１】すなわち、発振用スイッチング素子がオフ
となるときに第１のインダクタの他方の端子に発生する
電流は、クランプ用ダイオードを介して、直流出力に流
れ込む。このため、第１のインダクタの他方の端子の電
圧は、直流出力の電圧の近傍値に抑制される。
となるときに第１のインダクタの他方の端子に発生する
電流は、クランプ用ダイオードを介して、直流出力に流
れ込む。このため、第１のインダクタの他方の端子の電
圧は、直流出力の電圧の近傍値に抑制される。
【００１２】また、上記構成に加え、前記主スイッチン
グ素子にＦＥＴを用いたチョッパ型スイッチング電源に
適用し、前記発振回路には、エミッタが直流源に接続さ
れ、ベースが第１のインダクタの前記他方の端子に接続
されたＰＮＰトランジスタを備え、前記ＰＮＰトランジ
スタのコレクタから送出される出力を用いて前記ＦＥＴ
のオンオフを制御する構成としている。
グ素子にＦＥＴを用いたチョッパ型スイッチング電源に
適用し、前記発振回路には、エミッタが直流源に接続さ
れ、ベースが第１のインダクタの前記他方の端子に接続
されたＰＮＰトランジスタを備え、前記ＰＮＰトランジ
スタのコレクタから送出される出力を用いて前記ＦＥＴ
のオンオフを制御する構成としている。
【００１３】すなわち、間欠発振時の発振の停止状態に
おいては、発振用スイッチング素子がオフとなるので、
ＰＮＰトランジスタはオフとなる。このため、発振停止
時では、ＰＮＰトランジスタに電流が流れないため、発
振回路の電流の消費が少なくなる。
おいては、発振用スイッチング素子がオフとなるので、
ＰＮＰトランジスタはオフとなる。このため、発振停止
時では、ＰＮＰトランジスタに電流が流れないため、発
振回路の電流の消費が少なくなる。
【００１４】
【発明の実施の形態】以下に本発明の実施例の形態を、
図面を参照しつつ説明する。図１は、本発明に係るチョ
ッパ型スイッチング電源の一実施形態の電気的接続を示
す回路図である。
図面を参照しつつ説明する。図１は、本発明に係るチョ
ッパ型スイッチング電源の一実施形態の電気的接続を示
す回路図である。
【００１５】本実施形態は、大別すると、一方の端子が
直流源２１に接続された主インダクタＬ３と、主インダ
クタＬ３の他方の端子と接地レベルとの接続を開閉する
主スイッチング素子５と、主インダクタＬ３の他方の端
子に発生する出力を整流平滑することによって、直流出
力２２を取り出す整流平滑回路３と、主スイッチング素
子５のオンオフを制御する発振回路１と、２つの抵抗Ｒ
１，Ｒ２とを備えている。
直流源２１に接続された主インダクタＬ３と、主インダ
クタＬ３の他方の端子と接地レベルとの接続を開閉する
主スイッチング素子５と、主インダクタＬ３の他方の端
子に発生する出力を整流平滑することによって、直流出
力２２を取り出す整流平滑回路３と、主スイッチング素
子５のオンオフを制御する発振回路１と、２つの抵抗Ｒ
１，Ｒ２とを備えている。
【００１６】なお、直流源２１の電圧については、任意
の電圧とすることが可能となっているが、本実施形態で
は１０Ｖとなっている。また、直流出力２２の電圧につ
いては、直流源２１の電圧より高い電圧範囲では任意の
電圧とすることが可能となっているが、本実施形態では
約２７Ｖとなっている。また、直流出力２２からは、最
大で、約０．６Ａの電流を取り出すことが可能な構成と
なっている。
の電圧とすることが可能となっているが、本実施形態で
は１０Ｖとなっている。また、直流出力２２の電圧につ
いては、直流源２１の電圧より高い電圧範囲では任意の
電圧とすることが可能となっているが、本実施形態では
約２７Ｖとなっている。また、直流出力２２からは、最
大で、約０．６Ａの電流を取り出すことが可能な構成と
なっている。
【００１７】主スイッチング素子５は、接続の開閉を行
う素子であるため、ＮＰＮトランジスタ、あるいは、Ｆ
ＥＴ等とすることが可能となっている。このため、本実
施形態では、主スイッチング素子５には、保護用のダイ
オードＤ２を内部に備えたＮチャンネル型ＭＯＳＦＥＴ
を用いている（以下では、主スイッチング素子５をＦＥ
Ｔ５と称する）。また、主インダクタＬ３は、ＦＥＴ５
がオンとなるとき流れた電流により蓄えたエネルギを、
ＦＥＴ５がオフとなるとき、整流平滑回路３に送出する
素子となっている。
う素子であるため、ＮＰＮトランジスタ、あるいは、Ｆ
ＥＴ等とすることが可能となっている。このため、本実
施形態では、主スイッチング素子５には、保護用のダイ
オードＤ２を内部に備えたＮチャンネル型ＭＯＳＦＥＴ
を用いている（以下では、主スイッチング素子５をＦＥ
Ｔ５と称する）。また、主インダクタＬ３は、ＦＥＴ５
がオンとなるとき流れた電流により蓄えたエネルギを、
ＦＥＴ５がオフとなるとき、整流平滑回路３に送出する
素子となっている。
【００１８】整流平滑回路３は、主インダクタＬ３の他
方の端子にアノードが接続された整流用のダイオードＤ
１と、ダイオードＤ１のカソードに一方の端子が接続さ
れ、他方の端子が接地された平滑用のコンデンサＣ１
と、一方の端子がダイオードＤ１のカソードに接続さ
れ、高周波成分の除去を行うインダクタＬ４と、インダ
クタＬ４の他方の端子に一方の端子が接続され、他方の
端子が接地された平滑用のコンデンサＣ２とを備えてい
る。そして、インダクタＬ４とコンデンサＣ２との接続
点は、直流出力２２として、図示されない負荷に導かれ
ている。
方の端子にアノードが接続された整流用のダイオードＤ
１と、ダイオードＤ１のカソードに一方の端子が接続さ
れ、他方の端子が接地された平滑用のコンデンサＣ１
と、一方の端子がダイオードＤ１のカソードに接続さ
れ、高周波成分の除去を行うインダクタＬ４と、インダ
クタＬ４の他方の端子に一方の端子が接続され、他方の
端子が接地された平滑用のコンデンサＣ２とを備えてい
る。そして、インダクタＬ４とコンデンサＣ２との接続
点は、直流出力２２として、図示されない負荷に導かれ
ている。
【００１９】以下に発振回路１について詳細に説明す
る。インダクタ６は、タップが設けられたコイルとなっ
ており、タップから一方の端子までのコイル分Ｌ１が、
請求項記載の第１のインダクタとなっており、タップか
ら他方の端子までのコイル分Ｌ２が、請求項記載の第２
のインダクタとなっている。このため、第１のインダク
タＬ１と第２のインダクタＬ２とは、互いに誘導結合さ
れたインダクタとなる。なお、第１のインダクタＬ１と
第２のインダクタＬ２とは、互いに誘導結合されたコイ
ルであればよいので、同一コアに巻回された２つのコイ
ルによって構成することも可能となっている。
る。インダクタ６は、タップが設けられたコイルとなっ
ており、タップから一方の端子までのコイル分Ｌ１が、
請求項記載の第１のインダクタとなっており、タップか
ら他方の端子までのコイル分Ｌ２が、請求項記載の第２
のインダクタとなっている。このため、第１のインダク
タＬ１と第２のインダクタＬ２とは、互いに誘導結合さ
れたインダクタとなる。なお、第１のインダクタＬ１と
第２のインダクタＬ２とは、互いに誘導結合されたコイ
ルであればよいので、同一コアに巻回された２つのコイ
ルによって構成することも可能となっている。
【００２０】第１のインダクタＬ１と第２のインダクタ
Ｌ２とは上記構成となっており、第１のインダクタＬ１
の一方の端子には、直流源２１が接続されている。そし
て、第１のインダクタＬ１の他方の端子には、トランジ
スタＱ２のコレクタが接続され、トランジスタＱ２のエ
ミッタは接地されている。すなわち、トランジスタＱ２
は、第１のインダクタＬ１の他方の端子と接地レベルと
の接続を開閉する発振用スイッチング素子となってい
る。
Ｌ２とは上記構成となっており、第１のインダクタＬ１
の一方の端子には、直流源２１が接続されている。そし
て、第１のインダクタＬ１の他方の端子には、トランジ
スタＱ２のコレクタが接続され、トランジスタＱ２のエ
ミッタは接地されている。すなわち、トランジスタＱ２
は、第１のインダクタＬ１の他方の端子と接地レベルと
の接続を開閉する発振用スイッチング素子となってい
る。
【００２１】第２のインダクタＬ２は、トランジスタＱ
２がオンとなるときには、トランジスタＱ２をオンにす
る帰還出力を発生するインダクタとなっている。このた
め、第２のインダクタＬ２の一方の端子は直流源２１に
接続され、第２のインダクタＬ２の他方の端子は、電流
を制限する抵抗Ｒ６を介して、トランジスタＱ２のベー
スに導かれている。また、抵抗Ｒ６には、並列に、コン
デンサＣ３と抵抗Ｒ５とからなる直列回路が接続されて
いる。なお、コンデンサＣ３と抵抗Ｒ５とからなる直列
回路は、トランジスタＱ２がオンからオフに移行すると
き、および、オフからオンに移行するときの移行速度を
速めるための回路となっている。
２がオンとなるときには、トランジスタＱ２をオンにす
る帰還出力を発生するインダクタとなっている。このた
め、第２のインダクタＬ２の一方の端子は直流源２１に
接続され、第２のインダクタＬ２の他方の端子は、電流
を制限する抵抗Ｒ６を介して、トランジスタＱ２のベー
スに導かれている。また、抵抗Ｒ６には、並列に、コン
デンサＣ３と抵抗Ｒ５とからなる直列回路が接続されて
いる。なお、コンデンサＣ３と抵抗Ｒ５とからなる直列
回路は、トランジスタＱ２がオンからオフに移行すると
き、および、オフからオンに移行するときの移行速度を
速めるための回路となっている。
【００２２】トランジスタＱ３、ツェナーダイオードＤ
４、および、抵抗Ｒ８からなるブロック２は、整流平滑
回路３から送出される直流出力２２の電圧誤差を検出す
ると共に、検出した電圧誤差が直流出力２２の電圧の上
昇を示すときには、上昇分に対応して、第２のインダク
タＬ２から送出され、トランジスタＱ２のベースに導か
れる帰還出力のレベルを減少させる電圧安定化回路とな
っている。
４、および、抵抗Ｒ８からなるブロック２は、整流平滑
回路３から送出される直流出力２２の電圧誤差を検出す
ると共に、検出した電圧誤差が直流出力２２の電圧の上
昇を示すときには、上昇分に対応して、第２のインダク
タＬ２から送出され、トランジスタＱ２のベースに導か
れる帰還出力のレベルを減少させる電圧安定化回路とな
っている。
【００２３】このため、ツェナーダイオードＤ４のカソ
ードは、ダイオードＤ１のカソードに接続されている。
そして、ツェナーダイオードＤ４のアノードは、トラン
ジスタＱ３のベースに導かれている。また、トランジス
タＱ３のコレクタは、トランジスタＱ２のベースに接続
されており、トランジスタＱ３のエミッタは接地されて
いる。また、トランジスタＱ３のベースと接地レベルと
の間には、抵抗Ｒ８が接続されている。
ードは、ダイオードＤ１のカソードに接続されている。
そして、ツェナーダイオードＤ４のアノードは、トラン
ジスタＱ３のベースに導かれている。また、トランジス
タＱ３のコレクタは、トランジスタＱ２のベースに接続
されており、トランジスタＱ３のエミッタは接地されて
いる。また、トランジスタＱ３のベースと接地レベルと
の間には、抵抗Ｒ８が接続されている。
【００２４】電圧安定化回路２は上記した構成となって
いる。このため、直流出力２２の電圧が、ツェナーダイ
オードＤ４のツェナー電圧に、トランジスタＱ３のベー
ス・エミッタ間電圧を加算した電圧を越えるときには、
越えた量に対応する電流がトランジスタＱ３のベースに
流れる。トランジスタＱ３は、ベース電流が流れるとき
には、第２のインダクタＬ２から送出される帰還出力を
分流する。従って、トランジスタＱ３が帰還出力を分流
するときには、トランジスタＱ２のベースに流れる帰還
出力の電流値が減少することになる。なお、抵抗Ｒ８
は、トランジスタＱ３のベースが開放となることを防止
する素子となっている。
いる。このため、直流出力２２の電圧が、ツェナーダイ
オードＤ４のツェナー電圧に、トランジスタＱ３のベー
ス・エミッタ間電圧を加算した電圧を越えるときには、
越えた量に対応する電流がトランジスタＱ３のベースに
流れる。トランジスタＱ３は、ベース電流が流れるとき
には、第２のインダクタＬ２から送出される帰還出力を
分流する。従って、トランジスタＱ３が帰還出力を分流
するときには、トランジスタＱ２のベースに流れる帰還
出力の電流値が減少することになる。なお、抵抗Ｒ８
は、トランジスタＱ３のベースが開放となることを防止
する素子となっている。
【００２５】第１のインダクタＬ１の他方の端子と接地
レベルとの間には、第１のインダクタＬ１の他方の端子
のインピーダンスの上昇を抑制する抵抗Ｒ７が接続され
ている。また、第１のインダクタＬ１の他方の端子に
は、クランプ用ダイオードＤ３のアノードが接続されて
いる。そして、クランプ用ダイオードＤ３のカソード
は、直流出力２２の経路であるダイオードＤ１のカソー
ドに接続されている。
レベルとの間には、第１のインダクタＬ１の他方の端子
のインピーダンスの上昇を抑制する抵抗Ｒ７が接続され
ている。また、第１のインダクタＬ１の他方の端子に
は、クランプ用ダイオードＤ３のアノードが接続されて
いる。そして、クランプ用ダイオードＤ３のカソード
は、直流出力２２の経路であるダイオードＤ１のカソー
ドに接続されている。
【００２６】第１のインダクタＬ１の他方の端子には、
上記したように、クランプ用ダイオードＤ３が接続され
ている。このため、トランジスタＱ２のコレクタの電圧
（以下では主要点２３の電圧と称する）は、最大値が、
直流出力２２の電圧の近傍値に抑制されることになる。
上記したように、クランプ用ダイオードＤ３が接続され
ている。このため、トランジスタＱ２のコレクタの電圧
（以下では主要点２３の電圧と称する）は、最大値が、
直流出力２２の電圧の近傍値に抑制されることになる。
【００２７】また、直流源２１には、ＰＮＰトランジス
タＱ１のエミッタが接続されており、ＰＮＰトランジス
タＱ１のベースには、電流制限用の抵抗４を介して、第
１のインダクタＬ１の他方の端子が接続されている。ま
た、ＰＮＰトランジスタＱ１のベースとエミッタとの間
には、抵抗Ｒ４に電流が流れないときには、ベース電圧
をエミッタ電圧に引き上げるための抵抗Ｒ３が接続され
ている。そして、ＰＮＰトランジスタＱ１のコレクタ
は、電流制限用の抵抗Ｒ２を介して、ＦＥＴ５のゲート
に導かれている。また、ＦＥＴ５のゲートと接地レベル
との間には、ゲートに蓄積された電荷を放電するための
抵抗Ｒ１が接続されている。
タＱ１のエミッタが接続されており、ＰＮＰトランジス
タＱ１のベースには、電流制限用の抵抗４を介して、第
１のインダクタＬ１の他方の端子が接続されている。ま
た、ＰＮＰトランジスタＱ１のベースとエミッタとの間
には、抵抗Ｒ４に電流が流れないときには、ベース電圧
をエミッタ電圧に引き上げるための抵抗Ｒ３が接続され
ている。そして、ＰＮＰトランジスタＱ１のコレクタ
は、電流制限用の抵抗Ｒ２を介して、ＦＥＴ５のゲート
に導かれている。また、ＦＥＴ５のゲートと接地レベル
との間には、ゲートに蓄積された電荷を放電するための
抵抗Ｒ１が接続されている。
【００２８】図２は、直流出力２２の負荷が所定値とな
るときの実施形態の主要点の信号波形を示す説明図、図
３は、直流出力２２の負荷が微少となるときの実施形態
の主要点の信号波形を示す説明図である。必要に応じて
同図を参照しつつ、実施形態の動作を説明する。
るときの実施形態の主要点の信号波形を示す説明図、図
３は、直流出力２２の負荷が微少となるときの実施形態
の主要点の信号波形を示す説明図である。必要に応じて
同図を参照しつつ、実施形態の動作を説明する。
【００２９】直流源２１から直流電圧が供給されると、
トランジスタＱ２は、第１のインダクタＬ１と第２のイ
ンダクタＬ２とにより形成される帰還経路に対応したブ
ロッキング発振を行う。すなわち、トランジスタＱ２が
オンに移行すると、第２のインダクタＬ２には、トラン
ジスタＱ２のベースに電流が流れる方向に電圧が発生す
る。このため、トランジスタＱ２はオン状態を続ける。
そして、コレクタ電流が増加し、コレクタ電流がベース
電流のｈｆｅ倍近傍の値となったときには、コレクタ電
流が減少を始める。このため、トランジスタＱ２は、急
激にオフに移行する。そして、第１のインダクタＬ１に
蓄積されたエネルギの放出が完了したときには、トラン
ジスタＱ２は、オフからオンに移行する。この一連の動
作が繰り返され、発振状態となる。
トランジスタＱ２は、第１のインダクタＬ１と第２のイ
ンダクタＬ２とにより形成される帰還経路に対応したブ
ロッキング発振を行う。すなわち、トランジスタＱ２が
オンに移行すると、第２のインダクタＬ２には、トラン
ジスタＱ２のベースに電流が流れる方向に電圧が発生す
る。このため、トランジスタＱ２はオン状態を続ける。
そして、コレクタ電流が増加し、コレクタ電流がベース
電流のｈｆｅ倍近傍の値となったときには、コレクタ電
流が減少を始める。このため、トランジスタＱ２は、急
激にオフに移行する。そして、第１のインダクタＬ１に
蓄積されたエネルギの放出が完了したときには、トラン
ジスタＱ２は、オフからオンに移行する。この一連の動
作が繰り返され、発振状態となる。
【００３０】上記発振動作の結果、第１のインダクタＬ
１の他方の端子の電圧（主要点２３の電圧）は、トラン
ジスタＱ２がオンとなるときには、０Ｖ近傍の電圧とな
り、トランジスタＱ２がオフとなるときには、直流出力
２２の電圧の近傍値となる。従って、主要点２３の電圧
が０Ｖ近傍となるときには、ＰＮＰトランジスタＱ１は
オンとなり、主要点２３の電圧が直流出力２２の電圧の
近傍値となるときには、ＰＮＰトランジスタＱ１はオフ
となる。一方、ＰＮＰトランジスタＱ１がオンとなると
きには、ＦＥＴ５のゲートに、ＦＥＴ５をオンさせる電
圧が印加される。そして、ＰＮＰトランジスタＱ１がオ
フとなるときには、ＦＥＴ５のゲート電圧が０Ｖとな
り、ＦＥＴ５はオフになる。
１の他方の端子の電圧（主要点２３の電圧）は、トラン
ジスタＱ２がオンとなるときには、０Ｖ近傍の電圧とな
り、トランジスタＱ２がオフとなるときには、直流出力
２２の電圧の近傍値となる。従って、主要点２３の電圧
が０Ｖ近傍となるときには、ＰＮＰトランジスタＱ１は
オンとなり、主要点２３の電圧が直流出力２２の電圧の
近傍値となるときには、ＰＮＰトランジスタＱ１はオフ
となる。一方、ＰＮＰトランジスタＱ１がオンとなると
きには、ＦＥＴ５のゲートに、ＦＥＴ５をオンさせる電
圧が印加される。そして、ＰＮＰトランジスタＱ１がオ
フとなるときには、ＦＥＴ５のゲート電圧が０Ｖとな
り、ＦＥＴ５はオフになる。
【００３１】上記動作の結果、ＦＥＴ５は、トランジス
タＱ２のオンオフに同期して、オンオフを行うことにな
る。このため、ＦＥＴ５がオンとなるときの電流によ
り、主インダクタＬ３に蓄えられたエネルギが、ＦＥＴ
５がオフとなるとき放出されるので、直流出力２２には
昇圧された電圧が送出される。そして、直流出力２２の
電圧が上昇し、ツェナーダイオードＤ４に電流が流れる
ようになると、トランジスタＱ２がオンとなるとき、ト
ランジスタＱ２のベースに流れる電流が減少する。その
結果、トランジスタＱ２がオンとなる期間が短くなり、
ＦＥＴ５がオンになる期間が短くなる。
タＱ２のオンオフに同期して、オンオフを行うことにな
る。このため、ＦＥＴ５がオンとなるときの電流によ
り、主インダクタＬ３に蓄えられたエネルギが、ＦＥＴ
５がオフとなるとき放出されるので、直流出力２２には
昇圧された電圧が送出される。そして、直流出力２２の
電圧が上昇し、ツェナーダイオードＤ４に電流が流れる
ようになると、トランジスタＱ２がオンとなるとき、ト
ランジスタＱ２のベースに流れる電流が減少する。その
結果、トランジスタＱ２がオンとなる期間が短くなり、
ＦＥＴ５がオンになる期間が短くなる。
【００３２】以上のことから、ＦＥＴ５のスイッチング
の単位周期において、ＦＥＴ５がオンとなる期間の比率
は、直流出力２２の電圧が上昇すると小さくなり、直流
出力２２の電圧が下降すると大きくなる。このため、直
流出力２２の負荷に、所定値の電流が流れるときには、
トランジスタＱ２は連続的にオンとオフとを繰り返し、
直流出力２２の電圧は、ツェナーダイオードＤ４のツェ
ナー電圧に、トランジスタＱ３のベース・エミッタ電圧
を加算した電圧の近傍値に安定化されることになる。
の単位周期において、ＦＥＴ５がオンとなる期間の比率
は、直流出力２２の電圧が上昇すると小さくなり、直流
出力２２の電圧が下降すると大きくなる。このため、直
流出力２２の負荷に、所定値の電流が流れるときには、
トランジスタＱ２は連続的にオンとオフとを繰り返し、
直流出力２２の電圧は、ツェナーダイオードＤ４のツェ
ナー電圧に、トランジスタＱ３のベース・エミッタ電圧
を加算した電圧の近傍値に安定化されることになる。
【００３３】図２に示す波形２５は、上記動作時のＦＥ
Ｔ５のドレインの電圧（以下では主要点２５の電圧と称
する）の変化を示しており、ＦＥＴ５がオンとなるとき
には、主要点２５の電圧は０Ｖ近傍であり、ＦＥＴ５が
オフとなるときの主要点２５の電圧は、約２７Ｖ（Ｖ１
により示す）となっている。また、波形２６は、上記動
作時のＦＥＴ５のドレイン電流の変化を示しており、電
流の最大値は約４Ａ（Ｉ１により示す）となっている。
Ｔ５のドレインの電圧（以下では主要点２５の電圧と称
する）の変化を示しており、ＦＥＴ５がオンとなるとき
には、主要点２５の電圧は０Ｖ近傍であり、ＦＥＴ５が
オフとなるときの主要点２５の電圧は、約２７Ｖ（Ｖ１
により示す）となっている。また、波形２６は、上記動
作時のＦＥＴ５のドレイン電流の変化を示しており、電
流の最大値は約４Ａ（Ｉ１により示す）となっている。
【００３４】一方、直流出力２２の負荷が軽くなって、
０近傍となるときには、直流出力２２の電圧が、上記動
作状態に比して上昇を示す。このため、トランジスタＱ
３のベース電流が増加し、第２のインダクタＬ２から送
出される帰還出力の全てが、トランジスタＱ３のコレク
タに流れるという事態が生じる。そして、このような事
態が生じたときには、トランジスタＱ２がオフとなるた
め、発振が停止する。そして、発振の停止期間におい
て、直流出力２２の電圧に降下が生じ、第２のインダク
タＬ２から送出される帰還出力の一部が、トランジスタ
Ｑ２のベースに流れるようになると、発振が生じる。そ
して、この発振により、直流出力２２の電圧が上昇する
と、再度、発振が停止するという、間欠的な発振が行わ
れることになる。
０近傍となるときには、直流出力２２の電圧が、上記動
作状態に比して上昇を示す。このため、トランジスタＱ
３のベース電流が増加し、第２のインダクタＬ２から送
出される帰還出力の全てが、トランジスタＱ３のコレク
タに流れるという事態が生じる。そして、このような事
態が生じたときには、トランジスタＱ２がオフとなるた
め、発振が停止する。そして、発振の停止期間におい
て、直流出力２２の電圧に降下が生じ、第２のインダク
タＬ２から送出される帰還出力の一部が、トランジスタ
Ｑ２のベースに流れるようになると、発振が生じる。そ
して、この発振により、直流出力２２の電圧が上昇する
と、再度、発振が停止するという、間欠的な発振が行わ
れることになる。
【００３５】図３は、上記した間欠発振が生じたときの
主要点２３〜２５の電圧変化を示している。すなわち、
期間ｔ１が発振の停止期間であり、期間ｔ２が発振期間
となっている。また、発振の停止期間ｔ１に対する発振
期間ｔ２の比率は、負荷が０に近づく程に小さくなり、
負荷が０近傍であるときには、数１００分の１となる。
このことは、期間ｔ２において、期間ｔ１と期間ｔ２と
の双方の期間において消費される電力を生じさせること
を意味する。すなわち、期間ｔ２において昇圧される電
力は、直流出力２２の負荷の消費電力の数１００倍とな
る。このため、トランジスタＱ２がオンとなる期間ｔ３
は、充分な長さの期間（本実施形態では数μＳ）とな
る。
主要点２３〜２５の電圧変化を示している。すなわち、
期間ｔ１が発振の停止期間であり、期間ｔ２が発振期間
となっている。また、発振の停止期間ｔ１に対する発振
期間ｔ２の比率は、負荷が０に近づく程に小さくなり、
負荷が０近傍であるときには、数１００分の１となる。
このことは、期間ｔ２において、期間ｔ１と期間ｔ２と
の双方の期間において消費される電力を生じさせること
を意味する。すなわち、期間ｔ２において昇圧される電
力は、直流出力２２の負荷の消費電力の数１００倍とな
る。このため、トランジスタＱ２がオンとなる期間ｔ３
は、充分な長さの期間（本実施形態では数μＳ）とな
る。
【００３６】また、トランジスタＱ２がオンとなるとき
には、ＦＥＴ５がオンとなるので、ＦＥＴ５が飽和した
オン状態となる期間は、上記と同様に数μＳとなる。一
方、ＦＥＴ５がオンからオフ、またはオフからオンに移
行する過渡的な期間は短い（本実施形態では、２００ｎ
Ｓ〜３００ｎＳとなっている）。このため、ＦＥＴ５が
飽和状態にある期間に比すると、ＦＥＴ５がオンからオ
フ、またはオフからオンに移行する過渡的な期間の比率
は、小さな値となる。このことは、負荷が微少となって
いるにも関わらず、ＦＥＴ５のスイッチング損失が殆ど
増加しないことを意味する。従って、負荷が微少となる
ときにも変換効率に低下が生じない。
には、ＦＥＴ５がオンとなるので、ＦＥＴ５が飽和した
オン状態となる期間は、上記と同様に数μＳとなる。一
方、ＦＥＴ５がオンからオフ、またはオフからオンに移
行する過渡的な期間は短い（本実施形態では、２００ｎ
Ｓ〜３００ｎＳとなっている）。このため、ＦＥＴ５が
飽和状態にある期間に比すると、ＦＥＴ５がオンからオ
フ、またはオフからオンに移行する過渡的な期間の比率
は、小さな値となる。このことは、負荷が微少となって
いるにも関わらず、ＦＥＴ５のスイッチング損失が殆ど
増加しないことを意味する。従って、負荷が微少となる
ときにも変換効率に低下が生じない。
【００３７】以下に補足的な説明を行うと、クランプ用
ダイオードＤ３は、トランジスタＱ２のコレクタの電圧
が、クランプ用ダイオードＤ３のカソードの電圧（直流
出力２２の電圧に略等しい電圧）に、約０．７Ｖを加算
した電圧を越えることを防止するための素子となってい
る。従って、クランプ用ダイオードＤ３のカソードにつ
いては、直流源２１の電圧より高い電圧の直流出力の経
路であるならば、任意の直流出力の経路（例えば、その
他の電源回路により生成された１２Ｖあるいは２４Ｖ等
の直流出力の経路）に接続することが可能となってい
る。
ダイオードＤ３は、トランジスタＱ２のコレクタの電圧
が、クランプ用ダイオードＤ３のカソードの電圧（直流
出力２２の電圧に略等しい電圧）に、約０．７Ｖを加算
した電圧を越えることを防止するための素子となってい
る。従って、クランプ用ダイオードＤ３のカソードにつ
いては、直流源２１の電圧より高い電圧の直流出力の経
路であるならば、任意の直流出力の経路（例えば、その
他の電源回路により生成された１２Ｖあるいは２４Ｖ等
の直流出力の経路）に接続することが可能となってい
る。
【００３８】また、トランジスタＱ２のコレクタ電圧の
最大値を抑制する必要がない場合では、クランプ用ダイ
オードＤ３を省略した構成とすることが可能となってい
る（本実施形態の場合、クランプ用ダイオードＤ３を省
略すると、主要点２３の電圧の最大値は、約５０Ｖとな
っている）。
最大値を抑制する必要がない場合では、クランプ用ダイ
オードＤ３を省略した構成とすることが可能となってい
る（本実施形態の場合、クランプ用ダイオードＤ３を省
略すると、主要点２３の電圧の最大値は、約５０Ｖとな
っている）。
【００３９】また、本発明に係る発振回路１と、図４に
示す従来技術の発振回路（比較器７１と三角波発生回路
７２からなる回路）とを比較すると、以下のようにな
る。すなわち、三角波発生回路７２は、コンデンサの充
放電を定電流で行う回路、等が不可欠であるため、等価
回路が複雑となっている。また、比較器７１も、等価的
な回路構成が複雑となっている。一方、本実施形態の発
振回路１は、３つのトランジスタＱ１〜Ｑ３、６つの抵
抗Ｒ３〜Ｒ８、２つのダイオードＤ３，Ｄ４、１つのコ
ンデンサＣ３、および、２つのインダクタＬ１，Ｌ２に
より構成されている。従って、従来技術と本実施形態と
を、等価回路として比較する場合では、本実施形態の発
振回路１は、構成が簡単化された回路となっている。
示す従来技術の発振回路（比較器７１と三角波発生回路
７２からなる回路）とを比較すると、以下のようにな
る。すなわち、三角波発生回路７２は、コンデンサの充
放電を定電流で行う回路、等が不可欠であるため、等価
回路が複雑となっている。また、比較器７１も、等価的
な回路構成が複雑となっている。一方、本実施形態の発
振回路１は、３つのトランジスタＱ１〜Ｑ３、６つの抵
抗Ｒ３〜Ｒ８、２つのダイオードＤ３，Ｄ４、１つのコ
ンデンサＣ３、および、２つのインダクタＬ１，Ｌ２に
より構成されている。従って、従来技術と本実施形態と
を、等価回路として比較する場合では、本実施形態の発
振回路１は、構成が簡単化された回路となっている。
【００４０】また、発振回路１の動作電源となる直流源
を、主インダクタＬ３の一方の端子に接続された直流源
２１とは異なる直流源とすることが可能になっている。
を、主インダクタＬ３の一方の端子に接続された直流源
２１とは異なる直流源とすることが可能になっている。
【００４１】
【発明の効果】以上説明したように、本発明に係るチョ
ッパ型スイッチング電源は、主スイッチング素子のオン
オフを制御する発振回路に、一方の端子が直流源に接続
された第１のインダクタと、第１のインダクタの他方の
端子と接地レベルとの接続を開閉する発振用スイッチン
グ素子と、第１のインダクタと誘導結合され、発振用ス
イッチング素子がオンとなるときには、発振用スイッチ
ング素子をオンにする帰還出力を発生する第２のインダ
クタと、前記整流平滑回路から送出される直流出力の電
圧誤差を検出すると共に、検出した電圧誤差が前記直流
出力の電圧の上昇を示すときには、上昇分に対応して、
発振用スイッチング素子に導かれる前記帰還出力のレベ
ルを減少させる電圧安定化回路とを備えた構成としてい
る。従って、負荷が軽くなるときには、発振用スイッチ
ング素子は、間欠的な発振を行う。従って、間欠発振の
発振期間に昇圧する電力の値は大きくなる。このため、
主スイッチング素子が飽和したオン状態となる期間に対
し、主スイッチング素子が、オンからオフ、またはオフ
からオンに移行する過渡的な期間の比率は、小さな値と
なり、主スイッチング素子のスイッチング損失が増加し
ないので、負荷が軽くなるときにも、変換効率の低下を
防止することが可能となっている。
ッパ型スイッチング電源は、主スイッチング素子のオン
オフを制御する発振回路に、一方の端子が直流源に接続
された第１のインダクタと、第１のインダクタの他方の
端子と接地レベルとの接続を開閉する発振用スイッチン
グ素子と、第１のインダクタと誘導結合され、発振用ス
イッチング素子がオンとなるときには、発振用スイッチ
ング素子をオンにする帰還出力を発生する第２のインダ
クタと、前記整流平滑回路から送出される直流出力の電
圧誤差を検出すると共に、検出した電圧誤差が前記直流
出力の電圧の上昇を示すときには、上昇分に対応して、
発振用スイッチング素子に導かれる前記帰還出力のレベ
ルを減少させる電圧安定化回路とを備えた構成としてい
る。従って、負荷が軽くなるときには、発振用スイッチ
ング素子は、間欠的な発振を行う。従って、間欠発振の
発振期間に昇圧する電力の値は大きくなる。このため、
主スイッチング素子が飽和したオン状態となる期間に対
し、主スイッチング素子が、オンからオフ、またはオフ
からオンに移行する過渡的な期間の比率は、小さな値と
なり、主スイッチング素子のスイッチング損失が増加し
ないので、負荷が軽くなるときにも、変換効率の低下を
防止することが可能となっている。
【００４２】また、さらに、第１のインダクタの前記他
方の端子に一方の端子が接続され、任意の直流出力の電
流経路に他方の端子が接続されたクランプ用ダイオード
を備え、クランプ用ダイオードの向きを、前記発振用ス
イッチング素子がオフとなるとき、クランプ用ダイオー
ドに電流が流れる向きとした構成としている。従って、
発振用スイッチング素子がオフとなるときの第１のイン
ダクタの他方の端子の電圧は、直流出力の電圧の近傍値
に抑制されるので、発振用のスイッチング素子に、耐圧
の低い素子を使用することが可能となっている。
方の端子に一方の端子が接続され、任意の直流出力の電
流経路に他方の端子が接続されたクランプ用ダイオード
を備え、クランプ用ダイオードの向きを、前記発振用ス
イッチング素子がオフとなるとき、クランプ用ダイオー
ドに電流が流れる向きとした構成としている。従って、
発振用スイッチング素子がオフとなるときの第１のイン
ダクタの他方の端子の電圧は、直流出力の電圧の近傍値
に抑制されるので、発振用のスイッチング素子に、耐圧
の低い素子を使用することが可能となっている。
【００４３】また、さらに、前記主スイッチング素子に
ＦＥＴを用いたチョッパ型スイッチング電源に適用し、
前記発振回路には、エミッタが直流源に接続され、ベー
スが第１のインダクタの前記他方の端子に接続されたＰ
ＮＰトランジスタを備え、前記ＰＮＰトランジスタのコ
レクタから送出される出力を用いて前記ＦＥＴのオンオ
フを制御する構成としている。従って、間欠発振時の発
振の停止状態においては、発振用スイッチング素子がオ
フとなるので、ＰＮＰトランジスタはオフとなる。この
ため、発振停止時では、ＰＮＰトランジスタに電流が流
れないため、発振回路の電流の消費が少なくなるので、
間欠発振時の変換効率を高めることが可能となってい
る。
ＦＥＴを用いたチョッパ型スイッチング電源に適用し、
前記発振回路には、エミッタが直流源に接続され、ベー
スが第１のインダクタの前記他方の端子に接続されたＰ
ＮＰトランジスタを備え、前記ＰＮＰトランジスタのコ
レクタから送出される出力を用いて前記ＦＥＴのオンオ
フを制御する構成としている。従って、間欠発振時の発
振の停止状態においては、発振用スイッチング素子がオ
フとなるので、ＰＮＰトランジスタはオフとなる。この
ため、発振停止時では、ＰＮＰトランジスタに電流が流
れないため、発振回路の電流の消費が少なくなるので、
間欠発振時の変換効率を高めることが可能となってい
る。
【図１】本発明に係るチョッパ型スイッチング電源の一
実施形態の電気的接続を示す回路図である。
実施形態の電気的接続を示す回路図である。
【図２】直流出力の負荷が所定値となるときの実施形態
の主要点の信号波形を示す説明図である。
の主要点の信号波形を示す説明図である。
【図３】直流出力の負荷が微少となるときの実施形態の
主要点の信号波形を示す説明図である。
主要点の信号波形を示す説明図である。
【図４】従来技術の電気的構成を示すブロック線図であ
る。
る。
１ 発振回路 ２ 電圧安定化回路 ３ 整流平滑回路 ５ ＦＥＴ（主スイッチング素子） ２１ 直流源 ２２ 直流出力 Ｄ３ クランプ用ダイオード Ｌ１ 第１のインダクタ Ｌ２ 第２のインダクタ Ｌ３ 主インダクタ Ｑ１ ＰＮＰトランジスタ Ｑ２ 発振用スイッチング素子
Claims (3)
- 【請求項１】 発振回路の出力によってオンオフが制御
される主スイッチング素子によって、一方の端子が直流
源に接続された主インダクタの他方の端子と接地レベル
との接続を開閉すると共に、前記主インダクタの他方の
端子に接続された整流平滑回路を用いて直流出力を取り
出すチョッパ型スイッチング電源において、 前記発振回路には、 一方の端子が直流源に接続された第１のインダクタと、 第１のインダクタの他方の端子と接地レベルとの接続を
開閉する発振用スイッチング素子と、 第１のインダクタと誘導結合され、発振用スイッチング
素子がオンとなるときには、発振用スイッチング素子を
オンにする帰還出力を発生する第２のインダクタと、 前記整流平滑回路から送出される直流出力の電圧誤差を
検出すると共に、検出した電圧誤差が前記直流出力の電
圧の上昇を示すときには、上昇分に対応して、発振用ス
イッチング素子に導かれる前記帰還出力のレベルを減少
させる電圧安定化回路とを備えたことを特徴とするチョ
ッパ型スイッチング電源。 - 【請求項２】 第１のインダクタの前記他方の端子に一
方の端子が接続され、任意の直流出力の電流経路に他方
の端子が接続されたクランプ用ダイオードを備え、 クランプ用ダイオードの向きを、前記発振用スイッチン
グ素子がオフとなるとき、クランプ用ダイオードに電流
が流れる向きとしたことを特徴とする請求項１記載のチ
ョッパ型スイッチング電源。 - 【請求項３】 前記主スイッチング素子にＦＥＴを用い
たチョッパ型スイッチング電源において、 前記発振回路には、 エミッタが直流源に接続され、ベースが第１のインダク
タの前記他方の端子に接続されたＰＮＰトランジスタを
備え、 前記ＰＮＰトランジスタのコレクタから送出される出力
を用いて前記ＦＥＴのオンオフを制御することを特徴と
する請求項１または請求項２記載のチョッパ型スイッチ
ング電源。
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