JP2001053252A

JP2001053252A - 半導体装置およびその製造方法

Info

Publication number: JP2001053252A
Application number: JP11229621A
Authority: JP
Inventors: Hitoshi Abiko; 仁安彦
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-08-16
Filing date: 1999-08-16
Publication date: 2001-02-23

Abstract

(57)【要約】【課題】ＤＲＡＭ混載ロジックデバイス等の容量素子
の形成工程を簡略化する。【解決手段】半導体基板１上のメモリセル領域と非メ
モリセル領域とにトランジスタを形成した後、該トラン
ジスタ上に第１の絶縁膜１０を形成する。それぞれのソ
ース、ドレイン領域を露出させる第１の開口を形成し、
この第１の開口を第１の導電体で埋設し、プラグ１５、
１６、１７を形成する。第２の絶縁膜１８を全面に形成
した後、プラグ１６の上部を露出させる第２の開口を形
成する。全面に容量絶縁膜となる第３の絶縁膜２０を形
成する。第２の導電体で第２の開口を埋め込む導電体層
２１（プレート電極）を形成した後、導電体層の上部を
研磨又はエッチバックで平坦化する（ａ）。全面に第４
の絶縁膜２２を形成後、プラグ１５、１７の上面を露出
させる第３の開口２３を形成する（ｂ）。その後、プラ
グ１５、１７に接続される配線を第４の絶縁膜２２上に
形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特にＤＲＡＭ混載ロジックデバイ
ス等のメモリセルを有する半導体装置の容量素子の構造
およびその製造方法に関するものである。

【０００２】

【従来の技術】マルチメディア時代の到来を迎えて、グ
ラフィックスＬＳＩやＡＳＩＣ（app-lication specifi
c integrated circuit）では、ＤＲＡＭとロジックデバ
イスを同一基板上に混載するＤＲＡＭ混載ロジックデバ
イスが、多機能化が容易で動作高速化が図れることか
ら、その需要が伸びている。このＤＲＡＭ混載ロジック
デバイスでは、ＤＲＡＭの大容量化とゲート数の増加が
進められ高機能化が図られる一方で、その低価格化が強
く求められている。図１２、図１３は、ＤＲＡＭ混載ロ
ジックデバイスの容量素子の従来の製造工程を示す工程
順の断面図である。以下、図１２、図１３を参照して従
来のＤＲＡＭ容量素子の形成方法を説明する。

【０００３】半導体基板１上に素子領域間の分離のため
の素子分離膜６を形成した後、半導体基板１上にゲート
酸化膜を介してＤＲＡＭ領域およびロジックデバイス領
域にゲート電極８、９を形成した後、イオン注入により
ＤＲＡＭ領域にドレイン領域２、ソース領域３、ロジッ
クデバイス領域にドレイン領域４、ソース領域５を形成
し、図１２（ａ）に示すトランジスタを形成する。次
に、全面に第１の絶縁膜１０を堆積し、この第１の絶縁
膜１０を平坦化した後、ＤＲＡＭのビットコンタクト１
１上、容量コンタクト１２上およびロジック部のコンタ
クト１３上に第１の開口１４を形成する〔図１２
（ｂ）〕。次に、第１の開口１４を第１の導電体で埋設
してビットコンタクト１１上にプラグ１５、容量コンタ
クト１２上にプラグ１６、ロジック部のコンタクト１３
上にプラグ１７を形成する〔図１２（ｃ）〕。

【０００４】次に、容量素子コンタクト上のプラグ１６
上に、柱状の容量スタック電極２７を形成する。容量ス
タック電極２７は、例えばスパッタリング法でＷ（タン
グステン）膜を堆積した後、フォトレジストをマスクに
したエッチングでパターニングして柱状に形成する。次
に、全面に容量絶縁膜２８として例えばＴａ₂Ｏ₅膜を堆
積する。次に、容量絶縁膜２８上の全面に例えばＴｉＮ
を堆積し、フォトリソグラフィとエッチングを用いてパ
ターニングを行って容量プレート電極２９を形成する。
これらの工程を経て、図１３（ａ）に示す容量スタック
電極２７、容量絶縁膜２８、容量プレート電極２９から
なるＤＲＡＭの情報蓄積用容量素子が形成される。次
に、全面に層間絶縁膜３０を堆積する。このとき容量素
子を形成した分だけ図１３（ｂ）に示すように、容量素
子上の層間絶縁膜３０が高くなる。この後、フォトレジ
ストをスピン塗布してロジックデバイス領域などの凹所
をフォトレジストで被覆し、凹所での層間絶縁膜３０の
高さが容量素子表面の高さとほぼ同じになるようにエッ
チバックを行う。次に、図１３（ｃ）に示すように、追
加の層間絶縁膜３０ａを堆積する。その後、図示は省略
するが、層間絶縁膜３０ａ、３０にプラグ１５、１７の
表面を露出させる開口を形成して該開口内を埋め込むプ
ラグを形成し、層間絶縁膜上に配線を形成する。このよ
うにしてＤＲＡＭ混載ロジックデバイスの製造工程が完
了する。

【０００５】

【発明が解決しようとする課題】フォトリソグラフィ工
程は、フォトレジストの塗布、露光・現像、フォトレジ
ストの除去などの工程を有し、厳重な工程管理と多大な
作業時間を要する。而して、ＤＲＡＭ混載ロジックデバ
イスにおける容量素子の従来の形成方法では、容量素子
を構成する容量スタック電極と容量プレート電極のパタ
ーニングにそれぞれ１回ずつの最低２回のフォトリソグ
ラフィ工程が必要となり、これがこの種デバイスのコス
ト高を招く要因となっていた。また、上述したスタック
型の容量素子を用いる場合には、メモリセル領域（ＤＲ
ＡＭ領域）とそれ以外の領域との間に、大きな段差が発
生し、このままでは精確なリソグラフィが行われなくな
ったり配線に断線が生じ易くなるなどの弊害があるた
め、大きな段差を解消するための平坦化の作業が必要と
なる。本願発明の課題は、上述した従来技術の問題点を
解決することであって、その目的は、第１に、より少な
いフォトリソグラフィ工程によりＤＲＡＭ混載ロジック
デバイスなどの容量素子を形成できるようにすることで
あり、第２に、段差の生じにくい構造の容量素子および
その製造方法を提供することである。

【０００６】

【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、半導体基板上のメモリセル領域と
非メモリセル領域とにそれぞれトランジスタが形成さ
れ、半導体基板が前記メモリセル領域と前記非メモリセ
ル領域のトランジスタのソース・ドレイン領域の表面を
露出させるコンタクト開口が開設された第１の絶縁膜に
よって覆われ、前記コンタクト開口内が導電性プラグに
よって埋め込まれ、メモリセル領域のトランジスタのソ
ース・ドレイン領域の一方に容量素子が接続されている
半導体装置において、前記容量素子の容量下部電極が、
前記導電性プラグを用いて形成されていることを特徴と
する半導体装置、が提供される。

【０００７】また、上記の目的を達成するため、本発明
によれば、（１）メモリセル領域と非メモリセル領域と
が設定された半導体基板のそれぞれの領域上にトランジ
スタを形成する工程と、（２）全面に第１の絶縁膜を形
成し、前記第１の絶縁膜に前記メモリセル領域と非メモ
リセル領域のトランジスタのソース・ドレイン領域の表
面を露出させる第１の開口を形成する工程と、（３）第
１の導電体を前記第１の開口内に埋設し、前記メモリセ
ル領域のトランジスタのソース・ドレイン領域の一方に
接続される容量下部電極と、該メモリセル領域のトラン
ジスタのソース・ドレイン領域の他方と前記非メモリセ
ル領域のトランジスタのソース・ドレイン領域に接続さ
れる導電性プラグとを形成する工程と、（４）前記第１
の絶縁膜および前記第１の導電体上に第２の絶縁膜を形
成する工程と、（５）フォトリソグラフィと異方性エッ
チングにより前記第２の絶縁膜および前記第１の絶縁膜
を選択的に除去して、前記容量下部電極の表面およびそ
の側面の一部を露出させる第２の開口を形成する工程
と、（６）少なくとも前記容量下部電極の表面およびそ
の露出した側面を覆う第３の絶縁膜を形成する工程と、
（７）全面に第２の導電体を堆積し前記第２の絶縁膜の
表面に堆積した第２の導電体を除去して、前記第２の開
口を埋め込む容量プレート電極を形成する工程と、を有
することを特徴とする半導体装置の製造方法、が提供さ
れる。

【０００８】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。［第１の実施の形態］図１〜図４は、本発明の第１の実
施の形態の製造工程を示す工程順の断面図である。以
下、図に沿ってこの実施の形態について説明する。半導
体基板１上に素子領域間の分離のための素子分離膜６を
形成した後、ゲート酸化膜を介してＤＲＡＭ領域および
ロジックデバイス領域にそれぞれゲート電極８、９を形
成する。次に、イオン注入によりＤＲＡＭ領域にドレイ
ン領域２、ソース領域３、ロジックデバイス領域にドレ
イン領域４、ソース領域５を形成する〔図１（ａ）〕。
次に、全面に第１の絶縁膜１０となる酸化シリコン膜を
ＣＶＤ法により堆積する。次に、第１の絶縁膜１０を平
坦化した後、第１の絶縁膜１０を選択的に除去して、ビ
ットコンタクト１１上、容量コンタクト１２上およびロ
ジック部のコンタクト１３上に第１の開口１４を形成す
る〔図１（ｂ）〕。その後、この第１の開口を第１の導
電体としてのポリシリコンで埋設し、ビットコンタクト
上のプラグ１５、容量コンタクト上のプラグ１６、およ
びロジック部のコンタクト上のプラグ１７を形成する
〔図１（ｃ）〕。

【０００９】次に、図２（ａ）に示すように、ＣＶＤ法
によりシリコン酸化膜を堆積して第２の絶縁膜１８を形
成する。次に、フォトリソグラフィと異方性エッチング
により第２および第１の絶縁膜を選択的に除去し、図２
（ｂ）に示すように、容量コンタクト上のプラグ１６上
部を露出させる第２の開口１９を開設する。次に、図２
（ｃ）に示すように、容量絶縁膜となる第３の絶縁膜２
０を全面に堆積する。第３の絶縁膜としては例えば、Ｓ
ｉＯ₂／Ｓｉ₃Ｎ₄／ＳｉＯ₂（ＯＮＯ）の３層で合計膜厚
が１０ｎｍ程度になるようにＣＶＤ法により形成する。
次に、リンドープのポリシリコンをＬＰＣＶＤ法により
堆積し、研磨（ＣＭＰ）またはエッチバックにより第２
の絶縁膜１８上のポリシリコンを除去して、第２の開口
１９内を導電体層２１で埋め込む〔図３（ａ）〕。

【００１０】次に、図３（ｂ）に示すように、ＣＶＤ法
によりシリコン酸化膜を堆積して第４の絶縁膜２２を形
成し、第４の絶縁膜２２を選択的にエッチングして、ビ
ットコンタクト上のプラグ１５、ロジック部のコンタク
ト上のプラグ１７の表面を露出させる第３の開口２３を
開設する。次に、図４に示すように、第３の開口２３内
にポリシリコンなどの導電体を埋設してビットコンタク
ト上のプラグ１５ａおよびロジック部のコンタクト上の
プラグ１７ａを形成した後、Ａｌ（アルミニウム）また
はＡｌ合金を用いて配線２４を形成して本発明の第１の
実施の形態の構造を得る。上述した第１の実施の形態の
製造方法によれば、ビットコンタクトおよびロジック部
のコンタクト上に形成する開口と同一工程で形成した容
量コンタクト上の開口に埋設した導電体により形成され
た容量コンタクト上のプラグが容量素子の下部電極とな
るので、下部電極を形成するための固有のフォトリソグ
ラフィ工程がなくなる。そして、容量素子を形成するた
めのフォトリソグラフィ工程は、第２の開口１９を開設
するための１回のみとなるため、製造工程の簡略化が図
れる。また、容量素子が層間絶縁膜内に埋め込まれるた
めに、従来技術において生じていた容量素子の高さによ
る段差が解消し、長時間の平坦化作業を要することなく
表面の平坦化が実現できる。

【００１１】［第２の実施の形態］図５〜図７は、本発
明の第２の実施の形態の製造工程を示す工程順の断面図
である。以下、第２の実施の形態について図５〜図７を
参照して説明する。なお、第２の実施の形態の初期の工
程（トランジスタの形成から第１の開口形成まで）は第
１の実施の形態で説明したその工程と同様であるので説
明を省略する。第１の実施の形態と同様の工程を経て、
図１（ｃ）に示すように、ソース・ドレイン領域上に開
口を形成した後、スパッタ法により、ＴｉＮ、Ｔｉを堆
積し、続いてＣＶＤ法によりＷを堆積する。その後、エ
ッチバックにより第１の絶縁膜１０上の堆積導電膜を除
去して、ビットコンタクト上のプラグ１５、容量コンタ
クト上のプラグ１６およびロジック部のコンタクト上の
プラグ１７を形成する〔図５（ａ）〕。次に、図５
（ｂ）に示すように、ＣＶＤ法によりシリコン酸化膜を
堆積して第２の絶縁膜１８を形成し、フォトリソグラフ
ィと異方性エッチングにより第２および第１の絶縁膜を
選択的に除去して、容量コンタクト上のプラグ１６上部
を露出させる第２の開口１９を開設する。その後、露出
した容量コンタクト上のプラグ１６を異方性エッチング
してプラグの高さを低くする。次に、図５（ｃ）に示す
ように、Ｔａ₂Ｏ₅膜を５ｎｍ程度の厚さに堆積して容量
絶縁膜としての第３の絶縁膜２０を形成する。

【００１２】次に、図６（ａ）に示すように、第２の導
電体となるＴｉＮで第２の開口１９内を埋め込み導電体
層２１を形成する。次に、導電体層２１の表面を、図６
（ｂ）に示すようにビットコンタクト上のプラグ１５の
高さより低く、また容量コンタクト上のプラグ１６の高
さより高い適当な位置までエッチングして第４の開口２
５を形成する。次に、図６（ｃ）に示すように、シリコ
ン酸化膜の堆積とＣＭＰにより、第４の開口２５内を第
５の絶縁膜２６により埋め込む。引き続き、図７（ａ）
に示すように、ビットコンタクト上に形成したプラグ１
５やロジック部のコンタクト上のプラグ１７の表面が露
出するまで第２の絶縁膜１８および第５の絶縁膜２６を
研磨除去する。次に、図７（ｂ）に示すように、第１、
第５の絶縁膜上に、ＡｌまたはＡｌ合金を用いて、プラ
グ１５、１７と接触する配線２４を形成して第２の実施
の形態の構造を得る。この実施の形態においても先の第
１の実施の形態と同様の効果を得ることができる。

【００１３】［第３の実施の形態］図８、図９は、本発
明の第３の実施の形態の製造工程を示す工程順の断面図
である。以下、第３の実施の形態について図８、図９を
参照して説明する。なお、第３の実施の形態の初期の工
程（トランジスタの形成から第１の開口内にプラグを埋
め込む形成まで）は第１の実施の形態で説明したその工
程と同様であるので説明を省略する。図８（ａ）に示す
ように、開口内をポリシリコンで埋め込んで、プラグ１
５〜１７を形成した後、図８（ｂ）に示すように、フォ
トリソグラフィおよび異方性エッチングにより第１の絶
縁膜１０を選択的に除去して、プラグ１６の上部を露出
させる第２の開口１９を開設する。次に、図８（ｃ）に
示すように、容量絶縁膜となるＯＮＯ構造の第３の絶縁
膜２０を全面に堆積する。次に、リンドープのポリシリ
コンからなる導電体層２１により第２の開口１９内を埋
め込む〔図９（ａ）〕。

【００１４】次に、図９（ｂ）に示すように、ＣＶＤ法
によりシリコン酸化膜を堆積して第４の絶縁膜２２を形
成し、第４の絶縁膜２２を選択的にエッチングして、ビ
ットコンタクト上のプラグ１５、ロジック部のコンタク
ト上のプラグ１７の表面を露出させる第３の開口２３を
開設する。次に、図９（ｃ）に示すように、第３の開口
内にリンドープのポリシリコンなどからなる導電体を埋
設してビットコンタクト上のプラグ１５ａおよびロジッ
ク部のコンタクト上のプラグ１７ａを形成した後、Ａｌ
またはＡｌ合金を用いて配線２４を形成して本発明の第
３の実施の形態の構造を得る。

【００１５】［第４の実施の形態］図１０、図１１は、
本発明の第４の実施の形態の製造工程を示す工程順の断
面図である。以下、第４の実施の形態について図１０、
図１１を参照して説明する。なお、第４の実施の形態の
初期の工程（トランジスタの形成から第２の開口形成ま
で）は第３の実施の形態で説明したその工程と同様であ
るので説明を省略する。第３の実施の形態と同様の工程
を経て、図８（ｂ）に示すように、プラグ１６の上部側
面を露出させる第２の開口１９を形成した後、第２の開
口１９を形成した際のフォトレジスト膜をそのまま用い
てプラグの上部を異方性エッチングして、図１０（ａ）
に示すように、プラグ１６の高さを少し低くする。次
に、図１０（ｂ）に示すように、容量絶縁膜となる第３
の絶縁膜２０を形成する。

【００１６】次に、図１０（ｃ）に示すように、リンド
ープのポリシリコンの堆積とエッチバックにより、第２
の開口１９内に導電体層２１を埋め込む。次に、ＣＶＤ
法によりシリコン酸化膜を堆積して第４の絶縁膜２２を
形成する〔図１１（ａ）〕。続いて、第４の絶縁膜２２
を選択的にエッチングして、ビットコンタクト上のプラ
グ１５、ロジック部のコンタクト上のプラグ１７の表面
を露出させる第３の開口を開設し、第３の開口にリンド
ープのポリシリコンなどの導電体を埋設してビットコン
タクト上のプラグ１５ａおよびロジック部のコンタクト
上のプラグ１７ａを形成する〔図１１（ｂ）〕。その
後、ＡｌまたはＡｌ合金を用いて配線２４を形成して本
発明の第４の実施の形態の構造を得る〔図１１
（ｃ）〕。

【００１７】以上好ましい実施の形態について説明して
きたが、本発明はこれらの実施の形態に限定されるもの
ではなく、特許請求の範囲に記載された範囲内において
適宜の変更が可能なものである。例えば、第１、第２、
第４、第５の絶縁膜として必ずしも酸化シリコン膜を用
いる必要はなく、ＰＳＧ（Phosphosilicate Glass）膜
またはＢＰＳＧ（Borophosphosilicate Glass）膜など
のガラス膜を用いてもよい。また、配線はＴｉＮ膜また
はＷ膜を用いてもよく、またそれらを積層させて用いて
もよい。また、第２の絶縁膜１８や第４の絶縁膜２２上
に配線を形成する場合には、第４、第２の絶縁膜内にプ
ラグ１５ａ、１７ａを形成することなく、配線形成材料
が直接プラグ１５、１７に接触するようにしてもよい。
また、第２の実施の形態においては、第２の絶縁膜１８
を除去することなく、第２の絶縁膜にプラグ１５、１７
の表面を露出させる開口を形成して第２の絶縁膜上に配
線を形成するようにしてもよい。また、本発明は、ＤＲ
ＡＭ混載ロジックデバイスに有利に適用されるが、これ
に限定されるものではなくダイナミック型メモリセルを
有する他の半導体装置にも適用が可能なものである。

【００１８】

【発明の効果】上述したように、本発明によれば、トラ
ンジスタ上のビットコンタクト上のプラグ、ロジック部
のコンタクト上のプラグと同一工程で形成した容量コン
タクト上のプラグが、ＤＲＡＭの容量素子の下部電極と
して形成され、そして容量素子を形成するためのフォト
リソグラフィ工程は、容量プレート電極の埋め込まれる
第２の開口を開設する際の１回のみに減少するので、製
造工程が簡略化される。また、容量素子を下層層間絶縁
膜内に埋め込んでいるので、下層層間絶縁膜上にスタッ
クトキャパシタを形成する場合のように、上層の層間絶
縁膜に段差を生じることがなくなり、ＤＲＡＭ混載デバ
イスなどの半導体装置における容量素子上の上層層間絶
縁膜の形成工程が簡略化される。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の製造工程を示す工
程順の断面図（その１）。

【図２】本発明の第１の実施の形態の製造工程を示す工
程順の断面図（その２）。

【図３】本発明の第１の実施の形態の製造工程を示す工
程順の断面図（その３）。

【図４】本発明の第１の実施の形態の製造工程を示す工
程順の断面図（その４）。

【図５】本発明の第２の実施の形態の製造工程を示す工
程順の断面図（その１）。

【図６】本発明の第２の実施の形態の製造工程を示す工
程順の断面図（その２）。

【図７】本発明の第２の実施の形態の製造工程を示す工
程順の断面図（その３）。

【図８】本発明の第３の実施の形態の製造工程を示す工
程順の断面図（その１）。

【図９】本発明の第３の実施の形態の製造工程を示す工
程順の断面図（その２）。

【図１０】本発明の第４の実施の形態の製造工程を示す
工程順の断面図（その１）。

【図１１】本発明の第４の実施の形態の製造工程を示す
工程順の断面図（その２）。

【図１２】従来のＤＲＡＭ混載デバイスの容量素子形成
を説明するための製造工程順の断面図（その１）。

【図１３】従来のＤＲＡＭ混載デバイスの容量素子形成
を説明するための製造工程順の断面図（その２）。

【符号の説明】

１半導体基板２、４ドレイン領域３、５ソース領域６素子分離膜８、９ゲート電極１０第１の絶縁膜１１ビットコンタクト１２容量コンタクト１３ロジック部のコンタクト１４第１の開口１５ビットコンタクト上のプラグ１５ａプラグ１６容量コンタクト上のプラグ１７ロジック部のコンタクト上のプラグ１７ａプラグ１８第２の絶縁膜１９第２の開口２０第３の絶縁膜２１導電体層２２第４の絶縁膜２３第３の開口２４配線２５第４の開口２６第５の絶縁膜２７容量スタック電極２８容量絶縁膜２９容量プレート電極３０層間絶縁膜３０ａ層間絶縁膜

Claims

【特許請求の範囲】

【請求項１】半導体基板上のメモリセル領域と非メモ
リセル領域とにそれぞれトランジスタが形成され、半導
体基板が前記メモリセル領域と前記非メモリセル領域の
トランジスタのソース・ドレイン領域の表面を露出させ
るコンタクト開口が開設された第１の絶縁膜によって覆
われ、前記コンタクト開口内が導電性プラグによって埋
め込まれ、メモリセル領域のトランジスタのソース・ド
レイン領域の一方に容量素子が接続されている半導体装
置において、前記容量素子の容量下部電極が、前記導電
性プラグを用いて形成されていることを特徴とする半導
体装置。
【請求項２】前記容量下部電極が、エッチングにより
他の導電性プラグより短く形成されていることを特徴と
する請求項１記載の半導体装置。
【請求項３】前記容量素子の容量プレート電極が、前
記第１の絶縁膜内に埋め込まれ、その表面が前記第１の
絶縁膜の表面に一致していることを特徴とする請求項１
または２記載の半導体装置。
【請求項４】前記第１の絶縁膜上に第２の絶縁膜が形
成され、前記容量素子の容量プレート電極が、前記第１
および第２の絶縁膜内に埋め込まれ、その表面が前記第
２の絶縁膜の表面に一致していることを特徴とする請求
項１または２記載の半導体装置。
【請求項５】（１）メモリセル領域と非メモリセル領
域とが設定された半導体基板のそれぞれの領域上にトラ
ンジスタを形成する工程と、（２）全面に第１の絶縁膜を形成し、前記第１の絶縁膜
に前記メモリセル領域と非メモリセル領域のトランジス
タのソース・ドレイン領域の表面を露出させる第１の開
口を形成する工程と、（３）第１の導電体を前記第１の開口内に埋設し、前記
メモリセル領域のトランジスタのソース・ドレイン領域
の一方に接続される容量下部電極、および、該メモリセ
ル領域のトランジスタのソース・ドレイン領域の他方と
前記非メモリセル領域のトランジスタのソース・ドレイ
ン領域に接続される導電性プラグを形成する工程と、（４）前記第１の絶縁膜および前記第１の導電体上に第
２の絶縁膜を形成する工程と、（５）フォトリソグラフィと異方性エッチングにより前
記第２の絶縁膜および前記第１の絶縁膜を選択的に除去
して、前記容量下部電極の表面およびその側面の一部を
露出させる第２の開口を形成する工程と、（６）少なくとも前記容量下部電極の表面およびその露
出した側面を覆う第３の絶縁膜を形成する工程と、（７）全面に第２の導電体を堆積し前記第２の絶縁膜の
表面に堆積した第２の導電体を除去して、前記第２の開
口を埋め込む容量プレート電極を形成する工程と、を有
することを特徴とする半導体装置の製造方法。
【請求項６】前記第（７）の工程の後、前記容量プレ
ート電極の表面の一部をエッチングし、該容量プレート
電極のエッチング除去された部分に第４の絶縁膜を埋め
込む工程が付加されることを特徴とする請求項５記載の
半導体装置の製造方法。
【請求項７】前記容量プレート電極の表面を前記第２
の絶縁膜の膜厚以上にエッチングし、該容量プレート電
極のエッチング除去された部分に第４の絶縁膜を埋め込
んだ後、前記第２の絶縁膜と前記第４の絶縁膜の一部を
除去して前記導電性プラグの表面を露出させ、前記第１
の絶縁膜上に前記導電性プラグに接続される配線を形成
する工程が付加されることを特徴とする請求項６記載の
半導体装置の製造方法。
【請求項８】前記第２の絶縁膜に前記導電性プラグの
表面を露出させる開口を形成した後、この開口を介して
前記導電性プラグに接続された配線を前記第２の絶縁膜
上に形成する工程が付加されることを特徴とする請求項
６記載の半導体装置の製造方法。
【請求項９】（１′）メモリセル領域と非メモリセル
領域とが設定された半導体基板のそれぞれの領域上にト
ランジスタを形成する工程と、（２′）全面に第１の絶縁膜を形成し、前記第１の絶縁
膜に前記メモリセル領域と非メモリセル領域のトランジ
スタのソース・ドレイン領域の表面を露出させる第１の
開口を形成する工程と、（３′）第１の導電体を前記第１の開口内に埋設し、前
記メモリセル領域のトランジスタのソース・ドレイン領
域の一方に接続される容量下部電極、および、該メモリ
セル領域のトランジスタのソース・ドレイン領域の他方
と前記非メモリセル領域のトランジスタのソース・ドレ
イン領域に接続される導電性プラグを形成する工程と、（４′）フォトリソグラフィと異方性エッチングにより
前記第１の絶縁膜を選択的に除去して、前記容量下部電
極の側面の一部を露出させる第２の開口を形成する工程
と、（５′）少なくとも前記容量下部電極の表面および側面
を覆う第３の絶縁膜を形成する工程と、（６′）全面に第２の導電体を堆積し前記第１の絶縁膜
の表面に堆積した第２の導電体を除去して、前記第２の
開口を埋め込む容量プレート電極を形成する工程と、を
有することを特徴とする半導体装置の製造方法。
【請求項１０】前記第（５）の工程の後前記第（６）
の工程に先立って、若しくは、前記第（４′）の工程の
後前記第（５′）の工程に先立って、異方性エッチング
により前記容量下部電極の上部の一部をエッチング除去
する工程が付加されることを特徴とする請求項５〜９の
いずれか１項に記載の半導体装置の製造方法。
【請求項１１】前記第（７）の工程の後、若しくは、
前記第（６′）の工程の後、前記第２の絶縁膜上、若し
くは、前記第１の絶縁膜上に第５の絶縁膜を堆積し、前
記第５の絶縁膜および前記第２の絶縁膜、若しくは、前
記第５の絶縁膜を選択的にエッチング除去して前記導電
性プラグの表面を露出させる開口を形成し、この開口を
介して前記導電性プラグに接続された配線を前記第５の
絶縁膜上に形成する工程が付加されることを特徴とする
請求項５または９記載の半導体装置の製造方法。