JP2001051295A - アクティブマトリクス基板及び電気光学装置及び電子機器 - Google Patents

Abstract

(57)【要約】 【課題】 液晶装置などの電気光学装置において、段差
部におけるデータ線の細りや断線を防止するとともに、
開口率を向上させる。 【解決手段】 データ線３０の下に複数存在する段差部
Ｘ1、Ｘ2、Ｘ3、Ｘ4等においてデータ線を拡幅部３０ａ
で拡幅することによって、段差部におけるデータ線の細
りや断線を防止する。また、データ線３０に沿って保持
容量３ｂが形成されていない部分３ｃにおいてデータ線
を拡幅することによって、この部分をデータ線によって
遮光する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気光学装置及び
その製造方法等に関する。

【０００２】

【従来の技術】従来、電気光学装置の一例であるＴＦＴ
駆動によるアクティブマトリクス駆動方式の液晶パネル
（液晶装置）においては、縦横に夫々配列された多数の
走査線及びデータ線並びにこれらの各交点に対応して多
数の薄膜トランジスタ（ＴＦＴ：Thin Film Transisito
r）がアクティブマトリクス基板上に設けられている。
各ＴＦＴは、走査線にゲート電極が接続され、データ線
にソース電極が接続され、画素電極にドレイン電極が接
続されている。そして、ＴＦＴのゲート電極に走査線を
介して走査信号が供給されると、ＴＦＴはオン状態とさ
れ、ＴＦＴのソース電極（或いはドレイン電極）にデー
タ線を介して供給される画像信号が当該ＴＦＴのソース
−ドレイン間を介して画素電極に供給される。

【０００３】このような画像信号の電荷供給は、オン状
態のＴＦＴを介して画素電極毎に一選択時間で行われ
る。一方、その選択時間以外はＴＦＴがオフ状態で電荷
が保持される。このオフ状態ではＴＦＴのオフ抵抗が低
い場合には電荷がリークするので、各画素電極には液晶
容量と並列に接続された蓄積容量を形成し、電位が低下
する時定数を大きくするのが一般的である。蓄積容量
は、一般にＴＦＴにおいて画素電極に接続された側のド
レイン電極を構成する半導体層を延設して第１蓄積容量
電極とし、走査線に沿って形成された容量線の一部を第
２蓄積容量電極とし、これら二つの蓄積容量電極を絶縁
膜（即ち、誘電体膜）を介して対向配置させることによ
り、各画素電極に対して構築される。この場合、容量線
をデータ線に沿って延長して保持容量の増大を図ってい
る。このような構成を持つ蓄積容量により、画素スイッ
チング用のＴＦＴのオン時間よりも例えば３桁程長い時
間に亘って画素電極における画像信号の電圧を維持する
ことが可能となる。すなわち、デューティー比が小さく
ても、コントラスト比の高い良好な画像表示を行える。

【０００４】

【発明が解決しようとする課題】近年、ディスプレイの
大画面化や一枚の基板から多数枚取りするために基板が
大型化（例えば一辺が３０ｃｍを超える）しており、こ
のような大型基板にスピンコート法でレジストを均一の
厚さで塗布するためには粘度の低いレジストを使う必要
がある。具体的には、スピンコート法（回転数：１００
０ｒｐｍ）でレジストを均一の厚さ（１μｍ程度）で塗
布するためには粘度の低いレジスト（１０センチポイ
ズ）を使う必要がある。通常の半導体製造の場合、レジ
ストの粘度は３０センチポイズ位が良く使われる。この
ように、ガラス基板上ではレジストの粘度を低くしなけ
ればならないので、図１９（ｂ）に示すように、段差部
分のレジスト膜厚ｄ2が非段差部分のレジスト膜厚ｄ1に
比べ薄いことと、下地反射により過度に露光されて（レ
ジストの単位体積当たりの積算露光量が相対的に大きく
なるため）、レジストパターンが細る。さらに、ドライ
エッチングによってデータ線が両サイドから浸食され
て、図１９（ａ）に示すように、データ線が細るという
問題がある。この問題は高精細化のためデータ線の線幅
が３μｍ以下になるとデータ線の線幅に対する細りの幅
が無視できなくなり、断線の恐れもあるため特に問題と
なる。さらに、データ線である下地膜がアルミニウム膜
のような金属膜の場合はいっそう下地反射の影響を受け
て細りが問題となる。

【０００５】一方で、上述したように保持容量増大のた
め、例えば、図２０に示すように、容量線３ｂをデータ
線３０に沿って延長しているのだが、短絡を回避するた
め、データ線３０に沿って保持容量電極３ｂが形成され
ていない隙間部分３ｃができるのでこの部分を遮光する
必要がある。この場合、対向基板側の遮光膜（ブラック
マトリックス：ＢＭなど）で遮光すればよいのである
が、これではアクティブマトリクス基板と対向基板との
位置合わせずれが原因で開口率が減少してしまう。詳し
くは、アクティブマトリクス基板と対向基板との位置合
わせ、両者の製造誤差や基板の伸縮で必ず合わせずれが
起こる。このため予めこのずれ量を見込んで対向基板側
に形成するＢＭの幅を設定するので、ＢＭの幅は遮光し
たい領域よりもある一定の幅で太く設計しなければなら
ない。そのため、表示領域として使用できる領域を一部
ＢＭで覆ってしまうことになる。高精細パネルでなけれ
ば、１画素が大きく、有効画素面積に対して損なわれる
領域の割合が少ないので問題はない。しかし、高精細パ
ネルになれば、１画素が小さくなり、有効画素面積に対
して損なわれる領域の割合も大きくなるので、開口率が
低下する割合も高い。

【０００６】本発明は上述した背景の下になされたもの
であり、高精細化に対応でき、開口率を向上できる電気
光学装置等の提供を目的とする。

【０００７】

【課題を解決するための手段】本発明のアクティブマト
リクス基板は、基板上にスイッチング素子と前記スイッ
チング素子に接続してなる複数の配線とを少なくとも有
してなるアクティブマトリクス基板において、前記複数
の配線のうち第１の配線には拡幅部が形成されてなるこ
とを特徴とする。

【０００８】本発明のこのような構成によれば、以下に
示すように、拡幅部によって、第一の配線の細りや断線
の防止や、遮光などを行うことができる。

【０００９】本発明の第１の態様では、前記拡幅部は、
例えば、前記第１の配線よりも下層に形成されてなる第
２の配線との交差部付近、前記スイッチング素子に形成
されてなる半導体層と交差する部分付近、あるいは、前
記第１の配線よりも下層に形成されてなる層（例えば、
保持容量電極）の段差部付近などに形成されてなること
を特徴とする。

【００１０】本発明のこのような構成によれば、第１の
配線（例えばデータ線）下に複数存在する段差部（交差
部）において第１の配線を拡幅することによって、段差
部（交差部）における第１の配線の細りや断線を防止で
きる。特に、高精細化のため第１の配線の線幅が３μｍ
以下となった場合であっても段差部（交差部）における
第１の配線の細りや断線を防止できるので、高精細化に
対応できる。本発明は、特に、高精細パネルにおいて有
効である。また、複数存在する段差部（交差部）に亘っ
て一括して拡幅することで、複数存在する段差部（交差
部）における第１の配線の細りや断線を一括して防止で
きる。さらに、複数存在する段差部（交差部）は、画素
の非表示領域に存在しているので、開口率を低下させる
ことがない。尚、本発明にかかる配線の拡幅は、第１の
配線と同時に同一工程にて形成される周辺回路について
も適用できることは言うまでもない。

【００１１】本発明の第２の態様では、前記保持容量電
極が形成されていない部分に前記拡幅部を形成し遮光部
としたことを特徴とする。

【００１２】本発明のこのような構成によれば、第１の
配線（例えばデータ線）に沿って保持容量電極が形成さ
れていない部分において第１の配線を拡幅することによ
って、この部分を第１の配線によって遮光できる。した
がって、対向基板側の遮光膜で遮光する必要がなく、対
向基板側の遮光膜が原因で生じる開口率の減少を回避で
き、その分だけ開口率を向上できる。

【００１３】具体的には例えば、ラビングによる液晶の
配向不良を生じる部分を隠すために保持容量をデータ線
に対してオフセット配置する場合に際して、この保持容
量のオフセット配置によって生じることになる保持容量
が形成されていない部分において、データ線を拡幅する
ことによって、この部分をデータ線によって遮光でき
る。

【００１４】詳しくは、図２０に示すように、液晶を配
向させるラビング処理を、図面上の左下から右上の方向
で行う場合、画素内のラビング開始点側の辺Ｃ及びＤで
は、辺に沿って液晶の配向不良が生じやすい。従って、
この部分を隠すように保持容量電極３ｂをデータ線の中
心に対してオフセット配置（長さ関係がＡ＞Ｂ）して表
示不良部を隠している。保持容量電極は金属で形成され
るので結果的に遮光されることになる。問題なのは、デ
ータ線３０に沿って保持容量電極３ｂが延長して形成さ
れているが、隣接する走査線２０の手前までしか形成で
きないので、隙間３ｃができることである。この隙間３
ｃは、対向基板側の遮光膜（ＢＭなど）で遮光すればよ
いのであるが、これでは上述したようにアクティブマト
リクス基板と対向基板との位置合わせずれが原因で開口
率が減少してしまう。この隙間部分３ｃを、図７に示す
ように、データ線３０を拡幅部３０ａで拡幅することに
よって遮光すれば、対向基板側の遮光膜を従来より細く
形成でき、場合によっては対向基板側の遮光膜を省略で
きることになり、開口率を向上できる。高精細の程度や
設計ルールによって開口率の向上率が異なるので一概に
は言えないが、数％程度の開口率を向上させることが可
能である。透過型の液晶表示装置では開口率が向上する
とバックライトの光利用効率が向上して消費電力を下げ
られるので、ひいてはバッテリー使用による連続動作時
間が長くなる。

【００１５】尚、上記第１の態様及び第２の態様を組み
合わせることで、両者の効果を奏するとともに、同じ太
さの一連の拡幅部で両者を満たすことができ、同一工程
で形成できるので効率が良い。

【００１６】本発明の一態様では、スイッチング素子
が、薄膜トランジスタであることを特徴とする。

【００１７】このような構成によれば、薄膜トランジス
タ構造に起因する段差による第１の配線の細りや断線な
どを防止できる。

【００１８】本発明の一態様では、スイッチング素子
が、デュアルゲート構造の薄膜トランジスタであること
を特徴とする。

【００１９】このような構成によれば、デュアルゲート
構造に起因する段差による第１の配線の細りや断線など
を防止できる。

【００２０】本発明の電気光学装置は、上記本発明にか
かるアクティブマトリクス基板と対向基板とを備えたこ
とを特徴とする。

【００２１】本発明のこのような構成によれば、高精細
かつ高開口率の電気光学装置が得られる。

【００２２】本発明の電子機器は、前記電気光学装置を
表示装置として備えたことを特徴とする。

【００２３】本発明のこのような構成によれば、優れた
電気光学装置を備えた電子機器が得られる。

【００２４】

【発明の実施の形態】次に、本発明の実施の形態につい
て説明する。

【００２５】（実施の形態１）図１は、本形態に係る電
気光学装置を対向基板の側からみた平面図である。図２
は、図１のＨ−Ｈ′線で切断したときの電気光学装置の
断面図である。

【００２６】図１および図２に示すように、電気光学装
置３００（液晶パネル）は、石英ガラスや耐熱ガラスな
どの絶縁基板１０の表面に画素電極９ａがマトリクス状
に形成されたアクティブマトリクス基板１００と、同じ
く石英ガラスや耐熱ガラスなどの絶縁基板４１の表面に
対向電極３２が形成された対向基板２００と、これらの
基板間に電気光学物質として封入、挟持されている液晶
３９とから概略構成されている。アクティブマトリクス
基板１００と対向基板２００とは、対向基板２００の外
周縁に沿って形成されたギャップ材含有のシール材５９
によって所定の間隙（セルギャップ）を介して貼り合わ
されている。また、アクティブマトリクス基板１００と
対向基板２００との間には、ギャップ材含有のシール材
５９によって液晶封入領域４０が区画形成され、この液
晶封入領域４０内に液晶３９が封入されている。

【００２７】対向基板２００はアクティブマトリクス基
板１００よりも小さく、アクティブマトリクス基板１０
０の周辺部分は、対向基板２００の外周縁よりはみ出た
状態に貼り合わされる。従って、アクティブマトリクス
基板１００の駆動回路（走査線駆動回路７０やデータ線
駆動回路６０）や入出力端子４５は対向基板２００から
露出した状態にある。ここで、シール材５９は部分的に
途切れているので、この途切れ部分によって、液晶注入
口２４１が構成されている。このため、対向基板２００
とアクティブマトリクス基板１００とを貼り合わせた
後、シール材５９の内側領域を減圧状態にすれば、液晶
注入口２４１から液晶３９を減圧注入でき、液晶３９を
封入した後、液晶注入口２４１を封止材２４２で塞げば
よい。なお、アクティブマトリクス基板１００には、シ
ール材５９の形成領域の内側において、画面表示領域１
１を見切りするための遮光膜５５が形成されている。ま
た、対向基板２００には、アクティブマトリクス基板１
００の各画素電極９ａの境界領域に対応する領域に遮光
膜５７が形成されている。

【００２８】また、対向基板２００およびアクティブマ
トリクス基板１００の光入射側の面あるいは光出射側に
は、ノーマリホワイトモード／ノーマリブラックモード
の別に応じて、偏光板（図示せず）などが所定の向きに
配置される。

【００２９】このように構成した電気光学装置３００に
おいて、アクティブマトリクス基板１００では、データ
線（図示せず）および後述する画素ＴＦＴ５０を介して
画素電極９ａに印加した画像信号によって、画素電極９
ａと対向電極３２との間において液晶３９の配向状態を
画素毎に制御し、画像信号に対応した所定の画像を表示
する。従って、アクティブマトリクス基板１００では、
データ線および画素ＴＦＴ５０を介して画素電極９ａに
画像信号を供給するとともに、対向電極３２にも所定の
電位を印加する必要がある。そこで、電気光学装置３０
０では、アクティブマトリクス基板１００の表面のう
ち、対向基板２００の各コーナー部に対向する部分に
は、データ線などの形成プロセスを援用してアルミニウ
ム膜などからなる上下導通用の第１の電極４７が形成さ
れている。一方、対向基板２００の各コーナー部には、
対向電極３２の形成プロセスを援用してＩＴＯ（Indium
Tin Oxide）膜などからなる上下導通用の第２の電極４
８が形成されている。さらに、これらの上下導通用の第
１の電極４７と第２の電極４８とは、エポキシ樹脂系の
接着剤成分に銀粉や金めっきファイバーなどの導電粒子
が配合された導通材５６によって電気的に導通してい
る。それ故、電気光学装置３００では、アクティブマト
リクス基板１００および対向基板２００のそれぞれにフ
レキシブル配線基板などを接続しなくても、アクティブ
マトリクス基板１００のみにフレキシブル配線基板９９
を接続するだけで、アクティブマトリクス基板１００お
よび対向基板２００の双方に所定の信号を入力すること
ができる。

【００３０】（アクティブマトリクス基板の全体構成）
図３は、電気光学装置３００に用いたアクティブマトリ
クス基板の構成を模式的に示すブロック図である。

【００３１】図３に示すように、本形態の駆動回路内蔵
型のアクティブマトリクス基板では、絶縁基板（図示せ
ず）上に、互いに交差する複数の走査線２０（下層配
線）と複数のデータ線３０（上層配線）とに接続するス
イッチング素子５０が形成されてなり、スイッチング素
子５０に接続して画素電極９ａがマトリクス状に構成さ
れている。走査線２０はタンタル膜、アルミニウム膜、
アルミニウムの合金膜などで構成され、データ線３０は
アルミニウム膜あるいはアルミニウム合金膜などで構成
され、それぞれ単層もしくは積層されている。これらの
画素電極９ａが形成されている領域が画素部１１（画面
表示領域）である。

【００３２】絶縁基板上における画素部１１の外側領域
（周辺部分）には、複数のデータ線３０のそれぞれに画
像信号を供給するデータ線駆動回路６０が構成されてい
る。また、走査線２０の両端部のそれぞれには、各々の
走査線２０に画素選択用の走査信号を供給する走査線駆
動回路７０が構成されている。

【００３３】データ線駆動回路６０には、Ｘ側シフトレ
ジスタ回路、Ｘ側シフトレジスタ回路から出力された信
号に基づいて動作するアナログスイッチとしてのＴＦＴ
６５１を備えるサンプルホールド回路、６相に展開され
た各画像信号に対応する６本の画像信号線６７１などが
構成されている。本例において、データ線駆動回路６０
は、前記のＸ側シフトレジスタ回路が４相で構成されて
おり、入出力端子を介して外部からスタート信号、クロ
ック信号、およびその反転クロック信号がＸ側シフトレ
ジスタ回路に供給され、これらの信号によってデータ線
駆動回路６０が駆動される。従って、サンプルホールド
回路は、前記のＸ側シフトレジスタ回路から出力された
信号に基づいて各ＴＦＴ６５１が動作し、画像信号線６
７１を介して供給される画像信号を所定のタイミングで
データ線３０に取り込み、各画素電極９ａに供給するこ
とが可能である。

【００３４】一方、走査線駆動回路７０には、端子を介
して外部からスタート信号、クロック信号、およびその
反転クロック信号が供給され、これらの信号によって走
査線駆動回路７０が駆動される。

【００３５】（画素およびＴＦＴの構造）図４は、図３
に示すアクティブマトリクス基板の画素部のコーナー部
分を拡大して示す平面図である。図５は、図３に示すア
クティブマトリクス基板の画素の等価回路図である。図
６は、図４の画素ＴＦＴ部のＡ−Ａ′線における断面図
断面図である。

【００３６】図４および図５からわかるように、画素電
極９ａには、走査線２０およびデータ線３０に接続する
画素スイッチング用のＴＦＴ５０が形成されている。ま
た、各画素電極９ａに向けては容量線３ｂも形成されて
いる。

【００３７】次に図６の断面図に示すように、電気光学
装置は、透明な一方の基板の一例を構成するアクティブ
マトリクス基板板１００と、これに対向配置される透明
な他方の基板の一例を構成する対向基板２００とを備え
ている。アクティブマトリクス基板１００と対向基板２
００は例えばガラス基板や石英基板からなる。アクティ
ブマトリクス基板１００には、画素電極９ａが設けられ
ており、その上側には、ラビング処理等の所定の配向処
理が施された配向膜１６が設けられている。画素電極９
ａは例えば、ＩＴＯ膜（Indium Tin Oxide膜）などの透
明導電性薄膜からなる。また配向膜１６は例えば、ポリ
イミド薄膜などの有機薄膜からなる。

【００３８】他方、対向基板２００には、その全面に渡
って対向電極（共通電極）３２が設けられており、その
下側には、ラビング処理等の所定の配向処理が施された
配向膜２３が設けられている。対向電極３２は例えば、
ＩＴＯ膜などの透明導電性薄膜からなる。また配向膜２
３は、ポリイミド薄膜などの有機薄膜からなる。

【００３９】アクティブマトリクス基板１００には、図
３に示すように、各画素電極９ａに隣接する位置に、各
画素電極９ａをスイッチング制御する画素スイッチング
用ＴＦＴ５０が設けられている。

【００４０】対向基板２００には、更に図６に示すよう
に、各画素の開口領域（即ち、画像表示領域内において
実際に入射光が透過して表示に有効に寄与する領域）以
外の領域に、ブラックマスク或いはブラックマトリクス
と称される第２遮光膜２２が設けられている。このた
め、対向基板２００の側から入射光が画素スイッチング
用ＴＦＴ５０の半導体層１ａのチャネル領域１ａ’やＬ
ＤＤ（Lightly Doped Drain）領域１ｂ及び１ｃに侵入
することはない。更に、第２遮光膜２２は、コントラス
トの向上、色材の混色防止などの機能を有する。

【００４１】このように構成され、画素電極９ａと対向
電極３２とが対面するように配置されたアクティブマト
リクス基板１００と対向基板２００との間には、前述の
シール材（図１及び図２参照）により囲まれた空間に電
気光学物質が封入され、電気光学物質層３９が形成され
る。電気光学物質層３９は、画素電極９ａからの電界が
印加されていない状態で配向膜１６及び２３により所定
の配向状態をとる。電気光学物質層３９は、例えば一種
又は数種類のネマティック電気光学物質を混合した電気
光学物質からなる。シール材は、二つの基板１００及び
２００をそれらの周辺で貼り合わせるための、例えば光
硬化性樹脂や熱硬化性樹脂からなる接着剤であり、両基
板間の距離を所定値とするためのグラスファイバー或い
はガラスビーズ等のスペーサが混入されている。

【００４２】図６に示すように、アクティブマトリクス
基板１００と複数の画素スイッチング用ＴＦＴ５０との
間には、絶縁膜１２が設けられている。絶縁膜１２は、
アクティブマトリクス基板１００の全面に形成されるこ
とにより、画素スイッチング用ＴＦＴ５０のための下地
膜としての機能をも有する。即ち、アクティブマトリク
ス基板１００の表面の研磨時における荒れや、ガラス基
板からの不純物で画素スイッチング用ＴＦＴ５０の特性
の劣化を防止する機能を有する。絶縁膜１２は、例え
ば、酸化シリコン膜、窒化シリコン膜等からなる。

【００４３】図６において、画素スイッチング用ＴＦＴ
５０は、ＬＤＤ（Lightly Doped Drain）構造を有して
おり、走査線の一部であるゲート電極３ａ、当該ゲート
電極３ａからの電界によりチャネルが形成される半導体
層１ａのチャネル領域１ａ’、ゲート電極３ａと半導体
層１ａとを絶縁するゲート絶縁膜２、データ線の一部で
あるソース電極６ａ、半導体層１ａの低濃度ソース領域
（ソース側ＬＤＤ領域）１ｂ並びに低濃度ドレイン領域
（ドレイン側ＬＤＤ領域）１ｃ、半導体層１ａの高濃度
ソース領域１ｄ並びに高濃度ドレイン領域１ｅを備えて
いる。高濃度ドレイン領域１ｅには、複数の画素電極９
ａのうちの対応する一つが接続されている。ソース領域
１ｂ及び１ｄ並びにドレイン領域１ｃ及び１ｅは後述の
ように、半導体層１ａに対し、ｎ型又はｐ型のチャネル
を形成するかに応じて所定濃度のｎ型用又はｐ型用のド
ーパントをドープすることにより形成されている。ｎ型
チャネルのＴＦＴは、動作速度が速いという利点があ
り、画素のスイッチング素子である画素スイッチング用
ＴＦＴ５０として用いられることが多い。

【００４４】図６に示すように、ＴＦＴ５０は、走査線
２０と同時形成されたゲート電極３ａと、データ線３０
の一部としてのソース電極６ａが第１の層間絶縁膜４の
第１のコンタクトホール４ａを介して電気的に接続する
ソース領域１ｄと、データ線３０と同時形成されたアル
ミニウム膜などから構成されたドレイン電極６ｂが第１
の層間絶縁膜４の第２のコンタクトホール４ｂを介して
電気的に接続するドレイン領域１ｅとを有している。ま
た、第１の層間絶縁膜４の上層側には第２の層間絶縁膜
７が形成されており、この第２の層間絶縁膜７に形成さ
れた第３のコンタクトホール８ａを介して、画素電極９
ａがドレイン電極６ｂに対して電気的に接続している。

【００４５】尚、図６では、説明を容易にするため、画
素スイッチング用ＴＦＴ５０のゲート電極３ａをソース
−ドレイン領域１ｄ及び１ｅ間に１個のみ配置したシン
グルゲート構造の場合を挙げて説明したが、本実施の形
態では、これらの間に２個以上のゲート電極を配置した
デュアルゲート或いはトリプルゲート構造としてもよ
い。この際、各々のゲート電極には同一の信号が印加さ
れるようにする。このようにデュアルゲート或いはトリ
プルゲート以上でＴＦＴを構成すれば、チャネルとソー
ス−ドレイン領域接合部のリーク電流を防止でき、オフ
時の電流を低減することができる。

【００４６】（本実施の形態の特徴部分）本実施の形態
では、図７に示すように、データ線３０（上層配線）
と、その下に複数存在する下層配線、すなわち走査線２
０、容量線３ｂ、もしくは半導体層１ａと交差する領域
上で、上層配線であるデータ線３０の拡幅部３０ａを有
している。あるいは、走査線２０、容量線３ｂ、もしく
は半導体層１ａが作る段差部Ｘ1、Ｘ2、Ｘ3、Ｘ4におい
て上層のデータ線を拡幅部３０ａで拡幅している。更
に、データ線に沿って保持容量電極が形成されていない
部分３ｃにおいてデータ線を拡幅部３０ａで拡幅したこ
とを特徴としている。

【００４７】ここで、データ線３０の下に複数存在する
下層配線、すなわち走査線２０、容量線３ｂ、若しくは
半導体層１ａと交差する領域上で、上層配線であるデー
タ線３０の拡幅部３０ａを有しているのは、フォトリソ
グラフィー工程においてその交差部領域上で、レジスト
膜が薄くなることによるオーバ露光やドライエッチダメ
ージによる細りを防止している。また、段差部Ｘ1、Ｘ
2、Ｘ3、Ｘ4等の上においてもデータ線を拡幅部３０ａ
で拡幅することによって、段差部におけるデータ線の断
線を防止している。これらの技術は高精細化のためデー
タ線の線幅が３μｍ以下となった場合であっても段差部
におけるデータ線の細りや断線を防止できるので、高精
細化に対応できる。この技術は、特に、大型ガラス基板
上における高精細パネルにおいて必要かつ有効である。
また、複数存在する段差部に亘って一括して拡幅するこ
とで、複数存在する段差部におけるデータ線の細りや断
線を一括して防止できる。さらに、複数存在する段差部
は画素の非表示領域に存在しているので、開口率を低下
させることがない。

【００４８】一方、データ線３０に沿って保持容量電極
３ｂが形成されていない部分３ｃにおいてデータ線を拡
幅することによって、この部分がデータ線によって遮光
できる。したがって、対向基板側の遮光膜で遮光する必
要がなく、対向基板側の遮光膜が原因で生じる開口率の
減少を回避でき、その分だけ開口率を向上できる。尚、
図７では、保持容量電極がデータ線３０の中心に対して
オフセット配置したことによって生じる隙間について、
データ線の拡幅によって遮光しているが、保持容量電極
をオフセット配置しない場合に生じる隙間についても同
様に適用できる。

【００４９】尚、本発明においては、図１９に示すよう
に、各段差部において、レジストが薄くなってレジスト
が細る部分のみを拡幅することができ、これによれば遮
光領域の低減が必要な場合に有効である。

【００５０】また、拡幅部３０ａは矩形でなくても良
く、例えば、角をとった形状にできる。

【００５１】図９及び図１０に他の実施の形態を示す。
図９及び図１０に示す実施の形態では、デュアルゲート
（ゲート１、ゲート２）の薄膜トランジスタが形成され
た液晶装置において、データ線の下に複数存在する下層
配線、すなわち走査線２０、容量線３ｂ、若しくは半導
体層１ａと交差する領域上で、上層配線であるデータ線
３０の拡幅部３０ａを有している。さらに、下層配線や
半導体層がつくる段差部の上もデータ線を拡幅すること
によって、段差部におけるデータ線の細りや断線を防止
している。

【００５２】（アクティブマトリクス基板ＡＭの製造方
法）このような構成のアクティブマトリクス基板ＡＭを
製造する方法を、図１１ないし図１５を参照して説明す
る。これらの図は、本形態のアクティブマトリクス基板
ＡＭの製造方法を示す工程断面図であり、いずれの図に
おいても、図４のＡ−Ａ′線における断面に相当する。
但し、ここでは画素用ＴＦＴ５０の製造方法のみについ
て説明することし、保持容量電極７２、各種の配線、走
査線駆動回路７０、およびデータ線駆動回路６０などの
製造方法の説明および図示を省略する。

【００５３】まず、図１１（Ａ）に示すように、ガラス
基板、たとえば無アリカリガラスや石英などからなる透
明な絶縁基板１０の表面に直接、あるいは絶縁基板１０
の表面に形成した下地保護膜（図示せず）の表面全体
に、減圧ＣＶＤ法などにより厚さが約２００オングスト
ローム〜約２０００オングストローム、好ましくは約１
０００オングストロームのポリシリコン膜からなる半導
体膜１を形成した後、フォトリソグラフィ技術を用いて
レジストマスクＲＭ１を形成する。この半導体膜１の形
成は、アモルファスシリコン膜を堆積した後、５００℃
〜７００℃の温度で１時間〜７２時間、好ましくは４時
間〜６時間の熱アニールを施してポリシリコン膜を形成
したり、ポリシリコン膜を堆積した後、シリコンを打ち
込み、非晶質化した後、熱アニールにより再結晶化して
ポリシリコン膜を形成する方法を用いてもよい。

【００５４】次に、図１１（Ｂ）に示すように、レジス
トマスクＲＭｌを介して半導体膜１をパターニングし、
側に島状の半導体膜１ａ（能動層）を形成する。

【００５５】次に、島状にパターニングした半導体膜１
ａの表面に残るレジストマスクＲＭｌに対し、図１１
（Ｃ）に示すように、レジストマスクＲＭｌを除去す
る。

【００５６】次に、図１１（Ｄ）に示すように、プラズ
マＣＶＤ法などにより半導体膜１ａの表面に厚さが約５
００オングストローム〜約１５００オングストロームの
シリコン酸化膜からなるゲート酸化膜２を形成する。あ
るいは、ゲート絶縁膜２としてシリコン窒化膜を用いて
もよい。

【００５７】次に、図１１（Ｅ）に示すように、ゲート
電極などを形成するためのタンタル膜３を絶縁基板１０
全面に形成した後、フォトリソグラフィ技術を用いてレ
ジストマスクＲＭ２を形成する。

【００５８】次に、図１１（Ｆ）に示すように、レジス
トマスクＲＭ２を介してタンタル膜３をパターニング
し、ゲート電極３ａを形成する。

【００５９】次に、ゲート電極３ａの形成に用いたレジ
ストマスクＲＭ２に対し、図１２（Ａ）に示すように、
レジストマスクＲＭ２除去する。

【００６０】次に、図１２（Ｂ）に示すように、画素Ｔ
ＦＴ部および駆動回路のＮチヤネルＴＦＴ部の側には、
ゲート電極３ａをマスクとして、約１×１０^１３／ｃｍ
^２〜約５×１０^１３／ｃｍ^２のドーズ量で低濃度の不純
物イオン（リンイオン）の打ち込みを行い、画素ＴＦＴ
部の側には、ゲート電極３ａに対して自己整合的に低濃
度のソース領域１ｂ、および低濃度のドレイン領域１ｃ
を形成する。ここで、ゲート電極３ａの真下に位置して
いるため、不純物イオンが導入されなかった部分の半導
体膜１ａは真性のチャネル領域となる。

【００６１】次に、図１２（Ｃ）に示すように、画素Ｔ
ＦＴ部では、ゲート電極３ａよりの幅の広いレジストマ
スクＲＭ３を形成して高濃度の不純物イオン（リンイオ
ン）を約１×１０^１５／ｃｍ^２〜約５×１０^１５／ｃｍ
^２のドーズ量で打ち込み、高濃度のソース領域１ｄおよ
びドレイン領域１ｅを形成する。

【００６２】これらの不純物導入工程に代えて、低濃度
の不純物の打ち込みを行わずにゲート電極３ａより幅の
広いレジストマスクＲＭ３を形成した状態で高濃度の不
純物（リンイオン）を打ち込み、オフセット構造のソー
ス領域およびドレイン領域を形成してもよい。また、ゲ
ート電極３ａの上に高濃度の不純物（リンイオン）を打
ち込んで、セルフアライン構造のソース領域およびドレ
イン領域を形成してもとよいことは勿論である。

【００６３】また、図示を省略するが、周辺駆動回路の
ＰチヤネルＴＦＴ部を形成するために、前記画素部およ
びＮチヤネルＴＦＴ部をレジストで被覆保護して、ゲー
ト電極をマスクとして、約１×１０^１５／ｃｍ^２〜約５
×１０^１５／ｃｍ^２のドーズ量でボロンイオンを打ち込
むことにより、自己整合的にＰチヤネルのソース・ドレ
イン領域を形成する。なお、ＮチヤネルＴＦＴ部の形成
時と同様に、ゲート電極をマスクとして、約１×１０
^１２／ｃｍ^２〜約５×１０^１３／ｃｍ^２のドーズ量で低
濃度の不純物（ボロンイオン）を導入して、ポリシリコ
ン膜に低濃度領域を形成した後、ゲート電極よりの幅の
広いマスクを形成して高濃度の不純物（ボロンイオン）
を約１×１０^１５／ｃｍ^２〜約５×１０^１５／ｃｍ^２の
ドーズ量で打ち込み、ＬＤＤ構造（ライトリー・ドープ
ト・ドレイン構造）のソース領域およびドレイン領域を
形成してもよい。また、低濃度の不純物の打ち込みを行
わずに、ゲート電極より幅の広いマスクを形成した状態
で高濃度の不純物（リンイオン）を打ち込み、オフセッ
ト構造のソース領域およびドレイン領域を形成してもよ
い。これらのイオン打ち込み工程によって、ＣＭＯＳ化
が可能になり、周辺駆動回路の同一基板内への内蔵化が
可能となる。

【００６４】次に、不純物の導入に用いたレジストマス
クＲＭ３に対し、大気圧下でのプラズマ照射、および水
あるいは水系洗浄液での洗浄処理を行い、図１２（Ｄ）
に示すように、レジストマスクＲＭ３を除去する。尚、
不純物の導入に用いたレジストマスクＲＭ３は変質して
いて、硫酸による処理では短時間のうちの除去はできな
かったが、プラズマ照射など本工程で示すレジスト除去
方法であれば、短時間のうちに処理できる。

【００６５】次に、図１２（Ｅ）に示すように、ゲート
電極３ａの表面側にＣＶＤ法などにより、酸化シリコン
膜やＳＯＧ膜（スピン・オン・グラス）などからなる第
１の層間絶縁膜４を３０００オングストローム〜１５０
００オングストローム程度の膜厚で形成した後、フォト
リソグラフィ技術を用いて、第１の層間絶縁膜４にコン
タクトホールや切断用孔を形成するためのレジストマス
クＲＭ４を形成する。

【００６６】次に、図１３（Ａ）に示すように、レジス
トマスクＲＭ４を介して第１の層間絶縁膜４にエッチン
グを行い、第１の層間絶縁膜４のうち、ソース領域１ｄ
およびドレイン領域１ｅに対応する部分にコンタクトホ
ール４ａ、４ｄをそれぞれ形成する。

【００６７】次に、コンタクトホール４ａ、４ｄの形成
に用いたレジストマスクＲＭ４に対し、図１３（Ｂ）に
示すように、レジストマスクＲＭ４を除去する。

【００６８】次に、図１３（Ｃ）に示すように、第１の
層間絶縁膜４の表面側に、ソース電極などを構成するた
めのアルミニウム膜６をスパッタ法などで形成した後、
フォトリソグラフィ技術を用いて、レジストマスクＲＭ
５を形成する。

【００６９】次に、レジストマスクＲＭ５を介してアル
ミニウム膜６にエッチングを行い、図１３（Ｄ）に示す
ように、ソース領域１ｄに第１のコンタクトホール４ａ
を介して電気的に接続するアルミニウム膜からなるソー
ス電極６ａ（データ線の一部）と、ドレイン領域１ｅに
第２のコンタクトホール４ｄを介して電気的に接続する
ドレイン電極６ｄとを形成する。

【００７０】本実施の形態では、アルミニウム膜６にエ
ッチングを行い、データ線及びデータ線の一部であるソ
ース電極６ａを形成する際に、前述した図７に示すよう
に、隙間部においてデータ線を拡幅すると同時に、前述
した段差部においてデータ線を拡幅した。

【００７１】詳しくは、図７に示すように、データ線３
０（上層配線）の下に複数存在する段差部（交差部）、
すなわち、走査線２０と交差する段差部Ｘ2、Ｘ3、容量
線３ｂと交差する段差部Ｘ１、Ｘ４、及び、半導体層１
ａと交差する段差部（Ｘ１の近く）において、上層配線
であるデータ線３０の拡幅部３０ａを有している。これ
と同時に、拡幅部３０ａによって、データ線３０に沿っ
て保持容量電極３ｂが形成されていない部分３ｃを遮光
している。

【００７２】次に、ソース電極６ａおよびドレイン電極
６ｄの形成に用いたレジストマスクＲＭ５に対し、図１
３（Ｅ）に示すように、レジストマスクＲＭ５を除去す
る。

【００７３】次に、図１４（Ａ）に示すように、ソース
電極６ａおよびドレイン電極６ｄの表面側に、ペルヒド
ロポリシラザンまたはこれを含む組成物の塗布膜を焼成
した絶縁膜７ａを形成する。さらに、この絶縁膜７ａの
表面に、ＴＥＯＳを用いたＣＶＤ法によりたとえば４０
０℃程度の温度条件下で厚さが約５００オングストロー
ム〜約１５０００オングストロームのシリコン酸化膜か
らなる絶縁膜７ｂを形成する。これらの絶縁膜７ａ、７
ｂによって、第２の層間絶縁膜７が形成されるここで、
ペルヒドロポリシラザンとは無機ポリシラザンの一種で
あり、大気中で焼成することによってシリコン酸化膜に
転化する塗布型コーティング材料である。たとえば、東
燃（株）製のポリシラザンは、−（ＳｉＨ_２ＮＨ）−を
単位とする無機ポリマーであり、キシレンなどの有機溶
剤に可溶である。従って、この無機ポリマーの有機溶媒
溶液（たとえば、２０％キシレン溶液）を塗布液として
スピンコート法（たとえば、２０００ｒｐｍ、２０秒
間）で塗布した後、４５０℃の温度で大気中で焼成する
と、水分や酸素と反応し、ＣＶＤ法で成膜したシリコン
酸化膜と同等以上の緻密なアモルファスのシリコン酸化
膜を得ることができる。従って、この方法で成膜した絶
縁膜７ａ（シリコン酸化膜）は、層間絶縁膜として用い
ることができるとともに、ドレイン電極６ｄに起因する
凹凸などを平坦化してくれる。それ故、液晶の配向状態
が凹凸に起因して乱れることを防止できる。

【００７４】次に、フォトリソグラフイ技術を用いて、
第２の層間絶縁膜７にコンタクトホールを形成するため
のレジストマスクＲＭ６を形成する。

【００７５】次に、レジストマスクＲＭ６を介して第２
の層間絶縁膜７にエッチングを行い、図１４（Ｂ）に示
すように、ドレイン電極６ｄに対応する部分にコンタク
トホール７ｃ、７ｄからなる第３のコンタクトホール８
ａを形成する。

【００７６】次に、第３のコンタクトホール８ａの形成
に用いたレジストマスクＲＭ６に対し、図１４（Ｃ）に
示すように、レジストマスクＲＭ６を除去する。

【００７７】次に、図１４（Ｄ）に示すように、第２の
層間絶縁膜７の表面側に、ドレイン電極を構成するため
の厚さが約４００オングストローム〜約２０００オング
ストロームのＩＴＯ膜９（Indium Tin Oxide）をスパッ
タ法などで形成した後、フォトリソグラフィ技術を用い
て、ＩＴＯ膜９をパターニングするためのレジストマス
クＲＭ７を形成する。

【００７８】次に、レジストマスクＲＭ７を介してＩＴ
Ｏ膜９にエッチングを行って、図１５（Ａ）に示すよう
に、第３のコンタクトホール８ａを介してドレイン電極
６ｄに電気的に接続する画素電極９ａを形成する。

【００７９】しかる後に、画素電極９ａの形成に用いた
レジストマスクＲＭ７に対し、図１５（Ｂ）に示すよう
に、レジストマスクＲＭ７を除去する。

【００８０】（他の実施の態様）以上図１から図１５を
参照して説明した各実施の形態では、データ線駆動回路
６０及び走査線駆動回路７０をアクティブマトリクス基
板１００の上に設ける代わりに、例えばＴＡＢ（テープ
オートメイテッドボンディング基板）上に実装された駆
動用ＬＳＩに、アクティブマトリクス基板１００の周辺
部に設けられた異方性導電フィルムを介して電気的及び
機械的に接続するようにしてもよい。また、対向基板２
００の投射光が入射する側及びアクティブマトリクス基
板１００の出射光が出射する側には各々、例えば、ＴＮ
（ツイステッドネマティック）モード、ＳＴＮ（スーパ
ーＴＮ）モード、Ｄ−ＳＴＮ（ダブル−ＳＴＮ）モード
等の動作モードや、ノーマリーホワイトモード／ノーマ
リーブラックモードの別に応じて、偏光フィルム、位相
差フィルム、偏光板などが所定の方向で配置される。

【００８１】以上説明した各実施の形態における液晶装
置は、例えば、カラー液晶プロジェクタに適用されるた
め、３枚の液晶装置がＲＧＢ用のライトバルブとして各
々用いられ、各パネルには各々ＲＧＢ色分解用のダイク
ロイックミラーを介して分解された各色の光が投射光と
して各々入射されることになる。従って、各実施の形態
では、対向基板２００に、カラーフィルタは設けられて
いない。しかしながら、第２遮光膜２２の形成されてい
ない画素電極９ａに対向する所定領域にＲＧＢのカラー
フィルタをその保護膜と共に、対向基板２００上に形成
してもよい。このようにすれば、液晶プロジェクタ以外
の直視型や反射型のカラー液晶テレビなどのカラー液晶
装置に各実施の形態における液晶装置を適用できる。更
に、対向基板２００上に１画素1個対応するようにマイ
クロレンズを形成してもよい。このようにすれば、入射
光の集光効率を向上することで、明るい液晶装置が実現
できる。更にまた、対向基板２００上に、何層もの屈折
率の相違する干渉層を堆積することで、光の干渉を利用
して、ＲＧＢ色を作り出すダイクロイックフィルタを形
成してもよい。このダイクロイックフィルタ付き対向基
板によれば、より明るいカラー液晶装置が実現できる。

【００８２】また、各画素に設けられるスイッチング素
子としては、正スタガ型又はコプラナー型のポリシリコ
ンＴＦＴであるとして説明したが、逆スタガ型のＴＦＴ
やアモルファスシリコンＴＦＴ等の他の形式のＴＦＴに
対しても、各実施の形態は有効である。

【００８３】更に、液晶装置の各画素のスイッチング素
子として、ＴＦＴに変えて、ＴＦＤ、ＭＩＭ等の２端子
型非線形素子を用いてもよい。この場合には、走査線及
びデータ線のうちの一方を対向基板に設けてストライプ
状の対向電極とし、他方を素子アレイ基板に設けて、各
ＴＦＤ素子等を介して各画素電極に接続するように構成
すればよい。或いは、液晶装置の各画素にスイッチング
素子を設けることなく、パッシブマトリクス型の液晶装
置として構成してもよい。

【００８４】（電子機器）次に、以上詳細に説明した電
気光学装置（液晶装置など）３００を備えた電子機器の
実施の形態について図１６から図１８を参照して説明す
る。

【００８５】先ず図１６に、このように液晶装置３００
を備えた電子機器の概略構成を示す。

【００８６】図１６において、電子機器は、表示情報出
力源１０００、表示情報処理回路１００２、駆動回路１
００４、液晶装置３００、クロック発生回路１００８並
びに電源回路１０１０を備えて構成されている。表示情
報出力源１０００は、ＲＯＭ（Read Only Memory）、Ｒ
ＡＭ（Random Access Memory）、光ディスク装置などの
メモリ、画像信号を同調して出力する同調回路等を含
み、クロック発生回路１００８からのクロック信号に基
づいて、所定フォーマットの画像信号などの表示情報を
表示情報処理回路１００２に出力する。表示情報処理回
路１００２は、増幅・極性反転回路、シリアル−パラレ
ル変換回路、ローテーション回路、ガンマ補正回路、ク
ランプ回路等の周知の各種処理回路を含んで構成されて
おり、クロック信号に基づいて入力された表示情報から
デジタル信号を順次生成し、クロック信号CLKと共に駆
動回路１００４に出力する。駆動回路１００４は、液晶
装置１００を駆動する。電源回路１０１０は、上述の各
回路に所定電源を供給する。尚、液晶装置３００を構成
するアクティブマトリクス基板の上に、駆動回路１００
４を搭載してもよく、これに加えて表示情報処理回路１
００２を搭載してもよい。

【００８７】次に図１７から図１８に、このように構成
された電子機器の具体例を各々示す。

【００８８】図１７において、電子機器の一例たる液晶
プロジェクタ１１００は、上述した駆動回路１００４が
アクティブマトリクス基板上に搭載された液晶装置３０
０を含む液晶表示モジュールを３個用意し、各々ＲＧＢ
用のライトバルブ１００Ｒ、１００Ｇ及び１００Ｂとし
て用いたプロジェクタとして構成されている。液晶プロ
ジェクタ１１００では、メタルハライドランプ等の白色
光源のランプユニット１１０２から投射光が発せられる
と、３枚のミラー１１０６及び２枚のダイクロイックミ
ラー１１０８によって、ＲＧＢの３原色に対応する光成
分Ｒ、Ｇ、Ｂに分けられ、各色に対応するライトバルブ
１００Ｒ、１００Ｇ及び１００Ｂに各々導かれる。この
際特にＢ光は、長い光路による光損失を防ぐために、入
射レンズ１１２２、リレーレンズ１１２３及び出射レン
ズ１１２４からなるリレーレンズ系１１２１を介して導
かれる。そして、ライトバルブ１００Ｒ、１００Ｇ及び
１００Ｂにより各々変調された３原色に対応する光成分
は、ダイクロイックプリズム１１１２により再度合成さ
れた後、投射レンズ１１１４を介してスクリーン１１２
０にカラー画像として投射される。

【００８９】図１８において、電子機器の他の例たるマ
ルチメディア対応のラップトップ型のパーソナルコンピ
ュータ（ＰＣ）１２００は、上述した液晶装置３００が
トップカバーケース内に設けられており、更にＣＰＵ、
メモリ、モデム等を収容すると共にキーボード１２０２
が組み込まれた本体１２０４を備えている。

【００９０】以上図１６から図１８を参照して説明した
電子機器の他にも、液晶テレビ、ビューファインダ型又
はモニタ直視型のビデオテープレコーダ、デジタルカメ
ラ、カーナビゲーション装置、電子手帳、電卓、ワード
プロセッサ、エンジニアリング・ワークステーション
（ＥＷＳ）、携帯電話、テレビ電話、ＰＯＳ端末、タッ
チパネルを備えた装置等などが電子機器の例として挙げ
られる。

【図面の簡単な説明】

【図１】 実施形態におけるアクティブマトリクス基板
をその上に形成された各構成要素と共に対向基板の側か
ら見た平面図である。

【図２】 図１のＨ−Ｈ’断面図である。

【図３】 アクティブマトリクス基板の構成を模式的に
示すブロック図である。

【図４】 図３に示すアクティブマトリクス基板の画素
部のコーナー部分を拡大して示す平面図である。

【図５】 図３に示すアクティブマトリクス基板の画素
の等価回路図である。

【図６】 図４の画素ＴＦＴ部のＡ−Ａ′線における断
面図断面図である。

【図７】 実施の形態におけるデータ線の拡幅を説明す
るための平面図である。

【図８】 データ線の拡幅の他の形態を説明するための
平面図である。

【図９】 デュアルゲート構造を有する装置におけるデ
ータ線の拡幅を説明するための平面図である。

【図１０】 図９における各切断線における断面図であ
る。

【図１１】 液晶装置の製造プロセスを順を追って示す
工程図（その１）である。

【図１２】 液晶装置の製造プロセスを順を追って示す
工程図（その２）である。

【図１３】 液晶装置の製造プロセスを順を追って示す
工程図（その３）である。

【図１４】 液晶装置の製造プロセスを順を追って示す
工程図（その４）である。

【図１５】 液晶装置の製造プロセスを順を追って示す
工程図（その５）である。

【図１６】 本発明による電子機器の実施の形態の概略
構成を示すブロック図である。

【図１７】 電子機器の一例として液晶プロジェクタを
示す断面図である。

【図１８】 電子機器の他の例としてパーソナルコンピ
ュータを示す正面図である。

【図１９】 従来におけるデータ線の細り説明するため
の図であり、（ａ）は平面図、（ｂ）は断面図である。

【図２０】 従来におけるデータ線に沿って生じる隙間
を説明するための平面図である。

【符号の説明】

１ａ…半導体層 １ａ’…チャネル領域 １ｂ…低濃度ソース領域（ソース側ＬＤＤ領域） １ｃ…低濃度ドレイン領域（ドレイン側ＬＤＤ領域） １ｄ…高濃度ソース領域 １ｅ…高濃度ドレイン領域 １ｆ…第１蓄積容量電極 ２…ゲート絶縁膜 ３ａ…ゲート電極 ３ｂ…容量線（第２蓄積容量電極） ４…第１層間絶縁膜 ４ａ…第１コンタクトホール ４ｂ…第２コンタクトホール ６ａ…ソース電極 ７…第２層間絶縁膜 ８ａ…第３コンタクトホール ９ａ…画素電極 １０…絶縁基板 １１…画素部（画面表示領域） １２…絶縁膜 １６…配向膜 ２０…走査線 ２２…第２遮光膜 ２３…配向膜 ３０…データ線 ３２…対向電極 ３９…液晶層（電気光学物質層） ４１…絶縁膜 ５０…画素スイッチング用ＴＦＴ ５９…シール材 ７１…蓄積容量 ６０…データ線駆動回路 ７０…走査線駆動回路 １００…アクティブマトリクス基板 ２００…対向基板 ３００…電気光学装置（液晶装置）

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 JA25 JA29 JA38 JA42 JA44 JA46 JB13 JB23 JB32 JB33 JB38 JB57 JB63 JB69 KA04 KA07 KA16 KA18 MA08 MA14 MA15 MA16 MA18 MA19 MA20 MA27 MA28 MA35 MA37 NA25 5F110 AA06 BB02 BB04 BB05 BB20 CC02 DD02 DD03 DD13 DD14 EE04 EE28 FF02 FF03 FF30 GG02 GG13 GG24 GG25 GG45 GG47 HJ01 HJ04 HJ13 HL03 HL23 HM15 HM18 NN03 NN04 NN22 NN23 NN35 NN36 NN40 NN73 PP01 PP10 PP33 QQ11

Claims (10)

【特許請求の範囲】
1. 【請求項１】 基板上にスイッチング素子と前記スイッ
   チング素子に接続してなる複数の配線とを少なくとも有
   してなるアクティブマトリクス基板において、前記複数
   の配線のうち第１の配線には拡幅部が形成されてなるこ
   とを特徴とするアクティブマトリクス基板。
2. 【請求項２】 前記拡幅部は、前記第１の配線よりも下
   層に形成されてなる第２の配線との交差部付近に形成さ
   れてなることを特徴とする請求項１に記載のアクティブ
   マトリクス基板。
3. 【請求項３】 前記拡幅部は、前記スイッチング素子に
   形成されてなる半導体層と交差する部分付近に形成され
   てなることを特徴とする請求項１乃至２のいずれかに記
   載のアクティブマトリクス基板。
4. 【請求項４】 前記拡幅部は、前記第１の配線よりも下
   層に形成されてなる層の段差部付近に形成されてなるこ
   とを特徴とする請求項１乃至３のいずれかに記載のアク
   ティブマトリクス基板。
5. 【請求項５】 前記第１の配線よりも下層に形成されて
   なる層が、保持容量電極であることを特徴とする請求項
   ４に記載のアクティブマトリクス基板。
6. 【請求項６】 前記保持容量電極が形成されていない部
   分に前記拡幅部を形成し遮光部としたことを特徴とする
   請求項１乃至５のいずれかに記載のアクティブマトリク
   ス基板。
7. 【請求項７】 前記スイッチング素子が、薄膜トランジ
   スタであることを特徴とする請求項１乃至６のいずれか
   に記載のアクティブマトリクス基板。
8. 【請求項８】 スイッチング素子が、デュアルゲート構
   造の薄膜トランジスタであることを特徴とする請求項１
   乃至６のいずれかに記載のアクティブマトリクス基板。
9. 【請求項９】 前記アクティブマトリクス基板と対向基
   板とを備えた電気光学装置。
10. 【請求項１０】 前記電気光学装置を表示装置として備
    えたことを特徴とする電子機器。