JP2001048694A - GaAs単結晶ウエハ及びGaAs液相エピタキシャルウエハ - Google Patents

GaAs単結晶ウエハ及びGaAs液相エピタキシャルウエハ

Info

Publication number
JP2001048694A
JP2001048694A JP11218257A JP21825799A JP2001048694A JP 2001048694 A JP2001048694 A JP 2001048694A JP 11218257 A JP11218257 A JP 11218257A JP 21825799 A JP21825799 A JP 21825799A JP 2001048694 A JP2001048694 A JP 2001048694A
Authority
JP
Japan
Prior art keywords
gaas
type
wafer
substrate
junction
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11218257A
Other languages
English (en)
Inventor
Tatsuya Moriwake
達也 森分
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP11218257A priority Critical patent/JP2001048694A/ja
Priority to TW089114450A priority patent/TW451308B/zh
Priority to KR10-2000-0042997A priority patent/KR100403543B1/ko
Priority to DE10036672A priority patent/DE10036672B4/de
Publication of JP2001048694A publication Critical patent/JP2001048694A/ja
Pending legal-status Critical Current

Links

Classifications

    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B19/00Liquid-phase epitaxial-layer growth
    • C30B19/12Liquid-phase epitaxial-layer growth characterised by the substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B19/00Liquid-phase epitaxial-layer growth
    • C30B19/02Liquid-phase epitaxial-layer growth using molten solvents, e.g. flux
    • C30B19/04Liquid-phase epitaxial-layer growth using molten solvents, e.g. flux the solvent being a component of the crystal composition
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10Inorganic compounds or compositions
    • C30B29/40AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/42Gallium arsenide

Abstract

(57)【要約】 【目的】 両性不純物のSiを用いてn型、p型のGa
As、AlGaAs薄膜を{100}GaAs基板に成
長させるときpn接合の高さが不適当であったり2重に
なったりした部分が発生しないようなGaAs基板を提
供すること。 【構成】 {100}から0.02゜〜0.2゜傾斜し
たGaAs基板、および{100}から0.02゜〜
0.2゜傾斜したGaAs基板を使用し、Si、GaA
sを含むGa溶液を用いn型、p型のAlGaAs、G
aAs層を液相エピタキシャル成長させたエピタキシャ
ルウエハ。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は赤外発光ダイオー
ドを製造するために用いられるGaAsエピタキシャル
ウエハ(エピウエハと略す)に関する。赤外発光ダイオ
ード(LED)はGaAs基板の上に作製される。本発
明はGaAsエピタキシャルウエハに関するが、実際に
は前段階に工夫がなされる。エピウエハだけでは説明で
きない。だからGaAsデバイスの全製造工程を初めに
簡単に述べる。GaAs単結晶インゴットはGaAs多
結晶(或いはGa原料とAs原料から)から水平ブリッ
ジマン(HB)法、垂直ブリッジマン(VB)法、或い
は液体封止チョコラルスキー(LEC)によって製造す
る。種結晶の方位によって製造される結晶の方位を制御
できる。この際低面指数方向、例えば{100}方向、
あるいは{111}方向に成長させる。
【0002】ここで個別面方位は(…)により、集合面
方位は{…}によって表現し、個別方向は[…]によ
り、集合方向は<…>によって表現する習わしである。
低面指数の方位から傾斜した表面を持つウエハはオフア
ングルウエハと呼ぶこともある。傾斜角Θをオフアング
ルということもある。
【0003】インゴットを薄く切断したものがアズカッ
トウエハである。デバイスを製造した後チップに切断す
るが、自然の劈開を利用するためウエハは{100}と
する事が多い。GaAsの劈開面は{0−1−1}だか
ら表面{100}と直交し劈開面同士も直交するからで
ある。{100}アズカットウエハを機械研磨、ラッピ
ング、エッチング等によってミラーウエハとする。Ga
Asのウエハの上に不純物を含むGaAs層、AlGa
As層を液相エピタキシーによって形成してエピタキシ
ャルウエハとする。ここまではウエハ製造業者によって
なされる。デバイス製造業者はエピウエハを購入して、
フォトリソグラフィ等により電極などを設けチップに切
り出しパッケージに収容して赤外LEDとする。
【0004】本発明はエピウエハを製造する段階の改良
に関する。それも不純物の種類に限定がある。GaAs
エピウエハを製造するにはn型不純物とp型不純物を異
なる層にドープするという方法もある。しかし、ここで
は両性の不純物であるSiをドープすることを前提にす
る。異なるp型、n型不純物をドープする場合は問題に
ならないことがSiをドーパントとする場合に深刻な問
題となる。しかし、本発明はエピウエハの段階ではなさ
れず、その前のウエハ製造の段階でなされる。
【0005】
【従来の技術】GaAsウエハはジャスト{100}面
を持つものとして製造される。実際には誤差が伴うから
トレランスδをもたせた{100}±δとして要求仕様
が与えられる。あくまで{100}ジャストが最上であ
る。それから±δの方位の狂いは甘受するということで
ある。
【0006】特開昭57−1221号「モノリシック
複合半導体装置とその製造方法」出願人;富士通株式会
社、発明者;秋田健三、楳生逸雄は、気相エピには{1
00}から3度〜7度ずれたGaAsウエハが好適で、
液相エピにはジャストのものが好適であり、ガンダイオ
ードは気相、受光素子発光素子は液相で製造した方がよ
いので、一つのGaAsウエハの上に(100)の面と
(100)+3゜〜7゜の面を交互に作ると言ってい
る。平坦面と傾斜面が混在するからウエハは段々になっ
てしまう。複雑なウエハである。傾斜面には気相エピで
ガンダイオード、平坦面には液相エピで受光素子を作る
としている。トレランスとして±0.5゜を与えてい
る。液相エピとしてはあくまで(100)ウエハが最上
であり、ずれの角度として0.5゜までを許容するとい
うわけである。
【0007】特開平7−302740号「液相エピタ
キシャル成長用GaAs単結晶基板」出願人;住友電工
株式会社、信越半導体株式会社、発明者;笈田和彦、川
崎真は、従来のGaAs基板がトレランスとして±0.
5゜を許容してきたがそれは大きすぎる、0.5゜もず
れると表面が荒れるので望ましくないと言っている。
0.5゜にかえて0.2゜にトレランスを小さくすべき
だと主張する。Znドープp型(100)GaAs基板
で(100)±0.2゜、Siドープn型(100)±
0.2゜GaAs基板というものを提案している。用途
は書いていないのでわからない。(100)ジャストが
最上だという立場は変わらず、トレランスを狭くしてい
るだけである。
【0008】特開平9−18052号「エピタキシャ
ルウエハ及び発光ダイオード」出願人;日立電線株式会
社、発明者;柴田幸弥、水庭清治、佐々木幸男は、p型
GaAs基板の上にp型クラッド層、p型活性層、n型
クラッド層を積んで発光ダイオードを作ろうとする。裏
面反射型LEDのためにp型基板を用いると述べてい
る。p型GaAs基板の上にp型GaAlAs層クラッ
ド層、p型GaAlAs活性層、n型GaAlAsクラ
ッド層をエピタキシャル成長させLED構造を作製した
後、p型GaAs基板を研磨除去したら裏面から光を取
り出すことができるようになる。にもp型GaAs基
板の例が述べてある。p型クラッド層が厚い(100μ
m以上)場合p型基板が(100)面ジャストである
と、テラスをともなった波模様のモフォロジーが現れる
と述べている。その原因として、(100)ジャストの
場合、結晶核の縦方向の成長が横方向の成長より速いの
で表面が段々になるのだと言っている。
【0009】「(100)であると…、核が発生するた
めの階段部(キンク)が少なくなり、大きな過飽和度で
ないと成長しないが、大きな過飽和度の時に、一気に成
長した後成長が停止し、さらにまた過飽和度が満たされ
た時点で、再成長するというような間欠的な成長機構に
なる。」
【0010】つまりp型基板にp型GaAlAsクラッ
ド層をエピタキシャル成長させるとき(100)ジャス
トだとモフォロジーが悪く段々になると言っている。こ
れを防ぐために、b軸[010]をa軸[100]方向
へ0.25゜〜2゜傾け、c軸[001]をa軸[10
0]方向へ0゜〜2゜傾けたp型GaAs基板を使うべ
きだと主張している。合計の傾きは0.25゜〜2.8
゜である。こうするとエピタキシャル成長面(100μ
m以上のp型クラッド層)から波模様が消失したと述べ
ている。これはp型GaAs基板に100μm以上のp
型GaAlAsクラッド層を成長させる場合である。薄
いエピ層を液相エピで成長させる場合は(100)基板
がよいし、MOVPE(有機金属気相エピ)の場合は、
(100)から1゜以上傾いたGaAs基板を使うべき
だと述べている。は含蓄の多い明細書であるが、p型
GaAs基板に薄い膜を液相エピ成長させる場合は表面
状態に関し、(100)基板が最適だと言っているので
ある。
【0011】特開昭59−117111号「化合物半
導体の液相成長法」出願人;三菱電機株式会社、発明
者;田中利夫、十河敏夫、高宮三郎は、n型GaAs基
板の上に半導体レ−ザ(LD)を製造する場合の基板の
改良を提案する。Siドープn型GaAs(100)基
板の上にTeドープn型AlGaAsクラッド層、アン
ドープn型GaAs活性層、Geドープp型AlGaA
sクラッド層、Geドープp型GaAsコンタクト層を
液相エピ成長させるが、表面が小波、鱗状に乱れるとい
うことを問題にする。
【0012】さざなみ模様はn型GaAs基板と、Te
ドープn型AlGaAsクラッド層の間に発生するとし
ている。LEDではなくLDであるから表面のさざなみ
は問題である。(100)ジャストで鱗状、小波状模様
が出るという。そこでSiドープn型GaAs基板を
(100)から1゜傾けるのが良いと言っている。(1
00)+1゜のSiドープn型GaAs基板の上に、T
eドープn型AlGaAsクラッド層を成長させた場
合、平坦な面となると述べている。一般に(100)+
0.2゜〜5゜が良いと言っている。
【0013】特許第2914246号「エピタキシャ
ルウエハおよび半導体発光素子」出願人;昭和電工株式
会社、発明者;吉永敦は、n型GaAs基板の上にSi
ドープAlGaAs層を液相エピタキシャル成長させ、
自然のドーパント反転によりpn接合を作製してLDと
する際、GaAs基板を(100)から0.5゜〜5゜
傾けたものを用いるということを提案している。これは
〜と違い、両性不純物のSiを用いて1種類の不純
物によってpn接合を作製している。この点で本発明と
共通する。GaAs基板の面方位を(100)からずら
す理由はイナズマ型サイリスタの発生を防ぐためである
とある。直線状のpn接合から矢のように細いpn接合
が斜め方向に飛び出した形状のpn接合異常を、形状に
ちなんでイナズマ型と呼んでいる。GaAs基板(10
0)にSiをドーパントとするAlGaAs層を成長さ
せ、温度変化によってn型層とp型層を形成する自然反
転法によりエピウエハを作るが、(100)ジャストの
場合イナズマ型サイリスタができてしまうという。pn
接合が2重になるから発光素子基板として使えない。こ
れを防ぐために基板の面方位を(100)から0.5゜
〜5゜傾斜させるのである。5゜以上傾斜させるとエピ
表面に凹凸が発生して発光素子を作りにくいと述べてい
る。0.5゜より小さい傾斜角の場合、イナズマ型サイ
リスタが発生してしまうと述べている。0.5゜の場合
イナズマ型サイリスタはできるが、長さが50μmより
短いので差し支えないという。
【0014】
【発明が解決しようとする課題】GaAsに伝導性を与
えるためのドーパントはZn、Ge、Teなど幾つもあ
るが、それが置換する元素は決まっており伝導型はp型
あるいはn型というふうに一義的に決まる。しかし、S
iはGaサイトを置換するとn型に、Asサイトを置換
するとp型になる。温度によって、いずれになるかとい
うことを決めることができる。どちらにでもなるから両
性不純物という。温度によって伝導型が変わることを自
然反転とも呼ぶ。
【0015】液相エピタキシャル法というのは原料を液
体状にして結晶を接触させ熱平衡状態で結晶成長させる
方法である。旧い方法であるが、LEDを作るには液相
エピタキシャル法が最適である。液相エピタキシャル法
にも幾つかの種類がある。縦型のエピ法は数多くのウエ
ハを水平にして上下に並べ容器に入れて容器に原料溶液
を流し込んで溶液とウエハを接触させる方法である。5
0枚〜100枚程度のウエハを一度に処理できる(例、
特開昭59−128298)。横型の液相エピタキシャ
ル法は、ウエハを収容した穴の有る板の上を適数の溶液
溜を有するスライダーが摺動してゆき、ウエハと溶液溜
を接触させて適当な温度にし液相で結晶成長を行う方法
である。スライダーの動きによってウエハと溶液を接触
させることができる。これら以外にも独自の方法がある
が、本発明はいずれの液相エピタキシャル法でも適用で
きる。
【0016】本発明は赤外LED基板としてのSiドー
プGaAsエピウエハを対象にする。AlGaAs、G
aAsに対してSiは両性不純物であって温度条件によ
りn型にもp型にもなる。高温でn型に低温でp型にな
る。液相エピによってSiをドープすれば温度変化によ
って自然にpn接合を作る事ができる。n型不純物、p
型不純物の別々の溶液溜が不要であって装置構造を小さ
くできる。以下にSiドープGaAsエピウエハの液相
エピタキシャルによる製造方法の概略を述べる。金属G
aを溶媒とする。溶質は成長させるべき材料とドーパン
トであり、材料は飽和濃度になるように添加する。Al
GaAs層を成長させる場合はAlGaAsが溶質にな
る。どちらでも同じであるが、ここでは溶質はGaAs
として説明する。ドーパントはもちろんSiである。図
1はウエハ温度の時間変化を示すグラフである。
【0017】[SiドープGaAs−LPE法] 1.横型の場合n型GaAsウエハは、操作板のウエハ
収納穴に挿入してある。スライダーにはGaAs、Si
を飽和濃度で溶解したGa溶液が収容される。ウエハと
Ga溶液が離別した状態で炉を加熱して温度を上げる。
成長開始温度(例:950℃)に達してから一定時間の
後(点a〜b)、スライダーを動かして、GaAs及び
Siの飽和溶液とn型GaAs基板を接触(点b)させ
る。接触後1時間程度(b〜c)そのままの温度を維持
する。縦型の場合は、縦型カセットに100枚程度のG
aAsウエハが水平に収容してある。これを容器に入れ
て、加熱したGa溶液を供給することによってGa溶液
とGaAsウエハを接触させる。横型縦型いずれでも温
度と膜形成に関してはほぼ同じことを行う。
【0018】2.接触後、徐々に温度を低下させる。2
℃/分〜3℃/分程度である。Ga溶液の飽和濃度が低
下するので、GaAs基板にSiを不純物として含んだ
GaAsエピタキシャル層が析出する(点cd)。Ga
Asエピタキシャル層の中のSiは、温度が高いときは
主として結晶中でGaの位置に入るため、ドナーとな
る。エピタキシャル層はn型となる。n型GaAsエピ
層が成長する。GaAsウエハにGaAsとSi成分が
吸収され、溶液中のGaAs、Si濃度が下がる。温度
を下げていくと、GaAsの飽和濃度も下がる。エピ成
長によって下がるGaAs濃度と飽和濃度が等しくなる
ような温度制御をすれば恒に飽和を維持しながら液相成
長させることができる。
【0019】3.やがてe点で反転温度Tc(約850
℃)に至る。c〜e間は約1時間ぐらいである。ここで
Siの役割が反転する。これまでに成長したGaAsは
n型、これから成長するのはp型GaAsになる。だか
ら時刻eで露呈しているGaAs面がpn接合になるの
である。
【0020】4.GaAsエピタキシャル層中のSiは
温度Tが低い時(T<Tc)は主として結晶中でAsの
位置に入るためアクセプタとなる。エピタキシャル層は
p型となる。線efgというように温度が下がり、その
間にp型のGaAs層が成長する。
【0021】5.所定の温度(Tg)まで冷却し、Ga
溶液とGaAs基板を分離させる(g点)。この時点で
成長は終了する。エピタキシャル層内にpn接合が形成
されたウエハが得られる。
【0022】液相エピタキシャル(LPE)法、GaA
s{100}面上で上記のような成長を行う場合、基板
の面方位が{100}から大きくずれている場合は、成
長後のエピタキシャル層表面にステップバンチングによ
る凹凸が形成される。この凹凸の存在によってウエハへ
の電極の形成が困難になる。だからGaAs基板成長面
はなるべく{100}面に近いものを使用してきた。誤
差のあるのは仕方がないが、最良の基板面方位は{10
0}なのである。より具体的にはGaAsインゴットを
切断して基板を製作するとき、切断面の狙い中心は{1
00}ジャストの面とされてきた(例、特開平7−30
2740号)。
【0023】(100)ジャストの基板を使用したエピ
タキシャルウエハの断面を観察すると図2のようになっ
ていることが分かった。これは一例にすぎず様々の場合
がある。n型GaAs基板の上にn型GaAs層が形成
され、さらにその上にp型GaAs層がある。線m線q
に挟まれる部分がGaAs基板である。線qrに挟まれ
る部分がn型GaAs層である。線rsに挟まれる部分
がp型GaAs層である。正常の場合線rは直線でなけ
ればならない。ところが、(100)ジャストの基板を
使用したエピタキシャルウエハの場合線rは折れ線EF
GHIJのように折れ曲がっている。
【0024】正常の場合n型GaAs層の厚みqrは3
6μmである。p型GaAs層の厚みは42μmであ
る。つまり表面からpn接合の深さは42μmである。
ところが、GHの部分ではpn接合がもっと上に偏って
おり表面から20μmになっている。代わりにn型層が
厚くて56μmとなっている。GHにおいてpn接合が
20μm上にずれているのである。厚み合計が2μmく
い違うが、測定誤差である。中央のpn接合が1重の部
分(FI間)ではpn接合の高さが所定の値からずれて
いる。これは電極を付ければLEDとなり得る。その両
側の折れ線GF、IHの部分はもっと致命的な欠陥にな
っている。pn接合が3重になっておりn型層の間にp
型層が一部入り組んでいる。p型層の間にn型層が一部
侵入している。電極を付けてLEDとした場合、面と直
角な方向に電圧が掛かるがGF、HIの部分は3重のp
n接合のために、npnpという複雑な構造になる。L
EDとするためにp電極に正、n電極に負の電圧を掛け
ても中間のpn接合が逆バイアスされて電流が流れな
い。電流が流れないから電子正孔対が作られない。バン
ド間遷移が起こらないので発光しない。npnp構造は
サイリスタの構造と同じであるからサイリスタ構造と呼
ぶことがある。
【0025】サイリスタ部分のGF、IHは不良であ
る。この例ではGFの広さは600μm、HIは900
μmである。中間のFIはサイリスタでなくてpn接合
の深さが狂っているだけであるが、やはり不良である。
その部分は2100μmの広さがあった。するとpn接
合異常による不良部分の長さGHはこの例では3600
μmということになる。
【0026】このようなエピウエハの不良は特に{10
0}±0.02゜未満の面方位を持った基板でエピタキ
シャル成長すると多く現れる。ここで0.02゜という
のはトレランスであり理想値は{100}ジャストなの
である。
【0027】
【課題を解決するための手段】本発明は、Siをドーパ
ントとして液相エピタキシャル法によってpn接合を有
するエピタキシャルウエハを製造するための単結晶Ga
As基板として{100}からの傾き角Θが0.02゜
〜0.2゜であるものを用いるようにする(0.02゜
≦Θ≦0.2゜)。n型GaAsインゴットからウエハ
を切り出す時に{100}ジャストを目指すのではなく
て、{100}から斜めに0.02゜〜0.2゜の面で
切断するようにするのである。傾ける方位は[110]
でも[101]の方でも[111]の方位でも良い。ど
の方位も同等である。傾き角Θを増やすとこのような不
良部分の発生頻度が低下する。0.10゜以上で殆ど0
であると言える。0.2゜以上なら完全に発生頻度は0
である。
【0028】しかし、傾斜角Θが大きいと表面のステッ
プが著しくなり、LEDの電極を製作するのが難しくな
る。ウエハプロセスを円滑に行うためには、やはり傾斜
角Θは小さい方がよい。それで傾斜の上限は0.2゜程
度とする。pn接合異常発生を抑制する効果のあるのは
0.02゜以上のΘである。角度をこのように指定する
が、実際には製造誤差がありトレランスを与える必要が
ある。トレランスαを規定するのはインゴット切断装置
や技術力によるが、本発明の場合インゴット切断の狙い
角はトレランスα分を考慮して、0.02゜+αから
0.2゜−αだということになる。
【0029】
【発明の実施の形態】GaAsインゴットを切断するに
際し、(100)ジャストから0.01゜ずつ傾斜角Θ
を0.25゜まで増やしたウエハを切り出し、Siドー
プGaAs層をエピタキシャル成長させpn接合楔構造
の出現する頻度を調べた。図4にその結果を示す。縦軸
はΘであり、0〜0.25゜の間で、0.01゜刻みで
測定がなされている。横軸は楔型pn接合の発生率
(%)である。ウエハの全面において一つでもpn接合
の異常があれば、それは1枚と数える。pn接合異常部
の面積の大小に拘らず1つとするのである。
【0030】基板面方位が(100)ジャストの場合3
2%という高い楔型pn接合発生率であった。(10
0)±0.01゜の時にもpnくさびの発生率が高く2
7%もある。(100)±0.02゜で8%であった。
傾斜Θが0.02゜を越えると楔型pn接合の発生率が
大幅に低下した。Θが0.04゜で1%程度である。Θ
が0.05゜の場合に0.4%に低下する。0.02゜
を越え0.25゜までpn接合楔の発生は殆ど見られな
かった。
【0031】このように基板面方位が(100)からず
れるほどpn接合異常は少なくなる。しかし、基板の面
方位が0.2゜を越えるとエピタキシャル表面が荒れ電
極形成などが困難になる。傾きが大きいと基板表面の原
子ステップの数が多くなり過ぎるため、エピタキシャル
成長中にステップのバンチング(ひどく混み合う状態)
が生じる。エピタキシャル成長終了後のエピタキシャル
層表面にうろこ模様と、凹凸が発生する。このような荒
れた表面状態では電極の形成が難しい。
【0032】以上の結果より、pn界面にくさび構造を
生じさせず、かつ表面状態の良好な液層エピタキシャル
ウエハを得るためには、基板面方位を{100}面から
0.02゜〜0.2゜の角度を成すように切り出せばよ
いということが分かった。
【0033】上記のような異常なpn接合構造が形成さ
れる原因はいまだに明確でない。本発明者の推測を述べ
ると次のようである。(100)ウエハの上のエピタキ
シャル成長の有り様を描いた図3によって説明する。
【0034】(1)横成長 ウエハの表面をABCDとする。(100)ジャストの
ウエハといっても全体で方位が(100)なのでなく方
位が揺らいでいる。図3において中央部BCは(10
0)ジャストである。その両側AB、CDは(100)
から少しずれているとする。同じ基板面上でも格子の彎
曲ウエハの歪によって結晶方位が一様でない。ここでは
2乗歪があるものとしている。側方において基板方位が
僅かでも(100)面から傾斜していると、その表面に
は無数の原子1個分の高さのステップ(階段)が存在す
る。ステップの上面は(100)である。高さHは原子
1個分であるが、奥行きSは1/Θ個分の原子が並ぶよ
うな幅を持っている。
【0035】液相エピタキシャル法において、Ga溶液
に飽和濃度のGaAs、Siが含まれるようにしている
から、系の温度が下がるにつれてGa溶液はGaAs、
Siなどの溶質に対し過飽和となる。その分のGaA
s、Siが原子ステップの端(段部)から基板に取り付
いてステップを広げるように結晶成長してゆく。それぞ
れのステップが横方向に伸びるような成長をするのであ
る。段部から離れて孤立してGaAs原子やSi原子が
吸着されることはない。GaAs基板上に析出してエピ
タキシャル層を形成するが、その時析出する物質はまず
原子ステップに取り付いて成長する。そのためステップ
は析出物質(GaAs、Si)を取り込みながら横方向
に成長してゆく。その横成長が積み重なることによって
厚みをもったエピタキシャル層が形成される。
【0036】(2)縦成長 (100)ジャストの部分BCにおいては成長開始しや
すい原子ステップが存在しない。だから(100)の上
にはなかなかGaAsが析出しない。飽和濃度では(1
00)に析出が起こらず、過飽和になるまで(100)
面はそのままである。そのため、ステップがある場合に
比べてより高い飽和度が必要となる。ある一定の飽和度
に達すると、縦方向への成長が始まる。
【0037】縦成長と横成長の両者を比較すると段部な
しの部分に吸着されるのだから、縦成長するためのエネ
ルギーは横成長に必要なエネルギーよりも高いと推定さ
れる。そのため縦成長部では添加不純物であるSiをG
aAs中のGaサイトにいれることによって、エネルギ
ーを低下させていると考えられる。つまり、Siはn型
ドーパントとなる。傾斜部AB、CDでも初めは温度が
高いからSiはn型ドーパントである。ジャスト部BC
では縦成長が劣勢であるのに、傾斜部ABとCDでは横
成長が速い速度で行われる。この横成長は外側に向かう
積層成長である。傾斜面の傾斜Θがきつい程、段の密度
(Θに比例する)が高く横成長も速い。BCで成長が遅
く、その両側で速いということは中央の平坦部BCが徐
々に広がって行くということである。BCの長さが両側
に拡大してゆくが、BC上での成長困難性は続く。やが
て温度が反転温度Tcに達する。傾斜部AB、CDでは
SiがAsサイトを置換するようになる。ところが、平
坦部BCでは成長速度は遅くて過飽和になって初めてS
iが表面に吸着されるから依然としてSiはGaを置換
しn型となる。
【0038】同一基板上であるのに平坦部BCではn
型、傾斜部AB、CDではp型となる。しかもBC部は
徐々に両側に拡大して行く。BC部ではSiはn型ドー
パントになり、AB、CD部ではSiはp型となる。A
B、CDは両側に後退し、BCは広がる。ということは
BCのn型が拡大するということである。溶液の温度が
下がっているにもかかわらず、BC付近のn型域が広が
りp型部分が狭くなる。そのような異常な成長運動が図
2の楔型pn接合FGHIを形成するようになる。より
厳密に議論しよう。横方向の成長速度をwとし、縦方向
の成長速度をuとする。wは段からの横方向の成長であ
るからより高速である。uはBC面での過飽和を解消す
るための成長であるから低速である。これは当然に温度
Tにもよる。過飽和は不安定な状態であり、過飽和を保
持できる温度には限界があるからである。時間dtでB
点は横方向(−x方向)にwdt移動し、縦方向(y方
向)にudtだけ移動する。B点やC点の移動が図2の
線分FG、IHを決めるのである。だから、線分FG、
IHの傾角はtan−1(u/w)である。
【0039】温度降下が進んで平坦部BCにおいてもS
iがGaを置換できずAsを置換するようになる。その
時にBCにおけるpn接合GHが形成される。このよう
にして図2の楔型のpn接合異常が形成される。
【0040】このような推論がもしも正しいとすれば、
図3のような結晶方位の2乗歪をなくせば良いというこ
とになる。平坦部BCが初めからなければ良いのであ
る。そうするにはBCの両側のAB、CDが同一方向に
段部を持つようになれば良い。図3のような形状は実際
に存在することもあるが、結晶格子の下向きの歪(上向
きでなく)によって幾何学的な平面表面にも存在するこ
とができる。ミラーウエハは平坦で外見上歪みがないよ
うに見えても格子歪が存在するものである。
【0041】それでGaAs基板表面を初めから(10
0)面に対して有る程度傾けておけば図3のような平坦
面BCが存在しないから異常な成長は起こらない筈であ
る。何度傾けるか?ということは実験によらなければ分
からない事である。図4に示した実験はGaAsウエハ
約1万枚についてのものであるが、0.02゜の面方位
の傾斜によって殆どpn接合異常が起こらなくなってい
る。それは図3において傾斜部AB、CDの(100)
面に対する傾斜角の最大値が0.02゜程度だというこ
とを意味する。すると図3のような微視的な断面図にお
いて段部が両側になく、ただ一方だけに生じるから横成
長だけが起こり、縦成長が起こらなくなる。つまり過飽
和という状態もなくなる。だから温度とSiの伝導性の
反転の関係も一義的になる。
【0042】本発明は楔型のpn接合異常を消去するた
めにGaAs基板を{100}から0.02゜〜0.2
゜傾斜させた表面をもつものにする。より好ましくは、
0.03゜〜0.15゜傾斜させた表面をもつものとす
る。つまり{100}からのオフアングルΘを、0.0
2゜≦Θ≦0.2゜とするのである。先に従来技術とし
て挙げた(特許第2914246号)が問題になる。
もSiドープn型、p型のGaAs、AlGaAs薄
膜のpn接合の異常を問題にする。pn接合異常をは
イナズマ型サイリスタ構造と呼んでいる。図5にイナズ
マ型サイリスタといっているものを図示した。はイナ
ズマ型サイリスタの出現を防ぐため、0.5゜〜5゜の
オフアングルGaAs基板を提案している。本発明もp
n接合異常を防ぐため基板のオフアングルを提案してい
る。がその角度が著しく異なる。本発明は0.02゜〜
0.2゜をよしとしている。上限の0.2゜というのは
表面の荒れ、つまりステップの増加を防ぐために与えて
いる。それ以上になると表面の凹凸が甚だしくなって電
極形成などに悪影響を及ぼす。はΘの下限を0.5゜
としているが、それはエピウエハ表面に凹凸を引き起こ
し好ましくないと本発明者は考える。
【0043】どうして基板オフアングルの角度範囲に相
違があるのか?それは対象になるpn接合異常が違うか
らである。図5にのイナズマ型サイリスタの定義を示
す。図6はイナズマ型サイリスタの生成を説明するため
の図である。は図6に示すように初めから全体で結晶
方位が傾斜している場合を想定している。本発明の図3
に示すような中央平坦部BCのようなものは考えていな
い。先に本発明において、図2のFGの傾きはtan
−1(u/w)であると述べた。uはBCの縦成長速
度、wは段での横成長速度である。本発明ではpn接合
の傾斜角は一義的に決まる。tan−1(u/w)しか
ないのである。過飽和の終了によって水平のpn接合G
Hが生成されると、これとGFの交角もtan−1(u
/w)である。GHはEFに平行だからである。pn接
合の傾斜が一つしかないので、本発明の場合はイナズマ
型のサイリスタが発生しない。本発明が主に問題にする
のは{100}ジャストBCの上方にできるエピ厚異常
FI(2100μm)なのであり、両側のサイリスタI
H、GFはこれに付随するものである。つまり、二次曲
線y=−βxのx=0の近傍での傾斜だけを問題にす
る。{100}ジャスト部BCの直径をdとすると、
{100}ジャスト部BC左での面の傾きは−βd、右
での面の傾きは+βdとなる。異なる向きの傾きが有っ
てはいけないので、本発明はウエハを初めから{10
0}よりβdだけずらせるのである。
【0044】はそうでなくて平坦部BCのようなもの
はない。図6のような傾斜面であるが、異なる幅の平坦
部が傾斜の中に上下二つあるのである。二つの平坦部の
間には段が存在しないとする。だから、その間で飽和成
長(p型層成長)が起こらないとする。上平坦部での縦
方向成長速度uと下平坦部での縦方向成長速度u
いうものがある。過飽和度は上平坦部の方が低いのでu
はより小さい。u<uである。それぞれの平坦部
はuとwの違いで斜め上に成長してゆくが、その角度は
tan−1(u/w)とtan−1(u/w)であ
る。この傾斜が図5のイナズマ型pn接合の二つの線分
の角度を与えるのである。tan−1(u/w)<t
an−1(u/w)であるから二つの線はやがて交わ
る。それが図5のイナズマ型サイリスタの終点である。
はだから二次曲線y=−βxにおいて初めからx>
0の領域を問題にしている。イナズマ型サイリスタの範
囲をx=c〜c+dとする(dはサイリスタ始点での
幅)とこれを傾けて同じ高さにしようとするのでc+d
/2での傾きβ(2c+d)だけ反対側に傾けると良
い。イナズマ型サイリスタの始点での幅は様々である。
サイリスタの頂点x=0からのずれをcとするが、これ
が本発明のpn接合異常の初期幅FIとほぼ同等とする
と、が必要とする傾斜角は、本発明の2倍以上だとい
うことになる。
【0045】このような訳では好ましい傾斜角が0.
5゜〜5゜となり、本発明の0.02゜〜0.2゜とは
顕著に食い違うのだろうと思われる。要するにpn接合
異常といってもと本発明では異なるpn接合異常を見
ているのである。はイナズマ型サイリスタをつくる極
めて希なpn接合の異常を問題にし、本発明はむしろ図
2のFI間のような厚み異常を重視しているのである。
その成因は相違し、それを回避する手段も異なる。だか
ら好ましい傾斜角が相違するのはむしろ当たり前という
ことができよう。
【0046】
【発明の効果】{100}面から0.02゜〜0.2゜
のオフアングルのGaAs単結晶基板を用いてSiドー
プGaAs、AlGaAsを液相エピタキシャル成長さ
せる。オフアングルのために楔型pn接合異常が発生し
ない。また0.2゜以下の小さなオフアングルであるか
ら表面の荒れは無視できる程度である。電極形成の妨げ
になることはない。GaAsエピタキシャルウエハのL
ED基板としての利用効率を著しく高めることができ
る。
【図面の簡単な説明】
【図1】両性不純物であるSiをドーパントとして含む
GaAs薄膜を液相エピタキシャル法で成長させるとき
の温度制御図。横軸が時間で縦軸が温度である。
【図2】液相エピタキシャル成長させたエピウエハの断
面のpn接合図。
【図3】ステップと段を有するGaAs(100)基板
の面上からのGaAs薄膜の液相エピ成長を説明するた
めの説明図。
【図4】{100}からのズレ角(オフアングル)を0
゜〜0.25゜まで0.01゜刻みになるようなGaA
s基板を切り出して、その上にSiドープGaAs薄膜
を成長させ楔型pn接合が出現したウエハの割合を測定
した結果を示すグラフ。横軸が楔型pn接合の出現頻度
(%)、縦軸が{100}からのズレ角。
【図5】特許第2914246号の図1に記載されたイ
ナズマ型サイリスタを説明するためのエピウエハ断面
図。
【図6】特許第2914246号の図3に記載されたエ
ピ成長の方向と原子ステップの成長方向を説明するため
のGaAsウエハの断面図。

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 Siをドーパントとしてn型とp型のG
    aAs又はAlGaAs薄膜を液相エピタキシャル成長
    させるためのGaAs単結晶基板であって、{100}
    面から0.02゜〜0.2゜傾斜していることを特徴と
    するGaAs単結晶ウエハ。
  2. 【請求項2】 Siをドーパントとしてn型とp型のG
    aAs又はAlGaAs薄膜を液相エピタキシャル成長
    させるためのGaAs単結晶基板であって、{100}
    面から0.03゜〜0.15゜傾斜していることを特徴
    とする請求項1に記載のGaAs単結晶ウエハ。
  3. 【請求項3】 {100}面から0.02゜〜0.2゜
    傾斜しているGaAs単結晶ウエハの上にSiをドーパ
    ントとしてn型とp型のGaAs又はAlGaAs薄膜
    を液相エピタキシャル成長させたことを特徴とするGa
    As液相エピタキシャルウエハ。
  4. 【請求項4】 {100}面から0.03゜〜0.15
    ゜傾斜しているGaAs単結晶ウエハの上にSiをドー
    パントとしてn型とp型のGaAs又はAlGaAs薄
    膜を液相エピタキシャル成長させたことを特徴とする請
    求項3に記載のGaAs液相エピタキシャルウエハ。
JP11218257A 1999-08-02 1999-08-02 GaAs単結晶ウエハ及びGaAs液相エピタキシャルウエハ Pending JP2001048694A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP11218257A JP2001048694A (ja) 1999-08-02 1999-08-02 GaAs単結晶ウエハ及びGaAs液相エピタキシャルウエハ
TW089114450A TW451308B (en) 1999-08-02 2000-07-19 Gallium arsenide single crystal wafer and Gallium arsenide liquid phase epitaxy wafer
KR10-2000-0042997A KR100403543B1 (ko) 1999-08-02 2000-07-26 GaAs단결정웨이퍼 및 GaAs액정에피택셜웨이퍼
DE10036672A DE10036672B4 (de) 1999-08-02 2000-07-27 GaAs-Flüssigphasenepitaxiewafer und Verfahren zum Herstellen desselben

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11218257A JP2001048694A (ja) 1999-08-02 1999-08-02 GaAs単結晶ウエハ及びGaAs液相エピタキシャルウエハ

Publications (1)

Publication Number Publication Date
JP2001048694A true JP2001048694A (ja) 2001-02-20

Family

ID=16717053

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11218257A Pending JP2001048694A (ja) 1999-08-02 1999-08-02 GaAs単結晶ウエハ及びGaAs液相エピタキシャルウエハ

Country Status (4)

Country Link
JP (1) JP2001048694A (ja)
KR (1) KR100403543B1 (ja)
DE (1) DE10036672B4 (ja)
TW (1) TW451308B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6809351B2 (en) 2001-03-07 2004-10-26 Nec Corporation Group III-V compound semiconductor crystal structure and method of epitaxial growth of the same as well as semiconductor device including the same
CN101591811B (zh) * 2009-07-03 2011-11-09 中国科学院上海微系统与信息技术研究所 Gsmbe制备ⅲ-ⅴ化合物半导体纳米管结构材料的方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS571221A (en) * 1980-06-03 1982-01-06 Fujitsu Ltd Monolithic composite semiconductor device and its manufacture
JPS59117111A (ja) * 1982-12-23 1984-07-06 Mitsubishi Electric Corp 化合物半導体の液相成長法
JP3316083B2 (ja) * 1994-04-28 2002-08-19 住友電気工業株式会社 液相エピタキシャル成長用GaAs単結晶基板及び液相エピタキシャル成長法
KR100200973B1 (ko) * 1995-03-20 1999-06-15 후지이 아키히로 경사표면 실리콘 웨이퍼, 그 형성방법 및 반도체소자
JPH0918052A (ja) * 1995-06-29 1997-01-17 Hitachi Cable Ltd エピタキシャルウェハ及び発光ダイオード
JP2914246B2 (ja) * 1995-10-12 1999-06-28 昭和電工株式会社 エピタキシャルウエハおよび半導体発光素子

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6809351B2 (en) 2001-03-07 2004-10-26 Nec Corporation Group III-V compound semiconductor crystal structure and method of epitaxial growth of the same as well as semiconductor device including the same
CN101591811B (zh) * 2009-07-03 2011-11-09 中国科学院上海微系统与信息技术研究所 Gsmbe制备ⅲ-ⅴ化合物半导体纳米管结构材料的方法

Also Published As

Publication number Publication date
KR20010021132A (ko) 2001-03-15
TW451308B (en) 2001-08-21
DE10036672A1 (de) 2001-02-15
KR100403543B1 (ko) 2003-11-01
DE10036672B4 (de) 2006-01-19

Similar Documents

Publication Publication Date Title
CA2311132C (en) Gan single crystalline substrate and method of producing the same
US7579627B2 (en) Nitride semiconductor light-emitting device, method of fabricating it, and semiconductor optical apparatus
CN100421213C (zh) Ⅲ族氮化物系化合物半导体的制造方法及ⅲ族氮化物系化合物半导体元件
CA2258080C (en) Nitride semiconductor growth method, nitride semiconductor substrate, and nitride semiconductor device
JP3788104B2 (ja) 窒化ガリウム単結晶基板及びその製造方法
US7109049B2 (en) Method for fabricating a nitride semiconductor light-emitting device
US7575942B2 (en) Epitaxial substrate, semiconductor element, manufacturing method for epitaxial substrate and method for unevenly distributing dislocations in group III nitride crystal
US20070163490A1 (en) Process for selective masking of iii-n layers and for the preparation of free-standing iii-n layers or of devices, and products obtained thereby
JP3589200B2 (ja) 窒化物半導体基板及びその製造方法、並びにその窒化物半導体基板を用いた窒化物半導体素子
US20110163323A1 (en) GaN SINGLE CRYSTAL SUBSTRATE AND METHOD OF MAKING THE SAME
JP2011157231A (ja) 窒化物半導体単結晶及び窒化物半導体基板の製造方法
WO2006087958A1 (ja) 窒化物半導体材料および窒化物半導体結晶の製造方法
JP2001048694A (ja) GaAs単結晶ウエハ及びGaAs液相エピタキシャルウエハ
US11661670B2 (en) High quality group-III metal nitride seed crystal and method of making
JP4318501B2 (ja) 窒化物半導体発光素子
JP2914246B2 (ja) エピタキシャルウエハおよび半導体発光素子
JP4075867B2 (ja) 窒化物半導体基板
EP1791171B1 (en) Epitaxial crystal growing method
US20230167586A1 (en) Group iii nitride substrate with oxygen gradient, method of making, and method of use
JPH0242771A (ja) 発光半導体素子基板及びその製造方法
EP0954035A1 (en) Epitaxial wafer and light emitting diode
JP2006261649A (ja) 窒化物半導体材料および窒化物半導体結晶の製造方法
JP2003073196A (ja) 窒化物半導体基板およびその製造方法
JP2003002799A (ja) 液相エピタキシャル成長方法および半導体装置
JPH0783139B2 (ja) ZnSeを主成分としたpn接合の製造方法並びにpn接合デバイスの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051214

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080421

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080507

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080618

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080812