JP2001044960A - 時分割方向制御インタフェースにおけるエラー試験装置 - Google Patents
時分割方向制御インタフェースにおけるエラー試験装置Info
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- JP2001044960A JP2001044960A JP11213059A JP21305999A JP2001044960A JP 2001044960 A JP2001044960 A JP 2001044960A JP 11213059 A JP11213059 A JP 11213059A JP 21305999 A JP21305999 A JP 21305999A JP 2001044960 A JP2001044960 A JP 2001044960A
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Abstract
(57)【要約】 （修正有）
【課題】主信号に直接エラービットを挿入し、エラー発
生率を任意に設定できるＴＣＭインタフェースにおける
エラー試験装置を提供する。 【解決手段】ＴＣＭ処理回路７の受信部からの信号を入
力し、フレーム同期を確立するフレーム同期部１３と、
その出力信号の主信号中にエラービットを挿入するエラ
ー挿入部１４と、エラー挿入された主信号をＣＲＣ演算
するＣＲＣ演算部１５と、フレーム同期部出力信号中の
制御チャネルに挿入されたＣＲＣ符号を分離するＣＲＣ
ビット分離部１６と、ＣＲＣ演算とＣＲＣビット分離出
力とを比較し、不一致の場合にＣＲＣエラー出力を行う
比較部１７と、対向局に対するＣＲＣ演算部１８と、エ
ラー挿入部１９と、ＣＲＣ挿入部２０とからなるＣＲＣ
処理回路８を備える。
生率を任意に設定できるＴＣＭインタフェースにおける
エラー試験装置を提供する。 【解決手段】ＴＣＭ処理回路７の受信部からの信号を入
力し、フレーム同期を確立するフレーム同期部１３と、
その出力信号の主信号中にエラービットを挿入するエラ
ー挿入部１４と、エラー挿入された主信号をＣＲＣ演算
するＣＲＣ演算部１５と、フレーム同期部出力信号中の
制御チャネルに挿入されたＣＲＣ符号を分離するＣＲＣ
ビット分離部１６と、ＣＲＣ演算とＣＲＣビット分離出
力とを比較し、不一致の場合にＣＲＣエラー出力を行う
比較部１７と、対向局に対するＣＲＣ演算部１８と、エ
ラー挿入部１９と、ＣＲＣ挿入部２０とからなるＣＲＣ
処理回路８を備える。
Description
【０００１】
【発明の属する技術分野】本発明は時分割方向制御（以
降、ＴＣＭと称す）インタフェースにおけるエラー試験
装置に関し、特に２線式メタリック加入者線路を使用し
て時分割によりバースト信号を受け渡しする伝送機器の
主信号にエラービットを挿入するＴＣＭインタフェース
におけるエラー試験装置に関する。
降、ＴＣＭと称す）インタフェースにおけるエラー試験
装置に関し、特に２線式メタリック加入者線路を使用し
て時分割によりバースト信号を受け渡しする伝送機器の
主信号にエラービットを挿入するＴＣＭインタフェース
におけるエラー試験装置に関する。
【０００２】
【従来の技術】平衡対ケーブルにより構成する２線式加
入者線路を使用してディジタル伝送を行う方法として実
用化されているものの一つにＴＣＭ方式がある。ＴＣＭ
方式とは送信信号を蓄積した後、時間圧縮を行ってバー
スト信号としたものを伝送路に送出し、一方、受信は送
信信号を時間圧縮したことにより空いた時間を利用して
行うものである。ＴＣＭ方式を採用した伝送機器の評価
として、エラー挿入試験及びビットエラー（以降、ＢＥ
Ｒと称す）検出試験等のエラー試験を行っている。図５
に従来のＴＣＭインタフェースにおけるエラー試験方法
を実施するための装置の構成例を示す。被測定物である
局内回線終端装置（以降、ＯＣＵと称す）１と宅内回線
終端装置（以降、ＤＳＵと称す）２とを擬似線路３を介
して接続し、更に、擬似線路３の両端に夫々白色雑音発
生器４ａ、４ｂと、可変減衰器５ａ、５ｂ及び雑音挿入
回路６ａ、６ｂとを接続している。
入者線路を使用してディジタル伝送を行う方法として実
用化されているものの一つにＴＣＭ方式がある。ＴＣＭ
方式とは送信信号を蓄積した後、時間圧縮を行ってバー
スト信号としたものを伝送路に送出し、一方、受信は送
信信号を時間圧縮したことにより空いた時間を利用して
行うものである。ＴＣＭ方式を採用した伝送機器の評価
として、エラー挿入試験及びビットエラー（以降、ＢＥ
Ｒと称す）検出試験等のエラー試験を行っている。図５
に従来のＴＣＭインタフェースにおけるエラー試験方法
を実施するための装置の構成例を示す。被測定物である
局内回線終端装置（以降、ＯＣＵと称す）１と宅内回線
終端装置（以降、ＤＳＵと称す）２とを擬似線路３を介
して接続し、更に、擬似線路３の両端に夫々白色雑音発
生器４ａ、４ｂと、可変減衰器５ａ、５ｂ及び雑音挿入
回路６ａ、６ｂとを接続している。
【０００３】このように構成したエラー試験装置におい
て、ＯＣＵ１側にて測定を行う場合について説明する。
まず、雑音挿入回路６ａ、６ｂが開放している状態にお
いては、ＯＣＵ１とＤＳＵ２は互いに正常に動作してい
る。次に、エラー挿入試験としてＤＳＵ２からＯＣＵ１
への上りデータにエラービットを挿入する場合は、雑音
挿入回路６ａを閉じ、白色雑音発生器４ａの出力を可変
減衰器５ａにより所定の値に設定し、擬似線路３のＯＣ
Ｕ１側に入力する。雑音挿入回路６ａは、雑音を挿入す
る時に擬似線路３を介したＯＣＵ１とＤＳＵ２間の正常
動作時の性能に影響を与えないよう、擬似線路３のイン
ピーダンスと比べ出力インピーダンスを十分大きな値と
している。
て、ＯＣＵ１側にて測定を行う場合について説明する。
まず、雑音挿入回路６ａ、６ｂが開放している状態にお
いては、ＯＣＵ１とＤＳＵ２は互いに正常に動作してい
る。次に、エラー挿入試験としてＤＳＵ２からＯＣＵ１
への上りデータにエラービットを挿入する場合は、雑音
挿入回路６ａを閉じ、白色雑音発生器４ａの出力を可変
減衰器５ａにより所定の値に設定し、擬似線路３のＯＣ
Ｕ１側に入力する。雑音挿入回路６ａは、雑音を挿入す
る時に擬似線路３を介したＯＣＵ１とＤＳＵ２間の正常
動作時の性能に影響を与えないよう、擬似線路３のイン
ピーダンスと比べ出力インピーダンスを十分大きな値と
している。
【０００４】この時、ＤＳＵ２からの上りデータにエラ
ーが発生し、ＯＣＵ１は、エラー監視機能である冗長度
符号チェック方式（以降、ＣＲＣと称す）によりエラー
を検出する。一方、ＢＥＲ検出試験としてＯＣＵ１から
ＤＳＵ２への下りデータにエラーを発生させる場合は、
雑音挿入回路６ｂを閉じ、白色雑音発生器４ｂの出力を
可変減衰器５ｂにより所定の値に設定し、擬似線路３の
ＤＳＵ２側に入力する。この時、ＯＣＵ１からの下りデ
ータにエラーが発生したことをＤＳＵ２は検出し、上り
データを出力する時に、保守運用のための制御ビットを
使用してＣＲＣエラーの検出をＯＣＵ１に通知する。そ
の結果をもってＢＥＲ検出試験とする。
ーが発生し、ＯＣＵ１は、エラー監視機能である冗長度
符号チェック方式（以降、ＣＲＣと称す）によりエラー
を検出する。一方、ＢＥＲ検出試験としてＯＣＵ１から
ＤＳＵ２への下りデータにエラーを発生させる場合は、
雑音挿入回路６ｂを閉じ、白色雑音発生器４ｂの出力を
可変減衰器５ｂにより所定の値に設定し、擬似線路３の
ＤＳＵ２側に入力する。この時、ＯＣＵ１からの下りデ
ータにエラーが発生したことをＤＳＵ２は検出し、上り
データを出力する時に、保守運用のための制御ビットを
使用してＣＲＣエラーの検出をＯＣＵ１に通知する。そ
の結果をもってＢＥＲ検出試験とする。
【０００５】
【発明が解決しようとする課題】ＴＣＭインタフェース
におけるエラー挿入試験及びＢＥＲ検出試験は、本来、
データが持つフレーム構成の情報チャネルである主信号
にエラービットを挿入し、その時のＣＲＣ処理機能を確
認するものである。しかしながら、ＴＣＭインタフェー
スに準拠した、主信号にエラービットを直接挿入する測
定器が開発されていないため、上述したように伝送路側
から白色雑音を挿入して擬似的にビットエラーを生じさ
せる必要があり、主信号に直接エラービットを挿入する
方法でないために、他の保守運用のためのデータ及びフ
レームデータ等にもエラーが生じること、並びにエラー
発生率を例えば１×１０? 6或いは１×１０? 4等に設定す
ることが困難であること等の問題点があった。
におけるエラー挿入試験及びＢＥＲ検出試験は、本来、
データが持つフレーム構成の情報チャネルである主信号
にエラービットを挿入し、その時のＣＲＣ処理機能を確
認するものである。しかしながら、ＴＣＭインタフェー
スに準拠した、主信号にエラービットを直接挿入する測
定器が開発されていないため、上述したように伝送路側
から白色雑音を挿入して擬似的にビットエラーを生じさ
せる必要があり、主信号に直接エラービットを挿入する
方法でないために、他の保守運用のためのデータ及びフ
レームデータ等にもエラーが生じること、並びにエラー
発生率を例えば１×１０? 6或いは１×１０? 4等に設定す
ることが困難であること等の問題点があった。
【０００６】本発明は、上述したような従来のＴＣＭイ
ンタフェースにおけるエラー試験装置並びに試験方法の
問題点を解決するためになされたものであって、主信号
に直接エラービットを挿入し、エラー発生率を任意に設
定できるＴＣＭインタフェースにおけるエラー試験装置
を提供することを目的とする。
ンタフェースにおけるエラー試験装置並びに試験方法の
問題点を解決するためになされたものであって、主信号
に直接エラービットを挿入し、エラー発生率を任意に設
定できるＴＣＭインタフェースにおけるエラー試験装置
を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に本発明に係るＴＣＭインタフェースにおけるエラー試
験装置の請求項１記載の発明は、伝送路から入力するバ
ースト信号を受信する受信部と、伝送路に出力するバー
スト信号を送信する送信部と、前記送信部及び受信部を
制御するバースト制御部とからなるＴＣＭ処理回路と、
前記ＴＣＭ処理回路の受信部からの信号を入力し、フレ
ーム同期を確立するためのフレーム同期部と、該フレー
ム同期部出力信号の主信号中にエラービットを挿入する
第１エラー挿入部と、該エラー挿入された主信号をＣＲ
Ｃ演算する第１ＣＲＣ演算部と、前記フレーム同期部出
力信号中の制御チャネルに挿入されたＣＲＣ符号を分離
するＣＲＣビット分離部と、前記ＣＲＣ演算部出力及び
ＣＲＣビット分離部出力とを比較し、不一致の場合にＣ
ＲＣエラー出力を行う比較部と、対向局に対する下りデ
ータのＣＲＣ演算を行う第２ＣＲＣ演算部と、前記下り
データの主信号にエラービットを挿入する第２エラー挿
入部と、前記第２ＣＲＣ演算部出力を制御チャネルに挿
入するＣＲＣ挿入部とからなるＣＲＣ処理回路とを備え
た。
に本発明に係るＴＣＭインタフェースにおけるエラー試
験装置の請求項１記載の発明は、伝送路から入力するバ
ースト信号を受信する受信部と、伝送路に出力するバー
スト信号を送信する送信部と、前記送信部及び受信部を
制御するバースト制御部とからなるＴＣＭ処理回路と、
前記ＴＣＭ処理回路の受信部からの信号を入力し、フレ
ーム同期を確立するためのフレーム同期部と、該フレー
ム同期部出力信号の主信号中にエラービットを挿入する
第１エラー挿入部と、該エラー挿入された主信号をＣＲ
Ｃ演算する第１ＣＲＣ演算部と、前記フレーム同期部出
力信号中の制御チャネルに挿入されたＣＲＣ符号を分離
するＣＲＣビット分離部と、前記ＣＲＣ演算部出力及び
ＣＲＣビット分離部出力とを比較し、不一致の場合にＣ
ＲＣエラー出力を行う比較部と、対向局に対する下りデ
ータのＣＲＣ演算を行う第２ＣＲＣ演算部と、前記下り
データの主信号にエラービットを挿入する第２エラー挿
入部と、前記第２ＣＲＣ演算部出力を制御チャネルに挿
入するＣＲＣ挿入部とからなるＣＲＣ処理回路とを備え
た。
【０００８】本発明に係るＴＣＭインタフェースにおけ
るエラー試験装置の請求項２記載の発明は、前記第１及
び第２エラー挿入部は任意の率にてエラービットを挿入
した。
るエラー試験装置の請求項２記載の発明は、前記第１及
び第２エラー挿入部は任意の率にてエラービットを挿入
した。
【０００９】
【発明の実施の形態】以下、図示した実施例に基づいて
本発明を詳細に説明する。図１は、本発明に係るＴＣＭ
インタフェースにおけるエラー試験方法を実施するため
の装置の一形態例を示す図である。なお、被測定物であ
るＯＣＵ１とＤＳＵ２とを接続し、ＯＣＵ１側において
エラー試験を行う場合の例を示す。また、ＯＣＵ１につ
いては、本発明の説明に必要なＴＣＭ処理回路７及びＣ
ＲＣ処理回路８についてのみ記載する。
本発明を詳細に説明する。図１は、本発明に係るＴＣＭ
インタフェースにおけるエラー試験方法を実施するため
の装置の一形態例を示す図である。なお、被測定物であ
るＯＣＵ１とＤＳＵ２とを接続し、ＯＣＵ１側において
エラー試験を行う場合の例を示す。また、ＯＣＵ１につ
いては、本発明の説明に必要なＴＣＭ処理回路７及びＣ
ＲＣ処理回路８についてのみ記載する。
【００１０】同図においてＯＣＵ１はＴＣＭ処理回路７
及びＣＲＣ処理回路８とにより構成する。ＴＣＭ処理回
路７は、バースト制御部９の制御によりバースト信号を
送受信に切り替えるバースト切替部１０と、受信したバ
ースト信号をバースト制御部９の制御により装置内信号
となる上りデータに変換する受信部１１と、制御部９の
制御により下りデータをバースト信号に変換する送信部
１２とを備えている。一方、ＣＲＣ処理回路８は上りデ
ータのフレーム同期を確立するフレーム同期部１３と、
上りデータの主信号にエラービットを挿入するエラー挿
入部１４（第１エラー挿入部）と、上りデータのＣＲＣ
演算を行うＣＲＣ演算部１５（第１ＣＲＣ演算部）と、
上りデータの保守運用のための制御チャネルから対向局
においてＣＲＣ演算した結果を示すＣＲＣ符号を分離す
るＣＲＣビット分離部１６と、ＣＲＣ演算部１５とＣＲ
Ｃビット分離部１６との出力を比較する比較部１７と、
下りデータのＣＲＣ演算を行うＣＲＣ演算部１８（第２
ＣＲＣ演算部）と、下りデータの主信号にエラービット
を挿入するエラー挿入部１９（第２エラー挿入部）と、
下りデータのＣＲＣ演算結果を示すＣＲＣ符号を保守運
用のための制御チャネルに挿入するＣＲＣ挿入部２０と
を備えている。
及びＣＲＣ処理回路８とにより構成する。ＴＣＭ処理回
路７は、バースト制御部９の制御によりバースト信号を
送受信に切り替えるバースト切替部１０と、受信したバ
ースト信号をバースト制御部９の制御により装置内信号
となる上りデータに変換する受信部１１と、制御部９の
制御により下りデータをバースト信号に変換する送信部
１２とを備えている。一方、ＣＲＣ処理回路８は上りデ
ータのフレーム同期を確立するフレーム同期部１３と、
上りデータの主信号にエラービットを挿入するエラー挿
入部１４（第１エラー挿入部）と、上りデータのＣＲＣ
演算を行うＣＲＣ演算部１５（第１ＣＲＣ演算部）と、
上りデータの保守運用のための制御チャネルから対向局
においてＣＲＣ演算した結果を示すＣＲＣ符号を分離す
るＣＲＣビット分離部１６と、ＣＲＣ演算部１５とＣＲ
Ｃビット分離部１６との出力を比較する比較部１７と、
下りデータのＣＲＣ演算を行うＣＲＣ演算部１８（第２
ＣＲＣ演算部）と、下りデータの主信号にエラービット
を挿入するエラー挿入部１９（第２エラー挿入部）と、
下りデータのＣＲＣ演算結果を示すＣＲＣ符号を保守運
用のための制御チャネルに挿入するＣＲＣ挿入部２０と
を備えている。
【００１１】次に、図１の動作を説明する。先ず、ＴＣ
Ｍ処理回路７について説明すると、ＯＣＵ１と２線式メ
タリック加入者線路を介して接続されているＤＳＵ２と
の通信は、ＴＣＭインタフェースが採用され、上りデー
タ及び下りデータを夫々バースト信号とし時分割方式に
より交互に伝送する。
Ｍ処理回路７について説明すると、ＯＣＵ１と２線式メ
タリック加入者線路を介して接続されているＤＳＵ２と
の通信は、ＴＣＭインタフェースが採用され、上りデー
タ及び下りデータを夫々バースト信号とし時分割方式に
より交互に伝送する。
【００１２】図２は、ＴＣＭインタフェースの伝送路に
おけるバースト信号の送受信タイミングを示す図であ
る。同図のｔ１はバースト信号長を、ｔ２は伝送遅延時
間を、ｔ３はガード時間を、ｔ４はバースト信号の繰り
返し周期を夫々示す。ＯＣＵ側よりｔ１からなるバース
ト長の下りバースト信号をｔ２の伝送遅延時間をもっ
て、ＤＳＵ側に伝送する。次にＤＳＵ側において、時分
割のタイミングマージンをとってｔ３によるガード時間
を経た後、ｔ１からなるバースト長の上りバースト信号
をｔ２の伝送遅延時間をもって、ＯＣＵに伝送する。Ｏ
ＣＵ側においては、続いてｔ４のバースト信号の繰り返
し周期をもってｔ１からなるバースト長の下りバースト
信号をＤＳＵ側に伝送する。
おけるバースト信号の送受信タイミングを示す図であ
る。同図のｔ１はバースト信号長を、ｔ２は伝送遅延時
間を、ｔ３はガード時間を、ｔ４はバースト信号の繰り
返し周期を夫々示す。ＯＣＵ側よりｔ１からなるバース
ト長の下りバースト信号をｔ２の伝送遅延時間をもっ
て、ＤＳＵ側に伝送する。次にＤＳＵ側において、時分
割のタイミングマージンをとってｔ３によるガード時間
を経た後、ｔ１からなるバースト長の上りバースト信号
をｔ２の伝送遅延時間をもって、ＯＣＵに伝送する。Ｏ
ＣＵ側においては、続いてｔ４のバースト信号の繰り返
し周期をもってｔ１からなるバースト長の下りバースト
信号をＤＳＵ側に伝送する。
【００１３】図３にＴＣＭインタフェースにおける３２
０ｋメタリックインタフェースフレームフォーマットを
示す。同図に示すように、１バースト信号は３６０ビッ
トからなる２０ワードの主信号と、８ビットからなるフ
レームワードと、８ビットからなる保守運用のための制
御チャネルであるＣＬチャネルと、１ビットのパリティ
ビットとによる３７７ビットで構成し、１バースト長は
１．１７８ｍｓである。従って、１．１７８ｍｓからな
る本バースト信号を伝送速度３２０ｋｂ／ｓにて２．５
ｍｓの周期で交互に送信及び受信を行い、時分割伝送す
る。そこで、受信部１１においてはバースト制御部９の
制御により、ＴＣＭインタフェースにより入力するバー
スト信号からなる上りデータをバッファメモリを使用し
て元の信号速度に速度変換し、上りデータの装置内信号
とする。一方、下りデータの装置内信号は送信部１２に
おいてバースト制御部９の制御によりバッファメモリを
使用して速度変換し、１．１７８ｍｓのバースト信号と
する。次に、バースト切替部１０においては、バースト
制御部９の制御により上りデータ及び下りデータのバー
スト信号を２．５ｍｓの周期にて交互に受信部１１に入
力、及び送信部１２から出力する。
０ｋメタリックインタフェースフレームフォーマットを
示す。同図に示すように、１バースト信号は３６０ビッ
トからなる２０ワードの主信号と、８ビットからなるフ
レームワードと、８ビットからなる保守運用のための制
御チャネルであるＣＬチャネルと、１ビットのパリティ
ビットとによる３７７ビットで構成し、１バースト長は
１．１７８ｍｓである。従って、１．１７８ｍｓからな
る本バースト信号を伝送速度３２０ｋｂ／ｓにて２．５
ｍｓの周期で交互に送信及び受信を行い、時分割伝送す
る。そこで、受信部１１においてはバースト制御部９の
制御により、ＴＣＭインタフェースにより入力するバー
スト信号からなる上りデータをバッファメモリを使用し
て元の信号速度に速度変換し、上りデータの装置内信号
とする。一方、下りデータの装置内信号は送信部１２に
おいてバースト制御部９の制御によりバッファメモリを
使用して速度変換し、１．１７８ｍｓのバースト信号と
する。次に、バースト切替部１０においては、バースト
制御部９の制御により上りデータ及び下りデータのバー
スト信号を２．５ｍｓの周期にて交互に受信部１１に入
力、及び送信部１２から出力する。
【００１４】ＣＲＣ処理回路８について上りデータの処
理を説明すると、ＴＣＭ処理回路７より出力する上りデ
ータの装置内信号はフレーム同期部１３に入力しフレー
ム同期を確立する。フレーム同期は、図３に示したフレ
ームフォーマットのフレームワードを使用し、フレーム
同期外れ状態において、３回連続してフレームワードが
フレームの同じ位置にあることを検出するとフレーム同
期状態と見なす。次に、フレーム同期状態となった上り
データは、エラー挿入部１４において主信号にエラービ
ットを挿入する。エラービットの挿入は、上りデータの
主信号である２０ワードからなる３６０個のビット列の
中に設定した１ビットの論理を反転させることにより行
う。続いて、ＣＲＣ演算部１５においては、主信号にエ
ラービットが挿入されている上りデータのＣＲＣ演算を
行う。
理を説明すると、ＴＣＭ処理回路７より出力する上りデ
ータの装置内信号はフレーム同期部１３に入力しフレー
ム同期を確立する。フレーム同期は、図３に示したフレ
ームフォーマットのフレームワードを使用し、フレーム
同期外れ状態において、３回連続してフレームワードが
フレームの同じ位置にあることを検出するとフレーム同
期状態と見なす。次に、フレーム同期状態となった上り
データは、エラー挿入部１４において主信号にエラービ
ットを挿入する。エラービットの挿入は、上りデータの
主信号である２０ワードからなる３６０個のビット列の
中に設定した１ビットの論理を反転させることにより行
う。続いて、ＣＲＣ演算部１５においては、主信号にエ
ラービットが挿入されている上りデータのＣＲＣ演算を
行う。
【００１５】図４にＣＲＣ演算として１２ビットのＣＲ
Ｃ符号を生成する回路の一実施例を示す。同図を説明す
ると、ＣＲＣ符号を生成する生成多項式は、 Ｇ（Ｘ）＝Ｘ12＋Ｘ6＋Ｘ4＋Ｘ＋１ とし、１２段からなるレジスタの組み合わせにより演算
する。ＣＲＣ演算は、主信号を構成するビットのみに実
施し、他のビットの時は演算を停止する。また、ＣＲＣ
演算のマルチフレームは４フレームからなり、１２ビッ
トのＣＲＣ符号となる演算結果を図３に示したフレーム
フォーマットのＣＬチャネルに４フレームに渡ってｋ１
からｋ１２までに格納し対向する装置に送出する。図４
の具体的動作を説明すると、先ず、マルチフレームの開
始信号により１２個のレジスタを全て“０”に初期化
し、次に、ＣＲＣ演算を行う主信号のビットをレジスタ
２１ａから２１ｈに順次入力する。マルチフレームの最
後のビットを入力すると、１２個のレジスタにはこのマ
ルチフレームのＣＲＣ符号が入力される。そこで、この
時のＣＲＣ符号をマルチフレーム終了信号によりラッチ
回路２２ａから２２ｈに入力し、次のマルチフレームが
終了するまで記憶する。
Ｃ符号を生成する回路の一実施例を示す。同図を説明す
ると、ＣＲＣ符号を生成する生成多項式は、 Ｇ（Ｘ）＝Ｘ12＋Ｘ6＋Ｘ4＋Ｘ＋１ とし、１２段からなるレジスタの組み合わせにより演算
する。ＣＲＣ演算は、主信号を構成するビットのみに実
施し、他のビットの時は演算を停止する。また、ＣＲＣ
演算のマルチフレームは４フレームからなり、１２ビッ
トのＣＲＣ符号となる演算結果を図３に示したフレーム
フォーマットのＣＬチャネルに４フレームに渡ってｋ１
からｋ１２までに格納し対向する装置に送出する。図４
の具体的動作を説明すると、先ず、マルチフレームの開
始信号により１２個のレジスタを全て“０”に初期化
し、次に、ＣＲＣ演算を行う主信号のビットをレジスタ
２１ａから２１ｈに順次入力する。マルチフレームの最
後のビットを入力すると、１２個のレジスタにはこのマ
ルチフレームのＣＲＣ符号が入力される。そこで、この
時のＣＲＣ符号をマルチフレーム終了信号によりラッチ
回路２２ａから２２ｈに入力し、次のマルチフレームが
終了するまで記憶する。
【００１６】そこで、ＣＲＣ演算部１５は前記のように
動作するＣＲＣ演算を行ない、演算結果となる１２ビッ
トのＣＲＣ符号を記憶しておく。次に、ＣＲＣビット分
離部１６においては、前述した所定のフレームフォーマ
ットによりＤＳＵ２から送出されてくる上りデータのマ
ルチフレーム中に割り当てられた、保守運用のためのＣ
Ｌチャネルに設けたｋ１からｋ１２のビットを分離す
る。続いて、比較部１７において、前述したＣＲＣ演算
部１５の出力となる１２ビットのＣＲＣ符号とＣＲＣビ
ット分離部１６により分離した１２ビットのＣＲＣ符号
とを比較する。ＣＲＣ演算部１５の演算結果は、エラー
挿入回路１４により上りデータの主信号にエラービット
が挿入されたものであり、また、ＣＲＣビット分離１６
の出力は、ＤＳＵ２において上りデータにエラービット
がない状態においてＣＲＣ演算した結果であるため、両
者のＣＲＣ符号を比較すると必ず異なっている。そのた
め、比較部１７は、ＣＲＣエラーを出力する。そこで、
エラー挿入部１４においてエラービットの発生率を１×
１０? 6と設定してエラー挿入すると、比較器１７の出力
においてＣＲＣエラーは、１×１０? 6の頻度により発生
する。また、ＣＲＣエラーをメジャーエラーとして処理
するエラー発生率１×１０? 4とする場合は、エラー挿入
部１４の設定をエラー発生率１×１０? 4とし実行するこ
とにより可能となる。この様に、エラー挿入部１４の設
定を変えることにより任意のエラー挿入試験を行うこと
が可能である。
動作するＣＲＣ演算を行ない、演算結果となる１２ビッ
トのＣＲＣ符号を記憶しておく。次に、ＣＲＣビット分
離部１６においては、前述した所定のフレームフォーマ
ットによりＤＳＵ２から送出されてくる上りデータのマ
ルチフレーム中に割り当てられた、保守運用のためのＣ
Ｌチャネルに設けたｋ１からｋ１２のビットを分離す
る。続いて、比較部１７において、前述したＣＲＣ演算
部１５の出力となる１２ビットのＣＲＣ符号とＣＲＣビ
ット分離部１６により分離した１２ビットのＣＲＣ符号
とを比較する。ＣＲＣ演算部１５の演算結果は、エラー
挿入回路１４により上りデータの主信号にエラービット
が挿入されたものであり、また、ＣＲＣビット分離１６
の出力は、ＤＳＵ２において上りデータにエラービット
がない状態においてＣＲＣ演算した結果であるため、両
者のＣＲＣ符号を比較すると必ず異なっている。そのた
め、比較部１７は、ＣＲＣエラーを出力する。そこで、
エラー挿入部１４においてエラービットの発生率を１×
１０? 6と設定してエラー挿入すると、比較器１７の出力
においてＣＲＣエラーは、１×１０? 6の頻度により発生
する。また、ＣＲＣエラーをメジャーエラーとして処理
するエラー発生率１×１０? 4とする場合は、エラー挿入
部１４の設定をエラー発生率１×１０? 4とし実行するこ
とにより可能となる。この様に、エラー挿入部１４の設
定を変えることにより任意のエラー挿入試験を行うこと
が可能である。
【００１７】次に、ＣＲＣ処理回路８について下りデー
タの処理を説明すると、ＣＲＣ演算部１８は送られてき
た下りデータをエラービットのない状態でＣＲＣ演算
し、演算結果となる１２ビットのＣＲＣ符号を、ＣＲＣ
挿入部２０により所定のフレームフォーマットに割り当
てられた保守運用のためのＣＬチャネルに格納する。一
方、下りデータの主信号は、エラー挿入部１９によりエ
ラービットが挿入され、送信部１２を介して主信号にエ
ラーが発生した状態にてＤＳＵ２に送出される。ＤＳＵ
２においては、受信した下りデータの主信号に対してＣ
ＲＣ演算を行って検出した１２ビットのＣＲＣ符号と、
受信した下りデータに割り当てられた保守運用のための
ＣＬチャネルから分離した１２ビットのＣＲＣ符号とを
比較すると、受信した下りデータの主信号は、ＯＣＵ１
においてエラービットが挿入されているため不一致とな
りＣＲＣエラーを検出する。従って、ＤＳＵ２におい
て、上りデータを出力する時に、保守運用のためのＣＬ
チャネルに割り当てられたＣＲＣ結果表示ビットを
“１”とすることにより、下りデータにＣＲＣエラーが
発生したことを上りデータを介してＯＣＵ１に通知する
ことが出来る。そこで、ＯＣＵ１において、保守運用の
ためのＣＬチャネルに割り当てられたＣＲＣ結果表示ビ
ットを監視することにより、ＢＥＲ検出試験を行うこと
が出来る。
タの処理を説明すると、ＣＲＣ演算部１８は送られてき
た下りデータをエラービットのない状態でＣＲＣ演算
し、演算結果となる１２ビットのＣＲＣ符号を、ＣＲＣ
挿入部２０により所定のフレームフォーマットに割り当
てられた保守運用のためのＣＬチャネルに格納する。一
方、下りデータの主信号は、エラー挿入部１９によりエ
ラービットが挿入され、送信部１２を介して主信号にエ
ラーが発生した状態にてＤＳＵ２に送出される。ＤＳＵ
２においては、受信した下りデータの主信号に対してＣ
ＲＣ演算を行って検出した１２ビットのＣＲＣ符号と、
受信した下りデータに割り当てられた保守運用のための
ＣＬチャネルから分離した１２ビットのＣＲＣ符号とを
比較すると、受信した下りデータの主信号は、ＯＣＵ１
においてエラービットが挿入されているため不一致とな
りＣＲＣエラーを検出する。従って、ＤＳＵ２におい
て、上りデータを出力する時に、保守運用のためのＣＬ
チャネルに割り当てられたＣＲＣ結果表示ビットを
“１”とすることにより、下りデータにＣＲＣエラーが
発生したことを上りデータを介してＯＣＵ１に通知する
ことが出来る。そこで、ＯＣＵ１において、保守運用の
ためのＣＬチャネルに割り当てられたＣＲＣ結果表示ビ
ットを監視することにより、ＢＥＲ検出試験を行うこと
が出来る。
【００１８】尚、上記説明ではＯＣＵ側のエラー試験方
法について説明したが、ＤＳＵ側についても同一の方法
が可能である。また、本発明に係るＴＣＭインタフェー
スにおけるエラー試験方法は、ＯＣＵ及びＤＳＵに限定
するものではなく、加入者線路の多重化装置等、ＴＣＭ
インタフェースを持つもの全てに適応出来る。
法について説明したが、ＤＳＵ側についても同一の方法
が可能である。また、本発明に係るＴＣＭインタフェー
スにおけるエラー試験方法は、ＯＣＵ及びＤＳＵに限定
するものではなく、加入者線路の多重化装置等、ＴＣＭ
インタフェースを持つもの全てに適応出来る。
【００１９】
【発明の効果】本発明は上述したように、ＴＣＭインタ
フェースにおけるエラー試験装置として、バースト信号
における主信号に直接エラービットを挿入しており、ま
た、エラー発生率を任意に設定出来ることから、ＴＣＭ
インタフェースを有する伝送機器に本方法を採用するこ
とにより、エラー試験による性能評価を行う時に大きな
効果を発揮する。
フェースにおけるエラー試験装置として、バースト信号
における主信号に直接エラービットを挿入しており、ま
た、エラー発生率を任意に設定出来ることから、ＴＣＭ
インタフェースを有する伝送機器に本方法を採用するこ
とにより、エラー試験による性能評価を行う時に大きな
効果を発揮する。
【図１】本発明に係るＴＣＭインタフェースにおけるエ
ラー試験方法の一実施例を示す構成図である。
ラー試験方法の一実施例を示す構成図である。
【図２】ＴＣＭインタフェースの伝送路におけるバース
ト信号の送受信タイミングを示す図である。
ト信号の送受信タイミングを示す図である。
【図３】ＴＣＭインタフェースにおける３２０ｋメタリ
ックインタフェースフレームフォーマットを示す図であ
る。
ックインタフェースフレームフォーマットを示す図であ
る。
【図４】ＣＲＣ演算として１２ビットのＣＲＣ符号を生
成する回路の一実施例を示す。
成する回路の一実施例を示す。
【図５】従来のＴＣＭインタフェースにおけるエラー試
験方法の構成例を示す。
験方法の構成例を示す。
１・・ＯＣＵ、 ２・・ＤＳＵ、 ３・・擬似線
路、 ４ａ、４ｂ・・白色雑音発生器、 ５ａ、５
ｂ・・可変減衰器、 ６ａ、６ｂ・・雑音挿入回路、
７・・ＴＣＭ処理回路、 ８・・ＣＲＣ処理回
路、 ９・・バースト制御部、 １０・・バースト
切替部、 １１・・受信部、 １２・・送信部、
１３・・フレーム同期部、 １４・・エラー挿入
部、 １５・・ＣＲＣ演算部、 １６・・ＣＲＣビ
ット分離部、 １７・・比較部、１８・・ＣＲＣ演算
部、 １９・・エラー挿入部、 ２０・・ＣＲＣ挿
入部
路、 ４ａ、４ｂ・・白色雑音発生器、 ５ａ、５
ｂ・・可変減衰器、 ６ａ、６ｂ・・雑音挿入回路、
７・・ＴＣＭ処理回路、 ８・・ＣＲＣ処理回
路、 ９・・バースト制御部、 １０・・バースト
切替部、 １１・・受信部、 １２・・送信部、
１３・・フレーム同期部、 １４・・エラー挿入
部、 １５・・ＣＲＣ演算部、 １６・・ＣＲＣビ
ット分離部、 １７・・比較部、１８・・ＣＲＣ演算
部、 １９・・エラー挿入部、 ２０・・ＣＲＣ挿
入部
Claims (2)
- 【請求項１】時分割方向制御インタフェースを有する伝
送機器のエラー試験装置において、 伝送路から入力するバースト信号を受信する受信部と、
伝送路に出力するバースト信号を送信する送信部と、前
記送信部及び受信部を制御するバースト制御部とからな
るＴＣＭ処理回路と、 前記ＴＣＭ処理回路の受信部からの信号を入力し、フレ
ーム同期を確立するためのフレーム同期部と、該フレー
ム同期部出力信号の主信号中にエラービットを挿入する
第１エラー挿入部と、該エラー挿入された主信号をＣＲ
Ｃ演算する第１ＣＲＣ演算部と、前記フレーム同期部出
力信号中の制御チャネルに挿入されたＣＲＣ符号を分離
するＣＲＣビット分離部と、前記ＣＲＣ演算部出力及び
ＣＲＣビット分離部出力とを比較し、不一致の場合にＣ
ＲＣエラー出力を行う比較部と、対向局に対する下りデ
ータのＣＲＣ演算を行う第２ＣＲＣ演算部と、前記下り
データの主信号にエラービットを挿入する第２エラー挿
入部と、前記第２ＣＲＣ演算部出力を制御チャネルに挿
入するＣＲＣ挿入部とからなるＣＲＣ処理回路とを備え
たことを特徴とする時分割方向制御インタフェースにお
けるエラー試験装置。 - 【請求項２】前記第１及び第２エラー挿入部は任意の率
にてエラービットを挿入したことを特徴とする請求項１
記載のエラー試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11213059A JP2001044960A (ja) | 1999-07-28 | 1999-07-28 | 時分割方向制御インタフェースにおけるエラー試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11213059A JP2001044960A (ja) | 1999-07-28 | 1999-07-28 | 時分割方向制御インタフェースにおけるエラー試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001044960A true JP2001044960A (ja) | 2001-02-16 |
Family
ID=16632860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11213059A Pending JP2001044960A (ja) | 1999-07-28 | 1999-07-28 | 時分割方向制御インタフェースにおけるエラー試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001044960A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008522494A (ja) * | 2004-11-24 | 2008-06-26 | クゥアルコム・インコーポレイテッド | 巡回冗長検査を実行するためのシステム及び方法 |
| US8692839B2 (en) | 2005-11-23 | 2014-04-08 | Qualcomm Incorporated | Methods and systems for updating a buffer |
| US8692838B2 (en) | 2004-11-24 | 2014-04-08 | Qualcomm Incorporated | Methods and systems for updating a buffer |
| US8694652B2 (en) | 2003-10-15 | 2014-04-08 | Qualcomm Incorporated | Method, system and computer program for adding a field to a client capability packet sent from a client to a host |
| US8694663B2 (en) | 2001-09-06 | 2014-04-08 | Qualcomm Incorporated | System for transferring digital data at a high rate between a host and a client over a communication path for presentation to a user |
| US8873584B2 (en) | 2004-11-24 | 2014-10-28 | Qualcomm Incorporated | Digital data interface device |
| JP2018535580A (ja) * | 2015-09-23 | 2018-11-29 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | テストカバレッジを増大するためのポイントツーポイント相互接続についての自己エラーインジェクション技法 |
| JP2020120250A (ja) * | 2019-01-23 | 2020-08-06 | アンリツ株式会社 | Ｆｅｃエラー付加装置、それを用いた試験信号発生装置、及びｆｅｃエラー付加方法 |
-
1999
- 1999-07-28 JP JP11213059A patent/JP2001044960A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8694663B2 (en) | 2001-09-06 | 2014-04-08 | Qualcomm Incorporated | System for transferring digital data at a high rate between a host and a client over a communication path for presentation to a user |
| US8694652B2 (en) | 2003-10-15 | 2014-04-08 | Qualcomm Incorporated | Method, system and computer program for adding a field to a client capability packet sent from a client to a host |
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| JP2011083006A (ja) * | 2004-11-24 | 2011-04-21 | Qualcomm Inc | 巡回冗長検査を実行するためのシステム及び方法 |
| JP2011250419A (ja) * | 2004-11-24 | 2011-12-08 | Qualcomm Incorporated | 巡回冗長検査を実行するためのシステム及び方法 |
| US8692838B2 (en) | 2004-11-24 | 2014-04-08 | Qualcomm Incorporated | Methods and systems for updating a buffer |
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| JP2020120250A (ja) * | 2019-01-23 | 2020-08-06 | アンリツ株式会社 | Ｆｅｃエラー付加装置、それを用いた試験信号発生装置、及びｆｅｃエラー付加方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20050719 |