JP2001044388A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】シリンダ構造のキャパシタの下部電極を簡便に
形成し、しかも、シリンダの多重化を容易にする。 【解決手段】半導体基板上に形成した絶縁膜層に溝が形
成され、導電体膜と薄膜層あるいは半導体膜と薄膜層で
構成される積層膜が上記溝の内面および絶縁膜層の上面
に被着され、更に、最上層の積層膜上に別の導電体膜あ
るいは半導体膜が被着させれる。そして、上記積層膜お
よび別の導電体膜あるいは半導体膜に異方性のドライエ
ッチングが施されて上記溝の側壁および薄膜層に沿って
互いに並行する複数のシリンダ構造の電極膜が形成され
る。このようにして、上記複数のシリンダ構造の電極膜
でキャパシタの下部電極が形成される。
形成し、しかも、シリンダの多重化を容易にする。 【解決手段】半導体基板上に形成した絶縁膜層に溝が形
成され、導電体膜と薄膜層あるいは半導体膜と薄膜層で
構成される積層膜が上記溝の内面および絶縁膜層の上面
に被着され、更に、最上層の積層膜上に別の導電体膜あ
るいは半導体膜が被着させれる。そして、上記積層膜お
よび別の導電体膜あるいは半導体膜に異方性のドライエ
ッチングが施されて上記溝の側壁および薄膜層に沿って
互いに並行する複数のシリンダ構造の電極膜が形成され
る。このようにして、上記複数のシリンダ構造の電極膜
でキャパシタの下部電極が形成される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に半導体記憶装置のキャパシタ電極の形成
方法に関する。
法に関し、特に半導体記憶装置のキャパシタ電極の形成
方法に関する。
【０００２】
【従来の技術】半導体記憶装置の中で記憶情報の任意な
入出力が可能なものにＤＲＡＭがある。ここで、このＤ
ＲＡＭのメモリセルは、１個のトランスファトランジス
タと、１個のキャパシタとからなるものが構造的に簡単
であり、半導体記憶装置の高集積化に最も適するものと
して広く用いられている。
入出力が可能なものにＤＲＡＭがある。ここで、このＤ
ＲＡＭのメモリセルは、１個のトランスファトランジス
タと、１個のキャパシタとからなるものが構造的に簡単
であり、半導体記憶装置の高集積化に最も適するものと
して広く用いられている。
【０００３】このようなメモリセルのキャパシタでは、
半導体記憶装置の更なる高集積化に伴い、３次元構造の
ものが開発され使用されてきている。このキャパシタの
３次元化は次のような理由による。半導体素子の微細化
及び高密度化に伴いキャパシタの占有面積の縮小化が必
須となっている。しかし、ＤＲＡＭの安定動作及び信頼
性確保のためには、一定以上の容量値は必要とされる。
そこで、キャパシタの電極を平面構造から３次元構造に
変えて、縮小した占有面積の中でキャパシタ電極の表面
積を拡大することが必要となる。
半導体記憶装置の更なる高集積化に伴い、３次元構造の
ものが開発され使用されてきている。このキャパシタの
３次元化は次のような理由による。半導体素子の微細化
及び高密度化に伴いキャパシタの占有面積の縮小化が必
須となっている。しかし、ＤＲＡＭの安定動作及び信頼
性確保のためには、一定以上の容量値は必要とされる。
そこで、キャパシタの電極を平面構造から３次元構造に
変えて、縮小した占有面積の中でキャパシタ電極の表面
積を拡大することが必要となる。
【０００４】このＤＲＡＭのメモリセルの３次元構造の
キャパシタにはスタック構造のものとトレンチ構造のも
のとがある。これらの構造にはそれぞれ一長一短がある
が、スタック構造のものはアルファー線の入射あるいは
回路等からのノイズに対する耐性が高く、比較的に容量
値の小さい場合でも安定動作する。このために、半導体
素子の設計基準が０．１３μｍ程度となる４ギガビット
級のＤＲＡＭにおいても、スタック型のキャパシタは有
効であると考えられている。
キャパシタにはスタック構造のものとトレンチ構造のも
のとがある。これらの構造にはそれぞれ一長一短がある
が、スタック構造のものはアルファー線の入射あるいは
回路等からのノイズに対する耐性が高く、比較的に容量
値の小さい場合でも安定動作する。このために、半導体
素子の設計基準が０．１３μｍ程度となる４ギガビット
級のＤＲＡＭにおいても、スタック型のキャパシタは有
効であると考えられている。
【０００５】このスタック型のキャパシタにはシリンダ
構造のものが提案されている。例えば、特開平９−１２
９８４５号公報や特開平９−２１９４９９号公報には、
キャパシタの情報蓄積電極（以下、下部電極という）を
多重化したシリンダ構造に形成して表面積を増加させよ
うとする提案がなされている。
構造のものが提案されている。例えば、特開平９−１２
９８４５号公報や特開平９−２１９４９９号公報には、
キャパシタの情報蓄積電極（以下、下部電極という）を
多重化したシリンダ構造に形成して表面積を増加させよ
うとする提案がなされている。
【０００６】以下、図面を参照して上記のような従来の
キャパシタの下部電極の形成方法について説明する。こ
こで、図６は、シリンダ構造の電極の工程要部の断面図
である。
キャパシタの下部電極の形成方法について説明する。こ
こで、図６は、シリンダ構造の電極の工程要部の断面図
である。
【０００７】図６（ａ）に模式的に示すように、シリコ
ン基板１０１の所定の領域に容量用拡散層１０２が形成
される。そして、全面に層間絶縁膜１０３が形成され、
この層間絶縁膜１０３に上記容量用拡散層１０２に達す
る容量用コンタクト孔１０４が設けられる。そして、リ
ン不純物を含有する多結晶シリコンが容量用コンタクト
孔１０４に充填されて、コンタクトプラグ１０５が形成
される。
ン基板１０１の所定の領域に容量用拡散層１０２が形成
される。そして、全面に層間絶縁膜１０３が形成され、
この層間絶縁膜１０３に上記容量用拡散層１０２に達す
る容量用コンタクト孔１０４が設けられる。そして、リ
ン不純物を含有する多結晶シリコンが容量用コンタクト
孔１０４に充填されて、コンタクトプラグ１０５が形成
される。
【０００８】次に、全面に容量溝用絶縁膜１０６が堆積
され、この容量溝用絶縁膜１０６の所定の領域に容量用
溝１０７が形成される。そして、全面に第１の導電体膜
１０８が堆積され、第１の導電体膜１０８の側壁部にス
ペーサ膜１０９が形成される。ここで、スペーサ膜１０
９は、シリコン酸化膜等の絶縁膜の堆積と、反応性イオ
ンエッチング（ＲＩＥ）による上記絶縁膜の異方性エッ
チングすなわちエッチバックとによって形成される。
され、この容量溝用絶縁膜１０６の所定の領域に容量用
溝１０７が形成される。そして、全面に第１の導電体膜
１０８が堆積され、第１の導電体膜１０８の側壁部にス
ペーサ膜１０９が形成される。ここで、スペーサ膜１０
９は、シリコン酸化膜等の絶縁膜の堆積と、反応性イオ
ンエッチング（ＲＩＥ）による上記絶縁膜の異方性エッ
チングすなわちエッチバックとによって形成される。
【０００９】次に、図６（ｂ）に示すように、上記第１
の導電体膜１０８及びスペーサ膜１０９を被覆するよう
に第２の導電体膜１１０が堆積される。そして、ＲＩＥ
の異方性エッチングのエッチバックが施される。このよ
うにして、図６（ｃ）に示すように、容量溝用絶縁膜１
０６の所定の領域に第１の電極膜１１１及び第２の電極
膜１１２が形成される。この第１の電極膜１１１及び第
２の電極膜１１２はシリンダ構造であり、キャパシタの
下部電極を構成するものである。そして、図示していな
いが、上記スペーサ膜１０９が選択的に除去される。こ
のようにして、第１の電極膜１１１と第２の電極膜１１
２で構成されるキャパシタの下部電極は、コンタクト孔
プラグ１０５を通して、容量用拡散層１０２と電気接続
されるようになる。
の導電体膜１０８及びスペーサ膜１０９を被覆するよう
に第２の導電体膜１１０が堆積される。そして、ＲＩＥ
の異方性エッチングのエッチバックが施される。このよ
うにして、図６（ｃ）に示すように、容量溝用絶縁膜１
０６の所定の領域に第１の電極膜１１１及び第２の電極
膜１１２が形成される。この第１の電極膜１１１及び第
２の電極膜１１２はシリンダ構造であり、キャパシタの
下部電極を構成するものである。そして、図示していな
いが、上記スペーサ膜１０９が選択的に除去される。こ
のようにして、第１の電極膜１１１と第２の電極膜１１
２で構成されるキャパシタの下部電極は、コンタクト孔
プラグ１０５を通して、容量用拡散層１０２と電気接続
されるようになる。
【００１０】
【発明が解決しようとする課題】しかしながら、上記の
ような従来のシリンダ構造の下部電極の形成方法は、以
下のような問題を有している。
ような従来のシリンダ構造の下部電極の形成方法は、以
下のような問題を有している。
【００１１】ＤＲＡＭがさらに高集積化されてくると、
メモリセルはますます微細化されるようになる。そし
て、メモリセルのキャパシタの占有面積が縮小してく
る。そこで、キャパシタの下部電極がシリンダ構造の場
合には、キャパシタの実効面積を増加させるために、こ
のシリンダ構造の多重化が必須となる。すなわち、シン
リンダが２重あるいは３重になるように形成されるよう
になる。
メモリセルはますます微細化されるようになる。そし
て、メモリセルのキャパシタの占有面積が縮小してく
る。そこで、キャパシタの下部電極がシリンダ構造の場
合には、キャパシタの実効面積を増加させるために、こ
のシリンダ構造の多重化が必須となる。すなわち、シン
リンダが２重あるいは３重になるように形成されるよう
になる。
【００１２】上記の従来の技術の場合には、第１の電極
膜と第２の電極膜とで２重のシンリンダが形成されてい
るが、その形成工程で、第１の電極膜と第２の電極膜と
の間にスペーサ膜が形成される。このスペーサ膜の形成
では、シリコン酸化膜等の絶縁膜の堆積とそのエッチン
バックとが必須となっている。このために、キャパシタ
を形成するための工程数が増加する。このような工程数
の増加は、シリンダ構造の多重化の度合いが増えるに従
いより顕著になる。そして、ＤＲＡＭのような半導体記
憶装置の製造コストが増加するようになる。
膜と第２の電極膜とで２重のシンリンダが形成されてい
るが、その形成工程で、第１の電極膜と第２の電極膜と
の間にスペーサ膜が形成される。このスペーサ膜の形成
では、シリコン酸化膜等の絶縁膜の堆積とそのエッチン
バックとが必須となっている。このために、キャパシタ
を形成するための工程数が増加する。このような工程数
の増加は、シリンダ構造の多重化の度合いが増えるに従
いより顕著になる。そして、ＤＲＡＭのような半導体記
憶装置の製造コストが増加するようになる。
【００１３】本発明の目的は、シリンダ構造のキャパシ
タの下部電極を簡便に形成できる方法を提供し、シリン
ダの多重化を容易にすることである。
タの下部電極を簡便に形成できる方法を提供し、シリン
ダの多重化を容易にすることである。
【００１４】
【課題を解決するための手段】このために本発明の半導
体装置の製造方法は、下部電極、容量絶縁膜および上部
電極で構成されるキャパシタの形成方法において、半導
体基板上に絶縁膜層を形成し前記絶縁膜層に溝を形成す
る工程と、導電体膜と薄膜層あるいは半導体膜と薄膜層
で構成する積層膜を前記溝の内面および絶縁膜層の上面
に被着させる工程と、前記積層膜上に別の導電体膜ある
いは半導体膜を被着させる工程と、前記積層膜および別
の導電体膜あるいは半導体膜に異方性のドライエッチン
グを施し前記溝の側壁にシリンダ構造の第１の電極膜を
形成すると共に前記薄膜層に沿い且つ前記第１の電極膜
に並行するシリンダ構造の第２の電極膜を形成する工程
と、前記第１の電極膜と第２の電極膜とで前記下部電極
を形成する工程とを含む。
体装置の製造方法は、下部電極、容量絶縁膜および上部
電極で構成されるキャパシタの形成方法において、半導
体基板上に絶縁膜層を形成し前記絶縁膜層に溝を形成す
る工程と、導電体膜と薄膜層あるいは半導体膜と薄膜層
で構成する積層膜を前記溝の内面および絶縁膜層の上面
に被着させる工程と、前記積層膜上に別の導電体膜ある
いは半導体膜を被着させる工程と、前記積層膜および別
の導電体膜あるいは半導体膜に異方性のドライエッチン
グを施し前記溝の側壁にシリンダ構造の第１の電極膜を
形成すると共に前記薄膜層に沿い且つ前記第１の電極膜
に並行するシリンダ構造の第２の電極膜を形成する工程
と、前記第１の電極膜と第２の電極膜とで前記下部電極
を形成する工程とを含む。
【００１５】あるいは、本発明の半導体装置の製造方法
は、下部電極、容量絶縁膜および上部電極で構成される
キャパシタの形成方法において、半導体基板上に絶縁膜
層を形成し前記絶縁膜層に溝を形成する工程と、導電体
膜と薄膜層あるいは半導体膜と薄膜層で構成される積層
膜を前記溝の内面および絶縁膜層の上面に複数層繰り返
して被着させる工程と、最上層の積層膜上に別の導電体
膜あるいは半導体膜を被着させる工程と、前記複数層の
積層膜および別の導電体膜あるいは半導体膜に異方性の
ドライエッチングを施し前記溝の側壁および前記薄膜層
に沿って互いに並行する複数のシリンダ構造の電極膜を
形成する工程と、前記複数のシリンダ構造の電極膜で前
記下部電極を形成する工程とを含む。
は、下部電極、容量絶縁膜および上部電極で構成される
キャパシタの形成方法において、半導体基板上に絶縁膜
層を形成し前記絶縁膜層に溝を形成する工程と、導電体
膜と薄膜層あるいは半導体膜と薄膜層で構成される積層
膜を前記溝の内面および絶縁膜層の上面に複数層繰り返
して被着させる工程と、最上層の積層膜上に別の導電体
膜あるいは半導体膜を被着させる工程と、前記複数層の
積層膜および別の導電体膜あるいは半導体膜に異方性の
ドライエッチングを施し前記溝の側壁および前記薄膜層
に沿って互いに並行する複数のシリンダ構造の電極膜を
形成する工程と、前記複数のシリンダ構造の電極膜で前
記下部電極を形成する工程とを含む。
【００１６】あるいは、本発明の半導体装置の製造方法
は、下部電極、容量絶縁膜および上部電極で構成される
キャパシタの形成方法において、半導体基板上に絶縁膜
層を形成し前記絶縁膜層に溝を形成する工程と、前記溝
の内面および絶縁膜層の上面にエッチングストッパ層を
形成する工程と、導電体膜と薄膜層あるいは半導体膜と
薄膜層で構成される積層膜を前記エッチングストッパ層
上に被着させる工程と、前記積層膜上に別の導電体膜あ
るいは半導体膜を被着させる工程と、前記積層膜および
別の導電体膜あるいは半導体膜に異方性のドライエッチ
ングを施し前記溝の側壁および前記薄膜層に沿って互い
に並行する複数のシリンダ構造の電極膜を形成する工程
と、前記複数のシリンダ構造の電極膜および前記エッチ
ングストッパ層とで前記下部電極を形成する工程とを含
む。
は、下部電極、容量絶縁膜および上部電極で構成される
キャパシタの形成方法において、半導体基板上に絶縁膜
層を形成し前記絶縁膜層に溝を形成する工程と、前記溝
の内面および絶縁膜層の上面にエッチングストッパ層を
形成する工程と、導電体膜と薄膜層あるいは半導体膜と
薄膜層で構成される積層膜を前記エッチングストッパ層
上に被着させる工程と、前記積層膜上に別の導電体膜あ
るいは半導体膜を被着させる工程と、前記積層膜および
別の導電体膜あるいは半導体膜に異方性のドライエッチ
ングを施し前記溝の側壁および前記薄膜層に沿って互い
に並行する複数のシリンダ構造の電極膜を形成する工程
と、前記複数のシリンダ構造の電極膜および前記エッチ
ングストッパ層とで前記下部電極を形成する工程とを含
む。
【００１７】ここで、前記導電体膜あるいは半導体膜は
シリコン膜であり、前記薄膜層は窒化チタン層である。
あるいは、前記薄膜層はシリコン窒化膜のような絶縁層
である。または、前記薄膜層は前記シリコン膜表面に酸
素が吸着して形成された絶縁層である。そして、前記シ
リコン膜は無定形シリコン膜である。
シリコン膜であり、前記薄膜層は窒化チタン層である。
あるいは、前記薄膜層はシリコン窒化膜のような絶縁層
である。または、前記薄膜層は前記シリコン膜表面に酸
素が吸着して形成された絶縁層である。そして、前記シ
リコン膜は無定形シリコン膜である。
【００１８】また、前記導電体膜あるいは半導体膜はシ
リコン膜であり、前記薄膜層は前記シリコン膜表面に酸
素が吸着して形成された絶縁層であり、前記エッチング
ストッパ層はタングステンシリサイドで構成される。そ
して、前記異方性のドライエッチングは、Ｃｌ2 とＨＢ
ｒの混合ガスがプラズマ励起されて行われる。
リコン膜であり、前記薄膜層は前記シリコン膜表面に酸
素が吸着して形成された絶縁層であり、前記エッチング
ストッパ層はタングステンシリサイドで構成される。そ
して、前記異方性のドライエッチングは、Ｃｌ2 とＨＢ
ｒの混合ガスがプラズマ励起されて行われる。
【００１９】このように本発明では、絶縁膜層に形成し
た溝の内面を被着するように、薄膜層で挟まれた導電体
膜あるいは半導体膜が一度に積層して形成され、ＲＩＥ
での異方性のエッチバックが施される。このような工程
でもって多重化したシリコン構造の下部電極が形成され
る。
た溝の内面を被着するように、薄膜層で挟まれた導電体
膜あるいは半導体膜が一度に積層して形成され、ＲＩＥ
での異方性のエッチバックが施される。このような工程
でもって多重化したシリコン構造の下部電極が形成され
る。
【００２０】このために、キャパシタを形成するための
工程が従来の技術に比べて減少するようになる。このよ
うな効果は、シリンダ構造の多重化の度合いが増えるに
従いより顕著になる。
工程が従来の技術に比べて減少するようになる。このよ
うな効果は、シリンダ構造の多重化の度合いが増えるに
従いより顕著になる。
【００２１】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図１と図２に基づいて説明する。ここで、図１および
図２は、シリンダ構造の下部電極の製造工程順の断面図
である。
を図１と図２に基づいて説明する。ここで、図１および
図２は、シリンダ構造の下部電極の製造工程順の断面図
である。
【００２２】図１（ａ）に示すように、従来の技術で説
明したのと同様にして、例えば導電型がＰ型のシリコン
基板１の所定の領域に容量用拡散層２が形成される。こ
こで、容量用拡散層２の導電型はＮ型である。そして、
全面に膜厚５００ｎｍ程度の層間絶縁膜３が形成され、
この層間絶縁膜３に上記容量用拡散層２に達する容量用
コンタクト孔４が設けられる。ここで、層間絶縁膜３
は、化学気相成長（ＣＶＤ）法で堆積されるシリコン酸
化膜である。そして、この容量用コンタクト孔４にコン
タクトプラグ５が形成される。ここで、コンタクトプラ
グ５はＮ型不純物を含有する多結晶シリコンあるいはタ
ングステンシリサイド等で構成される。
明したのと同様にして、例えば導電型がＰ型のシリコン
基板１の所定の領域に容量用拡散層２が形成される。こ
こで、容量用拡散層２の導電型はＮ型である。そして、
全面に膜厚５００ｎｍ程度の層間絶縁膜３が形成され、
この層間絶縁膜３に上記容量用拡散層２に達する容量用
コンタクト孔４が設けられる。ここで、層間絶縁膜３
は、化学気相成長（ＣＶＤ）法で堆積されるシリコン酸
化膜である。そして、この容量用コンタクト孔４にコン
タクトプラグ５が形成される。ここで、コンタクトプラ
グ５はＮ型不純物を含有する多結晶シリコンあるいはタ
ングステンシリサイド等で構成される。
【００２３】次に、全面に膜厚８００ｎｍの容量溝用絶
縁膜６が堆積される。ここで、この容量溝用絶縁膜６は
ＣＶＤ法で堆積されるＰＳＧ膜（リンガラスを含むシリ
コン酸化膜）である。そして、この容量溝用絶縁膜６の
所定の領域に間口の寸法が０．５μｍ×０．５μｍの容
量用溝７が形成される。この形成は公知の微細加工技術
で行われる。なお、容量用溝７をドライエッチングで形
成する時、層間絶縁膜３のエッチングのないようにする
とよい。このためには、ＰＳＧ膜のエッチングが速くシ
リコン酸化膜のそれが遅くなるようにする。このような
ドライエッチングの反応ガスとして、ＣＨＦ3 、ＣＦ4
とＣＯの混合ガスが用いられる。あるいは、エッチング
時間を決めて容量溝用絶縁膜６のエッチング深さが制御
される。
縁膜６が堆積される。ここで、この容量溝用絶縁膜６は
ＣＶＤ法で堆積されるＰＳＧ膜（リンガラスを含むシリ
コン酸化膜）である。そして、この容量溝用絶縁膜６の
所定の領域に間口の寸法が０．５μｍ×０．５μｍの容
量用溝７が形成される。この形成は公知の微細加工技術
で行われる。なお、容量用溝７をドライエッチングで形
成する時、層間絶縁膜３のエッチングのないようにする
とよい。このためには、ＰＳＧ膜のエッチングが速くシ
リコン酸化膜のそれが遅くなるようにする。このような
ドライエッチングの反応ガスとして、ＣＨＦ3 、ＣＦ4
とＣＯの混合ガスが用いられる。あるいは、エッチング
時間を決めて容量溝用絶縁膜６のエッチング深さが制御
される。
【００２４】次に、図１（ｂ）に示すように、減圧ＣＶ
Ｄ装置内で、容量用溝７の側壁、露出したコンタクトプ
ラグ５の表面および容量溝用絶縁膜６の上面を被覆する
第１の導電体膜８が成膜される。ここで、減圧ＣＶＤ装
置の反応炉内の温度は４００℃〜５００℃に設定されて
いる。そして、引き続いて同一の装置内に酸素ガスが導
入され、上記第１の導電体膜８表面に第１の絶縁層９が
形成される。上記ＣＶＤ法で成膜される第１の導電体膜
８は、膜厚が１００ｎｍのリン不純物を含有する無定形
シリコン膜である。また、第１の絶縁層９は、上記の無
定形シリコン膜表面に吸着した酸素により形成されるも
ので、多孔性を有し、その膜厚は１ｎｍ以下である。
Ｄ装置内で、容量用溝７の側壁、露出したコンタクトプ
ラグ５の表面および容量溝用絶縁膜６の上面を被覆する
第１の導電体膜８が成膜される。ここで、減圧ＣＶＤ装
置の反応炉内の温度は４００℃〜５００℃に設定されて
いる。そして、引き続いて同一の装置内に酸素ガスが導
入され、上記第１の導電体膜８表面に第１の絶縁層９が
形成される。上記ＣＶＤ法で成膜される第１の導電体膜
８は、膜厚が１００ｎｍのリン不純物を含有する無定形
シリコン膜である。また、第１の絶縁層９は、上記の無
定形シリコン膜表面に吸着した酸素により形成されるも
ので、多孔性を有し、その膜厚は１ｎｍ以下である。
【００２５】更に、連続して、上記第１の導電体膜、第
１の絶縁層と同一のものが、第２の導電体膜１０および
第２の絶縁層１１として形成される。そして、第２の絶
縁層１１上に第３の導電体膜１２が成膜される。この第
３の導電体膜１２も、リン不純物を含有する膜厚２５ｎ
ｍの無定形シリコン膜である。
１の絶縁層と同一のものが、第２の導電体膜１０および
第２の絶縁層１１として形成される。そして、第２の絶
縁層１１上に第３の導電体膜１２が成膜される。この第
３の導電体膜１２も、リン不純物を含有する膜厚２５ｎ
ｍの無定形シリコン膜である。
【００２６】次に、ＲＩＥによる異方性エッチングがな
される。すなわち、全面のエッチバックがなされる。こ
の異方性エッチングのエッチングガスには、Ｃｌ2 とＨ
Ｂｒの混合ガスが用いられる。この異方性エッチング工
程で、無定形シリコン膜で形成されている第３の導電体
膜、第２の導電体膜および第１の導電体膜が、この順に
縦方向にドライエッチングされる。この異方性ドライエ
ッチングにより、図１（ｃ）に示すように、容量用溝７
の側壁周りに第１の電極膜１３が形成される。また、容
量用溝７内には第２の電極膜１４、第３の電極膜１５が
形成される。この第２の電極膜１４および第３の電極膜
１５は、図１（ｃ）に示すように第１の絶縁層９および
第２の絶縁層１１がエッチングマスクとして機能するた
めに突起状に形成されるものである。そして、これらの
第１の電極膜１３、第２の電極膜１４および第３の電極
膜１５は、容量用溝７内にシリンダ構造に形成されるよ
うになる。ここで、これらの電極膜の肉厚は３０ｎｍ程
度である。
される。すなわち、全面のエッチバックがなされる。こ
の異方性エッチングのエッチングガスには、Ｃｌ2 とＨ
Ｂｒの混合ガスが用いられる。この異方性エッチング工
程で、無定形シリコン膜で形成されている第３の導電体
膜、第２の導電体膜および第１の導電体膜が、この順に
縦方向にドライエッチングされる。この異方性ドライエ
ッチングにより、図１（ｃ）に示すように、容量用溝７
の側壁周りに第１の電極膜１３が形成される。また、容
量用溝７内には第２の電極膜１４、第３の電極膜１５が
形成される。この第２の電極膜１４および第３の電極膜
１５は、図１（ｃ）に示すように第１の絶縁層９および
第２の絶縁層１１がエッチングマスクとして機能するた
めに突起状に形成されるものである。そして、これらの
第１の電極膜１３、第２の電極膜１４および第３の電極
膜１５は、容量用溝７内にシリンダ構造に形成されるよ
うになる。ここで、これらの電極膜の肉厚は３０ｎｍ程
度である。
【００２７】次に、図２（ａ）に示すように、全面に膜
厚１０ｎｍの補強導電体膜１６を形成する。ここで、補
強導電体膜１６は、上記第１乃至第３の導電体膜の形成
方法と同様にして形成される無定形シリコン膜である。
そして、８００℃程度の熱処理が施される。この熱処理
により、前述の電極膜と補強導電体膜１６は一体の多結
晶シリコン膜となり、各電極膜の肉厚は増加するように
なる。また、この熱処理で第１の絶縁層９および第２の
絶縁層１１は消滅する。これは、上述した絶縁層を構成
する酸素がこの熱処理で熱拡散するためである。
厚１０ｎｍの補強導電体膜１６を形成する。ここで、補
強導電体膜１６は、上記第１乃至第３の導電体膜の形成
方法と同様にして形成される無定形シリコン膜である。
そして、８００℃程度の熱処理が施される。この熱処理
により、前述の電極膜と補強導電体膜１６は一体の多結
晶シリコン膜となり、各電極膜の肉厚は増加するように
なる。また、この熱処理で第１の絶縁層９および第２の
絶縁層１１は消滅する。これは、上述した絶縁層を構成
する酸素がこの熱処理で熱拡散するためである。
【００２８】次に、全面にレジスト膜が塗布され、レジ
スト膜の全面露光と現像とでもって、図２（ｂ）に示す
ように、レジストマスク１７が容量用溝７内を充填する
ように形成される。そして、このレジストマスクをエッ
チングマスクにして容量溝用絶縁膜６上にある前記補強
導電体膜１６が除去される。
スト膜の全面露光と現像とでもって、図２（ｂ）に示す
ように、レジストマスク１７が容量用溝７内を充填する
ように形成される。そして、このレジストマスクをエッ
チングマスクにして容量溝用絶縁膜６上にある前記補強
導電体膜１６が除去される。
【００２９】次に、上記レジストマスク１７は除去さ
れ、図２（ｃ）に示すように、第１の電極膜１３、第２
の電極膜１４、第３の電極膜１５表面に容量絶縁膜１８
が形成され、この容量絶縁膜１８を被覆するようにプレ
ート電極１９が形成される。ここで、プレート電極１９
はキャパシタの上部電極となる。このようにして、下部
電極がコンタクトプラグ５を通して容量用拡散層２に電
気接続するように、キャパシタが容量用溝７内に形成さ
れる。
れ、図２（ｃ）に示すように、第１の電極膜１３、第２
の電極膜１４、第３の電極膜１５表面に容量絶縁膜１８
が形成され、この容量絶縁膜１８を被覆するようにプレ
ート電極１９が形成される。ここで、プレート電極１９
はキャパシタの上部電極となる。このようにして、下部
電極がコンタクトプラグ５を通して容量用拡散層２に電
気接続するように、キャパシタが容量用溝７内に形成さ
れる。
【００３０】このように本発明では、減圧ＣＶＤ法によ
り、絶縁層で挟まれた導電体膜あるいは半導体膜が一度
に積層して形成されＲＩＥでのエッチバックが施され
る。このような工程でもって多重化したシリコン構造の
下部電極が形成される。
り、絶縁層で挟まれた導電体膜あるいは半導体膜が一度
に積層して形成されＲＩＥでのエッチバックが施され
る。このような工程でもって多重化したシリコン構造の
下部電極が形成される。
【００３１】このために、キャパシタを形成するための
工程が従来の技術に比べて減少するようになる。このよ
うな効果は、シリンダ構造の多重化の度合いが増えるに
従いより顕著になる。そして、更に微細化され高集積化
される半導体記憶装置の製造コストが低減する。
工程が従来の技術に比べて減少するようになる。このよ
うな効果は、シリンダ構造の多重化の度合いが増えるに
従いより顕著になる。そして、更に微細化され高集積化
される半導体記憶装置の製造コストが低減する。
【００３２】次に、本発明の第２の実施の形態を図３と
図４に基づいて説明する。ここで、図３と図４はシリン
ダ構造の下部電極の製造工程順の断面図である。この第
２の実施の形態では、多重化したシリンダ構造の下部電
極の形成において、エッチバック工程でエッチングスト
ッパ層が使用される点が、上記第１の実施の形態との大
きな相違点となっている。以下、第１の実施の形態と異
なる点について主に説明する。また、第１の実施の形態
と同じものは同一符号で示される。そして、説明のない
ところは第１の実施の形態と同じとしてよい。
図４に基づいて説明する。ここで、図３と図４はシリン
ダ構造の下部電極の製造工程順の断面図である。この第
２の実施の形態では、多重化したシリンダ構造の下部電
極の形成において、エッチバック工程でエッチングスト
ッパ層が使用される点が、上記第１の実施の形態との大
きな相違点となっている。以下、第１の実施の形態と異
なる点について主に説明する。また、第１の実施の形態
と同じものは同一符号で示される。そして、説明のない
ところは第１の実施の形態と同じとしてよい。
【００３３】図３（ａ）に示すように、コンタクトプラ
グ５に接続し、容量用溝７および容量溝用絶縁膜６表面
に被着するように、エッチングストッパ層２０が形成さ
れる。ここで、エッチングストッパ層２０は膜厚２０ｎ
ｍのタングステンシリサシドで構成される。
グ５に接続し、容量用溝７および容量溝用絶縁膜６表面
に被着するように、エッチングストッパ層２０が形成さ
れる。ここで、エッチングストッパ層２０は膜厚２０ｎ
ｍのタングステンシリサシドで構成される。
【００３４】次に、図３（ｂ）に示すように、第１の実
施の形態で説明したのと同様にして、第１の導電体膜
８、第１の絶縁層９、第２の導電体膜１０、第２の絶縁
層１１および第３の導電体膜１２が、減圧ＣＶＤ装置内
で連続して形成される。ここで、第１の絶縁層９および
第２の絶縁層１１は、第１の実施の形態の場合より厚く
なるように形成される。これは、第１の実施の形態の場
合より長く、上記導電体膜あるいは半導体膜の無定形シ
リコン表面を酸素雰囲気に曝すことで行われる。
施の形態で説明したのと同様にして、第１の導電体膜
８、第１の絶縁層９、第２の導電体膜１０、第２の絶縁
層１１および第３の導電体膜１２が、減圧ＣＶＤ装置内
で連続して形成される。ここで、第１の絶縁層９および
第２の絶縁層１１は、第１の実施の形態の場合より厚く
なるように形成される。これは、第１の実施の形態の場
合より長く、上記導電体膜あるいは半導体膜の無定形シ
リコン表面を酸素雰囲気に曝すことで行われる。
【００３５】次に、ＲＩＥの異方性エッチングでの全面
のエッチバックが施される。この異方性エッチングのエ
ッチングガスとしては、ＨＢｒガスが用いられる。この
異方性エッチング工程で、無定形シリコン膜で形成され
ている第３の導電体膜、第２の導電体膜および第１の導
電体膜がドライエッチングされ、図３（ｃ）に示すよう
に、容量用溝７内に、第２の電極膜１４、第３の電極膜
１５が形成される。この場合も、第２の電極膜１４およ
び第３の電極膜１５は、図３（ｃ）に示すように第１の
絶縁層９および第２の絶縁層１１がエッチングマスクと
して機能するために突起状に形成されるものである。こ
こで、これらの電極膜の肉厚は５０ｎｍとなる。
のエッチバックが施される。この異方性エッチングのエ
ッチングガスとしては、ＨＢｒガスが用いられる。この
異方性エッチング工程で、無定形シリコン膜で形成され
ている第３の導電体膜、第２の導電体膜および第１の導
電体膜がドライエッチングされ、図３（ｃ）に示すよう
に、容量用溝７内に、第２の電極膜１４、第３の電極膜
１５が形成される。この場合も、第２の電極膜１４およ
び第３の電極膜１５は、図３（ｃ）に示すように第１の
絶縁層９および第２の絶縁層１１がエッチングマスクと
して機能するために突起状に形成されるものである。こ
こで、これらの電極膜の肉厚は５０ｎｍとなる。
【００３６】このエッチバック工程では、エッチングス
トッパ層２０はほとんどエッチンされない。このため
に、第１の実施の形態で生じやすかった、コンタクトプ
ラグ５のエッチングが防止される。
トッパ層２０はほとんどエッチンされない。このため
に、第１の実施の形態で生じやすかった、コンタクトプ
ラグ５のエッチングが防止される。
【００３７】次に、８００℃程度の熱処理が施される。
この熱処理により、上記の電極膜は多結晶シリコン膜と
なる。また、この熱処理で第１の絶縁層９および第２の
絶縁層１１は消滅する。
この熱処理により、上記の電極膜は多結晶シリコン膜と
なる。また、この熱処理で第１の絶縁層９および第２の
絶縁層１１は消滅する。
【００３８】次に、第１の実施の形態と同様に、図４
（ａ）に示すように、レジストマスク１７が容量用溝７
内を充填するように形成される。そして、このレジスト
マスク１７をエッチングマスクにして容量溝用絶縁膜６
上にあるエッチングストッパ層２０がエッチング除去さ
れる。このようにして、第１の電極膜１３ａが形成され
る。この場合は、第１の実施の形態の場合と異なり、第
１の電極膜１３ａは第２乃至第３の電極膜とは異種の金
属材料で構成されることになる。
（ａ）に示すように、レジストマスク１７が容量用溝７
内を充填するように形成される。そして、このレジスト
マスク１７をエッチングマスクにして容量溝用絶縁膜６
上にあるエッチングストッパ層２０がエッチング除去さ
れる。このようにして、第１の電極膜１３ａが形成され
る。この場合は、第１の実施の形態の場合と異なり、第
１の電極膜１３ａは第２乃至第３の電極膜とは異種の金
属材料で構成されることになる。
【００３９】次に、上記レジストマスク１７は除去さ
れ、図４（ｂ）に示すように、第１の電極膜１３ａ、第
２の電極膜１４、第３の電極膜１５表面に容量絶縁膜１
８が形成され、この容量絶縁膜１８を被覆するようにプ
レート電極１９が形成される。このようにして、第１の
電極膜１３ａがコンタクトプラグ５を通して容量用拡散
層２に電気接続するように、キャパシタが容量用溝７内
に形成される。
れ、図４（ｂ）に示すように、第１の電極膜１３ａ、第
２の電極膜１４、第３の電極膜１５表面に容量絶縁膜１
８が形成され、この容量絶縁膜１８を被覆するようにプ
レート電極１９が形成される。このようにして、第１の
電極膜１３ａがコンタクトプラグ５を通して容量用拡散
層２に電気接続するように、キャパシタが容量用溝７内
に形成される。
【００４０】この第２の実施の形態では、エッチングス
トッパ層２０が、エッチバック工程でコンタクトプラグ
５表面のエッチングを防止する。そして、エッチングス
トッパ層２０は最終的には加工されて下部電極を構成す
るようになる。このために、第１の実施の形態の場合よ
りキャパシタの下部電極が高精度に形成できる。
トッパ層２０が、エッチバック工程でコンタクトプラグ
５表面のエッチングを防止する。そして、エッチングス
トッパ層２０は最終的には加工されて下部電極を構成す
るようになる。このために、第１の実施の形態の場合よ
りキャパシタの下部電極が高精度に形成できる。
【００４１】次に、本発明の第３の実施の形態を図５に
基づいて説明する。ここで、図５はシリンダ構造の下部
電極を有するキャパシタの断面図である。この第３の実
施の形態では、多重化したシリンダ構造の下部電極の形
成において、コンタクトプラグ内に溝部が形成され、こ
の溝部の表面にもキャパシタが形成できる点が、上記第
１の実施の形態との相違点となっている。ここで、第１
の実施の形態と同じものは同一符号で示される。そし
て、説明のないところは第１の実施の形態と同じとして
よい。
基づいて説明する。ここで、図５はシリンダ構造の下部
電極を有するキャパシタの断面図である。この第３の実
施の形態では、多重化したシリンダ構造の下部電極の形
成において、コンタクトプラグ内に溝部が形成され、こ
の溝部の表面にもキャパシタが形成できる点が、上記第
１の実施の形態との相違点となっている。ここで、第１
の実施の形態と同じものは同一符号で示される。そし
て、説明のないところは第１の実施の形態と同じとして
よい。
【００４２】図５に示すように、シリコン基板１の所定
の領域に容量用拡散層２が形成される。そして、全面に
層間絶縁膜３が形成され、この層間絶縁膜３に上記容量
用拡散層２に達する容量用コンタクト孔４ａが設けられ
る。ここで、容量用コンタクト孔４ａの寸法は、第１の
実施の形態での容量用コンタクト孔４の寸法より大きく
なるように設定される。そして、この容量用コンタクト
孔４ａにコンタクトプラグ５ａが形成される。
の領域に容量用拡散層２が形成される。そして、全面に
層間絶縁膜３が形成され、この層間絶縁膜３に上記容量
用拡散層２に達する容量用コンタクト孔４ａが設けられ
る。ここで、容量用コンタクト孔４ａの寸法は、第１の
実施の形態での容量用コンタクト孔４の寸法より大きく
なるように設定される。そして、この容量用コンタクト
孔４ａにコンタクトプラグ５ａが形成される。
【００４３】次に、全面に容量溝用絶縁膜６が堆積され
る。そして、この容量溝用絶縁膜６の所定の領域に容量
用溝７が形成される。このようにして、第１の実施の形
態で説明したように、減圧ＣＶＤ法により、絶縁層で挟
まれた導電体膜あるいは半導体膜が一度に積層して形成
されＲＩＥでのエッチバックが施される。このエッチバ
ック工程でコンタクトプラグ５ａの上部がエッチングさ
れ溝部２１が形成される。
る。そして、この容量溝用絶縁膜６の所定の領域に容量
用溝７が形成される。このようにして、第１の実施の形
態で説明したように、減圧ＣＶＤ法により、絶縁層で挟
まれた導電体膜あるいは半導体膜が一度に積層して形成
されＲＩＥでのエッチバックが施される。このエッチバ
ック工程でコンタクトプラグ５ａの上部がエッチングさ
れ溝部２１が形成される。
【００４４】以後の工程は第１の実施の形態で説明した
のと同様である。このようにして、第１の電極膜１３、
第２の電極膜１４、第３の電極膜１５および溝部２１の
表面に容量絶縁膜１８が形成され、この容量絶縁膜１８
を被覆するようにプレート電極１９が形成される。この
ようにして、下部電極がコンタクトプラグ５を通して容
量用拡散層２に電気接続するように、キャパシタが容量
用溝７内に形成されるようになる。
のと同様である。このようにして、第１の電極膜１３、
第２の電極膜１４、第３の電極膜１５および溝部２１の
表面に容量絶縁膜１８が形成され、この容量絶縁膜１８
を被覆するようにプレート電極１９が形成される。この
ようにして、下部電極がコンタクトプラグ５を通して容
量用拡散層２に電気接続するように、キャパシタが容量
用溝７内に形成されるようになる。
【００４５】この第３の実施の形態では、コンタクトプ
ラグにも溝部が形成され、この領域もキャパシタを構成
する。このために、第１の実施の形態の場合よりも、占
有面積の小さな領域に同一の容量値を有するキャパシタ
を形成できるようになる。
ラグにも溝部が形成され、この領域もキャパシタを構成
する。このために、第１の実施の形態の場合よりも、占
有面積の小さな領域に同一の容量値を有するキャパシタ
を形成できるようになる。
【００４６】以上の本発明の実施の形態では、下部電極
の表面に公知の方法で凹凸が形成されてもよい。例え
ば、下部電極の表面がＨＳＧ化されてもよいことにも言
及しておく。この場合には、上記の実施の形態の場合よ
りも、占有面積のさらに小さな領域に同一の容量値を有
するキャパシタを形成できるようになる。
の表面に公知の方法で凹凸が形成されてもよい。例え
ば、下部電極の表面がＨＳＧ化されてもよいことにも言
及しておく。この場合には、上記の実施の形態の場合よ
りも、占有面積のさらに小さな領域に同一の容量値を有
するキャパシタを形成できるようになる。
【００４７】また、上記の実施の形態では、複数の導電
体膜あるいは半導体膜が絶縁層のような薄膜層を挟んで
積層され、全面のエッチバックが施されるが、ここで、
絶縁層としてシリコン窒化膜が用いられてもよい。ま
た、本発明では、上記薄膜層として絶縁層に代えて導電
層が用いられてもよい。但し、この場合の導電層は、上
記エッチバック工程でマスクとして機能する必要があ
る。このためには、異方性エッチングのエッチバックの
エッチング速度が、上記導電体膜あるいは半導体膜のエ
ッチング速度より小さくなる必要がある。このような組
み合わせとして、導電体膜あるいは半導体膜にシリコン
膜が用いられ、導電層に窒化チタン層が用いられる。こ
の場合の窒化チタン層の膜厚は５ｎｍ程度であればよ
い。
体膜あるいは半導体膜が絶縁層のような薄膜層を挟んで
積層され、全面のエッチバックが施されるが、ここで、
絶縁層としてシリコン窒化膜が用いられてもよい。ま
た、本発明では、上記薄膜層として絶縁層に代えて導電
層が用いられてもよい。但し、この場合の導電層は、上
記エッチバック工程でマスクとして機能する必要があ
る。このためには、異方性エッチングのエッチバックの
エッチング速度が、上記導電体膜あるいは半導体膜のエ
ッチング速度より小さくなる必要がある。このような組
み合わせとして、導電体膜あるいは半導体膜にシリコン
膜が用いられ、導電層に窒化チタン層が用いられる。こ
の場合の窒化チタン層の膜厚は５ｎｍ程度であればよ
い。
【００４８】また、上記の実施の形態では、リン不純物
を含有するシリコン膜が導電体膜あるいは補強導電体膜
として用いられている。本発明では、リン不純物の代わ
りにヒ素不純物がシリコン膜にドープされてもよい。あ
るいは、初めに不純物を含有しないシリコン膜が堆積さ
れ、エッチバックが施されて下部電極の電極膜が形成さ
れた後に、この電極膜に上記の不純物がドープされても
よい。
を含有するシリコン膜が導電体膜あるいは補強導電体膜
として用いられている。本発明では、リン不純物の代わ
りにヒ素不純物がシリコン膜にドープされてもよい。あ
るいは、初めに不純物を含有しないシリコン膜が堆積さ
れ、エッチバックが施されて下部電極の電極膜が形成さ
れた後に、この電極膜に上記の不純物がドープされても
よい。
【００４９】
【発明の効果】本発明の半導体装置の製造方法では、半
導体基板上に形成した絶縁膜層に溝が形成され、導電体
膜と薄膜層あるいは半導体膜と薄膜層で構成される積層
膜が上記溝の内面および絶縁膜層の上面に被着され、更
に、最上層の積層膜上に別の導電体膜あるいは半導体膜
が被着させれる。そして、上記積層膜および別の導電体
膜あるいは半導体膜に異方性のドライエッチングが施さ
れて上記溝の側壁および薄膜層に沿って互いに並行する
複数のシリンダ構造の電極膜が形成される。このように
して、上記複数のシリンダ構造の電極膜でキャパシタの
下部電極が形成される。
導体基板上に形成した絶縁膜層に溝が形成され、導電体
膜と薄膜層あるいは半導体膜と薄膜層で構成される積層
膜が上記溝の内面および絶縁膜層の上面に被着され、更
に、最上層の積層膜上に別の導電体膜あるいは半導体膜
が被着させれる。そして、上記積層膜および別の導電体
膜あるいは半導体膜に異方性のドライエッチングが施さ
れて上記溝の側壁および薄膜層に沿って互いに並行する
複数のシリンダ構造の電極膜が形成される。このように
して、上記複数のシリンダ構造の電極膜でキャパシタの
下部電極が形成される。
【００５０】あるいは、本発明の半導体装置の製造方法
では、初めにエッチングストッパ層が溝の内面および絶
縁膜層の上面に被着され、このエッチングストッパ層に
被着して上記積層膜が形成され、異方性のドライエッチ
ングが施されてシリンダ構造の電極膜が形成される。
では、初めにエッチングストッパ層が溝の内面および絶
縁膜層の上面に被着され、このエッチングストッパ層に
被着して上記積層膜が形成され、異方性のドライエッチ
ングが施されてシリンダ構造の電極膜が形成される。
【００５１】上記のキャパシタの形成方法により、シリ
ンダ構造の下部電極形成が簡便になりシリンダの多重化
が容易になる。このために、シリンダ構造のキャパシタ
を形成するための工程数が大幅に削減されるようにな
る。そして、シリンダ構造の多重化の度合いが増えるに
従い、この削減の効果は顕著になり、高集積化されたＤ
ＲＡＭのような半導体記憶装置の製造コストが大幅に低
減するようになる。
ンダ構造の下部電極形成が簡便になりシリンダの多重化
が容易になる。このために、シリンダ構造のキャパシタ
を形成するための工程数が大幅に削減されるようにな
る。そして、シリンダ構造の多重化の度合いが増えるに
従い、この削減の効果は顕著になり、高集積化されたＤ
ＲＡＭのような半導体記憶装置の製造コストが大幅に低
減するようになる。
【００５２】このようにして、本発明は半導体記憶装置
の超高集積化および高密度化をさらに促進するようにな
る。
の超高集積化および高密度化をさらに促進するようにな
る。
【図１】本発明の第１の実施の形態を説明するための製
造工程順の断面図である。
造工程順の断面図である。
【図２】本発明の第１の実施の形態を説明するための製
造工程順の断面図である。
造工程順の断面図である。
【図３】本発明の第２の実施の形態を説明するための製
造工程順の断面図である。
造工程順の断面図である。
【図４】本発明の第２の実施の形態を説明するための製
造工程順の断面図である。
造工程順の断面図である。
【図５】本発明の第３の実施の形態を説明するためのキ
ャパシタ部の断面図である。
ャパシタ部の断面図である。
【図６】従来の技術を説明するための製造工程順の断面
図である。
図である。
１ シリコン基板 ２ 容量用拡散層 ３ 層間絶縁膜 ４，４ａ 容量用コンタクト孔 ５，５ａ コンタクトプラグ ６ 容量溝用絶縁膜 ７ 容量用溝 ８ 第１の導電体膜 ９ 第１の絶縁層 １０ 第２の導電体膜 １１ 第２の絶縁層 １２ 第３の導電体膜 １３，１３ａ 第１の電極膜 １４ 第２の電極膜 １５ 第３の電極膜 １６ 補強導電体膜 １７ レジストマスク １８ 容量絶縁膜 １９ プレート電極 ２０ エッチングストッパ層 ２１ 溝部
Claims (10)
- 【請求項１】 下部電極、容量絶縁膜および上部電極で
構成されるキャパシタの形成方法において、半導体基板
上に絶縁膜層を形成し前記絶縁膜層に溝を形成する工程
と、導電体膜と薄膜層あるいは半導体膜と薄膜層で構成
される積層膜を前記溝の内面および絶縁膜層の上面に被
着させる工程と、前記積層膜上に別の導電体膜あるいは
半導体膜を被着させる工程と、前記積層膜および別の導
電体膜あるいは半導体膜に異方性のドライエッチングを
施し前記溝の側壁にシリンダ構造の第１の電極膜を形成
すると共に前記薄膜層に沿い且つ前記第１の電極膜に並
行するシリンダ構造の第２の電極膜を形成する工程と、
前記第１の電極膜と第２の電極膜とで前記下部電極を形
成する工程と、を含むことを特徴とする半導体装置の製
造方法。 - 【請求項２】 下部電極、容量絶縁膜および上部電極で
構成されるキャパシタの形成方法において、半導体基板
上に絶縁膜層を形成し前記絶縁膜層に溝を形成する工程
と、導電体膜と薄膜層あるいは半導体膜と薄膜層で構成
される積層膜を前記溝の内面および絶縁膜層の上面に複
数層繰り返して被着させる工程と、最上層の積層膜上に
別の導電体膜あるいは半導体膜を被着させる工程と、前
記複数層の積層膜および別の導電体膜あるいは半導体膜
に異方性のドライエッチングを施し前記溝の側壁および
前記薄膜層に沿って互いに並行する複数のシリンダ構造
の電極膜を形成する工程と、前記複数のシリンダ構造の
電極膜で前記下部電極を形成する工程と、を含むことを
特徴とする半導体装置の製造方法。 - 【請求項３】 下部電極、容量絶縁膜および上部電極で
構成されるキャパシタの形成方法において、半導体基板
上に絶縁膜層を形成し前記絶縁膜層に溝を形成する工程
と、前記溝の内面および絶縁膜層の上面にエッチングス
トッパ層を形成する工程と、導電体膜と薄膜層あるいは
半導体膜と薄膜層で構成される積層膜を前記エッチング
ストッパ層上に被着させる工程と、前記積層膜上に別の
導電体膜あるいは半導体膜を被着させる工程と、前記積
層膜および別の導電体膜あるいは半導体膜に異方性のド
ライエッチングを施し前記溝の側壁および前記薄膜層に
沿って互いに並行する複数のシリンダ構造の電極膜を形
成する工程と、前記複数のシリンダ構造の電極膜および
前記エッチングストッパ層とで前記下部電極を形成する
工程と、を含むことを特徴とする半導体装置の製造方
法。 - 【請求項４】 前記導電体膜あるいは半導体膜はシリコ
ン膜であり、前記薄膜層は窒化チタン層であることを特
徴とする請求項１、請求項２または請求項３に記載の半
導体装置の製造方法。 - 【請求項５】 前記導電体膜あるいは半導体膜はシリコ
ン膜であり、前記薄膜層は絶縁層であることを特徴とす
る請求項１、請求項２または請求項３記載の半導体装置
の製造方法。 - 【請求項６】 前記絶縁層はシリコン窒化膜であること
を特徴とする請求項５記載の半導体装置の製造方法。 - 【請求項７】 前記導電体膜あるいは半導体膜はシリコ
ン膜であり、前記薄膜層は前記シリコン膜表面に酸素が
吸着して形成された絶縁層であることを特徴とする請求
項１、請求項２または請求項３記載の半導体装置の製造
方法。 - 【請求項８】 前記シリコン膜は無定形シリコン膜であ
ることを特徴とする請求項７記載の半導体装置の製造方
法。 - 【請求項９】 前記導電体膜あるいは半導体膜はシリコ
ン膜であり、前記薄膜層は前記シリコン膜表面に酸素が
吸着して形成された絶縁層であり、前記エッチングスト
ッパ層はタングステンシリサイドで構成されることを特
徴とする請求項３記載の半導体装置の製造方法。 - 【請求項１０】 前記異方性のドライエッチングは、Ｃ
ｌ2 とＨＢｒの混合ガスがプラズマ励起されて行われる
ことを特徴とする請求項１から請求項９のうち１つの請
求項に記載の半導体装置の製造方法。
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|---|---|---|---|
| JP21421199A JP3425575B2 (ja) | 1999-07-28 | 1999-07-28 | 半導体装置の製造方法 |
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| JP21421199A JP3425575B2 (ja) | 1999-07-28 | 1999-07-28 | 半導体装置の製造方法 |
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- 1999-07-28 JP JP21421199A patent/JP3425575B2/ja not_active Expired - Fee Related
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2000
- 2000-07-26 US US09/626,458 patent/US6319790B1/en not_active Expired - Fee Related
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