JP2001024106A - 電子回路用基板 - Google Patents
電子回路用基板Info
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
Landscapes
- Compositions Of Oxide Ceramics (AREA)
- Hard Magnetic Materials (AREA)
- Soft Magnetic Materials (AREA)
Abstract
(57)【要約】
【課題】 シールド材やフィルタを付加的に設けるこ
となく、高周波ノイズを抑制できる半導体素子の実装に
用いられる電子回路用基板を提供する。 【解決手段】 電子回路用基板１１を実質的に偏平状
の軟磁性粉末１１ｂを含有する焼結セラミックスで成形
した。
となく、高周波ノイズを抑制できる半導体素子の実装に
用いられる電子回路用基板を提供する。 【解決手段】 電子回路用基板１１を実質的に偏平状
の軟磁性粉末１１ｂを含有する焼結セラミックスで成形
した。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の実装に
用いられる電子回路用基板に関する。さらに詳しくは、
高周波ノイズを抑制でき半導体素子の実装に用いられる
電子回路用基板に関する。
用いられる電子回路用基板に関する。さらに詳しくは、
高周波ノイズを抑制でき半導体素子の実装に用いられる
電子回路用基板に関する。
【０００２】
【従来の技術】従来より、基板表面に伝送ラインとして
プリント配線を形成するとともに、その基板上にＩＣや
ＬＳＩなどのデバイス、つまり半導体素子を実装してな
るＲＡＭ、ＲＯＭ、ＭＰＵ、ＣＰＵなどの各種半導体装
置が使用されている。なお、かかる半導体装置に用いら
れる基板、つまり半導体素子の実装に用いられる電子回
路用基板として、従来、アルミナセラミックス、テフロ
ン（登録商標）、ガラスエポキシ、ガラスコンポジット
などから成形されたものが一般的に使用されている。
プリント配線を形成するとともに、その基板上にＩＣや
ＬＳＩなどのデバイス、つまり半導体素子を実装してな
るＲＡＭ、ＲＯＭ、ＭＰＵ、ＣＰＵなどの各種半導体装
置が使用されている。なお、かかる半導体装置に用いら
れる基板、つまり半導体素子の実装に用いられる電子回
路用基板として、従来、アルミナセラミックス、テフロ
ン（登録商標）、ガラスエポキシ、ガラスコンポジット
などから成形されたものが一般的に使用されている。
【０００３】そして、かかる半導体装置においては、そ
れを構成する伝送ラインやデバイスから誘導性ノイズ、
いわゆる高周波ノイズが発生し、これにより半導体装置
を組込んだ機器に誤動作や障害を生じることが知られて
いる。このことは、半導体装置の小型化および薄肉化の
ため、基板上に形成される伝送ラインや、この基板上に
実装されるデバイスが高密度化してきていること、ある
いは演算速度や信号処理速度の高速化が求められている
ため、電圧や電流が急激に変化することにより助長され
ている。
れを構成する伝送ラインやデバイスから誘導性ノイズ、
いわゆる高周波ノイズが発生し、これにより半導体装置
を組込んだ機器に誤動作や障害を生じることが知られて
いる。このことは、半導体装置の小型化および薄肉化の
ため、基板上に形成される伝送ラインや、この基板上に
実装されるデバイスが高密度化してきていること、ある
いは演算速度や信号処理速度の高速化が求められている
ため、電圧や電流が急激に変化することにより助長され
ている。
【０００４】かかる基板表面に形成された伝送ライン
や、この基板上に実装されたデバイスから発生する、い
わゆる高周波ノイズにより引き起こされる悪影響を抑制
するため、特開平５−９５０５５号公報や特開平１０−
２２９２８９号公報には、半導体装置をシールド材で覆
うことや、伝送ラインの途中または下流にフィルタを設
けることなどが提案されている。
や、この基板上に実装されたデバイスから発生する、い
わゆる高周波ノイズにより引き起こされる悪影響を抑制
するため、特開平５−９５０５５号公報や特開平１０−
２２９２８９号公報には、半導体装置をシールド材で覆
うことや、伝送ラインの途中または下流にフィルタを設
けることなどが提案されている。
【０００５】しかしながら、前記提案に係るものにおい
ては、シールド材やフィルタを付加的に設ける必要があ
るため、近年求められている半導体装置の小型化および
薄肉化の要請に充分応えることができないという問題が
ある。
ては、シールド材やフィルタを付加的に設ける必要があ
るため、近年求められている半導体装置の小型化および
薄肉化の要請に充分応えることができないという問題が
ある。
【０００６】
【発明が解決しようとする課題】本発明はかかる従来技
術の課題に鑑みなされたものであって、半導体装置にシ
ールド材やフィルタを付加的に設けることなく、高周波
ノイズを抑制できる半導体素子の実装に用いられる電子
回路用基板を提供することを目的としている。
術の課題に鑑みなされたものであって、半導体装置にシ
ールド材やフィルタを付加的に設けることなく、高周波
ノイズを抑制できる半導体素子の実装に用いられる電子
回路用基板を提供することを目的としている。
【０００７】
【課題を解決するための手段】本発明の電子回路用基板
は、半導体素子の実装に用いられる電子回路用基板であ
って、前記電子回路用基板が、実質的に偏平状の軟磁性
粉末を含有する焼結セラミックスからなることを特徴と
する。
は、半導体素子の実装に用いられる電子回路用基板であ
って、前記電子回路用基板が、実質的に偏平状の軟磁性
粉末を含有する焼結セラミックスからなることを特徴と
する。
【０００８】本発明の電子回路用基板においては、軟磁
性粉末が、いずれも重量％で、０．５％≦Ｃｒ≦２０
％、０．００１％≦Ｓｉ＜３．０％、０．０１％≦Ａｌ
≦２０％、残部がＦｅおよび不可避不純物からなる合金
粉末であるのが好ましい。
性粉末が、いずれも重量％で、０．５％≦Ｃｒ≦２０
％、０．００１％≦Ｓｉ＜３．０％、０．０１％≦Ａｌ
≦２０％、残部がＦｅおよび不可避不純物からなる合金
粉末であるのが好ましい。
【０００９】また、本発明の電子回路用基板は、軟磁性
粉末を５０〜９５体積％含有する焼結セラミックスから
成形されてなるのが好ましい。
粉末を５０〜９５体積％含有する焼結セラミックスから
成形されてなるのが好ましい。
【００１０】
【発明の実施の形態】以下、添付図面を参照しながら本
発明を実施形態に基づいて説明するが、本発明はかかる
実施形態のみに限定されるものではない。
発明を実施形態に基づいて説明するが、本発明はかかる
実施形態のみに限定されるものではない。
【００１１】本発明の一実施形態に係る電子回路用基板
を図１に断面図で示す。この電子回路用基板１は、表面
に伝送ラインを形成したり、デバイスを実装したりする
ためのものであって、図１に示すように、軟磁性粉末１
ａを含有する焼結セラミックスを平板状部材としてなる
ものである。また、この含有されている軟磁性粉末１ａ
は偏平状とされている。ここで、偏平状とは、完全な偏
平を含む概念であり、好ましくはアスペクト比が１０以
上で平均粒径が１００μｍ以下、平均短径が６０μｍ以
下、平均厚さが３μｍ以下の偏平形状がよい。
を図１に断面図で示す。この電子回路用基板１は、表面
に伝送ラインを形成したり、デバイスを実装したりする
ためのものであって、図１に示すように、軟磁性粉末１
ａを含有する焼結セラミックスを平板状部材としてなる
ものである。また、この含有されている軟磁性粉末１ａ
は偏平状とされている。ここで、偏平状とは、完全な偏
平を含む概念であり、好ましくはアスペクト比が１０以
上で平均粒径が１００μｍ以下、平均短径が６０μｍ以
下、平均厚さが３μｍ以下の偏平形状がよい。
【００１２】電子回路用基板１は、その形状や構造は任
意であり、例えば正方形状や長方形状でもよく、また円
形状や楕円形状のものでもよく、さらにその表面に窪み
を設けたり、あるいは表面から裏面に貫通しているスル
ーホールを設けてもよく、さらにまた多層構造としても
よい。そして、この電子回路用基板１上に形成される伝
送ラインや実装されるデバイスは、例えば、マイクロス
トリップラインやコプレーナラインなどの分布定数回路
または集中定数回路として設計される。
意であり、例えば正方形状や長方形状でもよく、また円
形状や楕円形状のものでもよく、さらにその表面に窪み
を設けたり、あるいは表面から裏面に貫通しているスル
ーホールを設けてもよく、さらにまた多層構造としても
よい。そして、この電子回路用基板１上に形成される伝
送ラインや実装されるデバイスは、例えば、マイクロス
トリップラインやコプレーナラインなどの分布定数回路
または集中定数回路として設計される。
【００１３】焼結セラミックスは、例えば、酸化物系セ
ラミックス（Ａｌ2Ｏ3）、窒化物系セラミックス（Ｓｉ
3Ｎ4）、あるいは炭化物系セラミックス（ＳｉＣ）等か
ら選ばれるものとされる。
ラミックス（Ａｌ2Ｏ3）、窒化物系セラミックス（Ｓｉ
3Ｎ4）、あるいは炭化物系セラミックス（ＳｉＣ）等か
ら選ばれるものとされる。
【００１４】軟磁性粉末１ａ自体は公知のものとされ、
例えば各種のアモルファス合金粉末、パーマロイ合金粉
末、モリブデンパーマロイ合金粉末、センダスト合金粉
末などの軟磁性粉末（特開平３−２９５２０６号公報、
特開平１０−９７９１１号公報、特開平１０−２６１５
１６号公報参照）でもよいが、より好ましい組成は重量
％で、０．５％≦Ｃｒ≦２０％、０．００１％≦Ｓｉ＜
３．０％、０．０１％≦Ａｌ≦２０％、残部がＦｅおよ
び不可避不純物からなる合金粉末である。というのは、
その偏平化が容易でありかつ透磁率の高いものが得られ
るからである。そして、それらを偏平化したものが焼結
セラミックスに含有される。この含有させる軟磁性粉末
１ａの量は、後述するようなノイズ抑制の観点から、そ
の組成、成形した電子回路用基板１の形状や構造、電子
回路用基板１に形成する電子回路などにより変るが、通
常は５０〜９５体積％とされる。
例えば各種のアモルファス合金粉末、パーマロイ合金粉
末、モリブデンパーマロイ合金粉末、センダスト合金粉
末などの軟磁性粉末（特開平３−２９５２０６号公報、
特開平１０−９７９１１号公報、特開平１０−２６１５
１６号公報参照）でもよいが、より好ましい組成は重量
％で、０．５％≦Ｃｒ≦２０％、０．００１％≦Ｓｉ＜
３．０％、０．０１％≦Ａｌ≦２０％、残部がＦｅおよ
び不可避不純物からなる合金粉末である。というのは、
その偏平化が容易でありかつ透磁率の高いものが得られ
るからである。そして、それらを偏平化したものが焼結
セラミックスに含有される。この含有させる軟磁性粉末
１ａの量は、後述するようなノイズ抑制の観点から、そ
の組成、成形した電子回路用基板１の形状や構造、電子
回路用基板１に形成する電子回路などにより変るが、通
常は５０〜９５体積％とされる。
【００１５】かかる軟磁性粉末１ａを含有する焼結セラ
ミックスは、公知の製造方法により以下のようにして得
られる。例えば、平均粒子径１μｍに調整されたＡｌ2
Ｏ3粉末と、前記合金成分からなる偏平形状の軟磁性粉
末１ａとを、ノイズ抑制の観点から所望される体積比と
なるように秤量配合したものに、有機バインダを加え
て、有機溶剤とともにボールミルにて混合し、スラリー
とする。このようにして得られたスラリーをドクターブ
レード法にて、所定の厚みに成形して、シート状の焼結
前のいわゆるグリーンシートを得、ついでこのグリーン
シートを電子回路用基板１とするため所定の形状に打ち
抜く。このようにして所定の形状に成形された、所定の
配合成分からなるセラミック成形体を、焼成炉にて焼成
することにより、軟磁性粉末１ａを含有するアルミナ材
質のセラミック焼結体が得られる。
ミックスは、公知の製造方法により以下のようにして得
られる。例えば、平均粒子径１μｍに調整されたＡｌ2
Ｏ3粉末と、前記合金成分からなる偏平形状の軟磁性粉
末１ａとを、ノイズ抑制の観点から所望される体積比と
なるように秤量配合したものに、有機バインダを加え
て、有機溶剤とともにボールミルにて混合し、スラリー
とする。このようにして得られたスラリーをドクターブ
レード法にて、所定の厚みに成形して、シート状の焼結
前のいわゆるグリーンシートを得、ついでこのグリーン
シートを電子回路用基板１とするため所定の形状に打ち
抜く。このようにして所定の形状に成形された、所定の
配合成分からなるセラミック成形体を、焼成炉にて焼成
することにより、軟磁性粉末１ａを含有するアルミナ材
質のセラミック焼結体が得られる。
【００１６】また、ここで有機バインダには、例えばＰ
ＶＢ（ポリビニルブチラール）にＤＯＰ（ヂオクチルフ
タレート）等の可塑剤を添加したものが用いられ、有機
溶剤には、トルエンおよびエタノールからなる混合溶剤
等の前記有機バインダに適した有機溶剤が用いられる。
セラミック成形体の焼成は、選ばれたセラミックスの種
類により適宜選択された条件でなされるものであり、例
えば、アルミナセラミックスの場合、窒素と水素からな
る還元雰囲気中にて、１３００℃〜１５００℃の温度に
て２時間保持して行われる。
ＶＢ（ポリビニルブチラール）にＤＯＰ（ヂオクチルフ
タレート）等の可塑剤を添加したものが用いられ、有機
溶剤には、トルエンおよびエタノールからなる混合溶剤
等の前記有機バインダに適した有機溶剤が用いられる。
セラミック成形体の焼成は、選ばれたセラミックスの種
類により適宜選択された条件でなされるものであり、例
えば、アルミナセラミックスの場合、窒素と水素からな
る還元雰囲気中にて、１３００℃〜１５００℃の温度に
て２時間保持して行われる。
【００１７】また、このようにして得られた焼結セラミ
ックスの緻密化のために、ＨＩＰ（熱間静水圧プレス）
処理を追加してもよい。さらにグリーンシートを得る方
法として、押し出し成形法あるいはロール成形法を採用
してもよく、所定形状のセラミック成形体を射出成形法
で得てもよい。
ックスの緻密化のために、ＨＩＰ（熱間静水圧プレス）
処理を追加してもよい。さらにグリーンシートを得る方
法として、押し出し成形法あるいはロール成形法を採用
してもよく、所定形状のセラミック成形体を射出成形法
で得てもよい。
【００１８】しかして、かかる焼結セラミックスを用い
て構成された電子回路用基板１においては、その内部に
発生する電磁気的損失効果によりノイズが抑制される。
すなわち、偏平状の軟磁性粉末１ａを焼結セラミックス
に含有させると、高い誘電率あいは高い透磁率が得られ
る。この誘電率および透磁率には実数項と虚数項が含ま
れ、これらのうちで虚数項は電磁気的損失を与える。そ
のため、この電磁気的損失を利用することにより、電子
回路用基板１自体でノイズを抑制できるようになる。し
たがって、半導体装置にシールド材やフィルタを付加的
に設ける必要がなく、それだけ半導体装置の小型化およ
び薄肉化を図ることができる。
て構成された電子回路用基板１においては、その内部に
発生する電磁気的損失効果によりノイズが抑制される。
すなわち、偏平状の軟磁性粉末１ａを焼結セラミックス
に含有させると、高い誘電率あいは高い透磁率が得られ
る。この誘電率および透磁率には実数項と虚数項が含ま
れ、これらのうちで虚数項は電磁気的損失を与える。そ
のため、この電磁気的損失を利用することにより、電子
回路用基板１自体でノイズを抑制できるようになる。し
たがって、半導体装置にシールド材やフィルタを付加的
に設ける必要がなく、それだけ半導体装置の小型化およ
び薄肉化を図ることができる。
【００１９】電子回路用基板１が有する誘電率および透
磁率の各虚数項（損失項）は、当該電子回路基板１の形
状や構造にもよるが、それを構成する焼結セラミックス
に含まれる偏平状の軟磁性粉末１ａの組成や含有量など
により変わる。そのため、電子回路用基板１が支持する
回路構成に応じて、電子回路用基板１を構成する焼結セ
ラミックスに含まれる偏平状の軟磁性粉末１ａの組成お
よび含有量を適宜調整することにより、個々の回路構成
にマッチさせてノイズを除去できる。例えば、電子回路
用基板１の損失周波数帯域を、電子回路用基板１に形成
されている電子回路の伝送信号周波数帯域よりも若干高
く設定することにより、高周波ノイズがその電子回路上
を伝送されるのを抑制でき、またその電子回路から高周
波ノイズが輻射されるのを抑制できる。
磁率の各虚数項（損失項）は、当該電子回路基板１の形
状や構造にもよるが、それを構成する焼結セラミックス
に含まれる偏平状の軟磁性粉末１ａの組成や含有量など
により変わる。そのため、電子回路用基板１が支持する
回路構成に応じて、電子回路用基板１を構成する焼結セ
ラミックスに含まれる偏平状の軟磁性粉末１ａの組成お
よび含有量を適宜調整することにより、個々の回路構成
にマッチさせてノイズを除去できる。例えば、電子回路
用基板１の損失周波数帯域を、電子回路用基板１に形成
されている電子回路の伝送信号周波数帯域よりも若干高
く設定することにより、高周波ノイズがその電子回路上
を伝送されるのを抑制でき、またその電子回路から高周
波ノイズが輻射されるのを抑制できる。
【００２０】このように、この実施形態によれば、電子
回路用基板１自体でノイズを抑制できる。したがって、
半導体装置にシールド材やフィルタを付加的に設ける必
要がなくなり、それだけ半導体装置の小型化および薄肉
化を図ることができる。
回路用基板１自体でノイズを抑制できる。したがって、
半導体装置にシールド材やフィルタを付加的に設ける必
要がなくなり、それだけ半導体装置の小型化および薄肉
化を図ることができる。
【００２１】
【実施例】以下、より具体的な実施例に基づいて本発明
を具体的に説明する。なお、以下において使用する表面
および裏面は電子回路用基板の２面を区別するために、
便宜的に付した名称である。
を具体的に説明する。なお、以下において使用する表面
および裏面は電子回路用基板の２面を区別するために、
便宜的に付した名称である。
【００２２】実施例１ 図２は、実施例１に係る電子回路用基板１１を略示する
長手方向に沿う縦断面図である。この図２に示す電子回
路用基板１１は、表面に分布定数回路であるマイクロス
トリップラインとして設計されたものであって、電子回
路用基板１１の表面中央に凹部１１ａが設けられてその
凹部１１ａにデバイス３１が実装されるとともに、表面
にこのデバイス３１と接続される伝送ライン２１が形成
されてなるものである。また、電子回路用基板１１の裏
面にはグランド４１が設けられている。なお、図中、符
号１１ｂは軟磁性粉末を示し、符号３４はデバイスと伝
送ラインを接続する接続線を示す。
長手方向に沿う縦断面図である。この図２に示す電子回
路用基板１１は、表面に分布定数回路であるマイクロス
トリップラインとして設計されたものであって、電子回
路用基板１１の表面中央に凹部１１ａが設けられてその
凹部１１ａにデバイス３１が実装されるとともに、表面
にこのデバイス３１と接続される伝送ライン２１が形成
されてなるものである。また、電子回路用基板１１の裏
面にはグランド４１が設けられている。なお、図中、符
号１１ｂは軟磁性粉末を示し、符号３４はデバイスと伝
送ラインを接続する接続線を示す。
【００２３】電子回路用基板１１は、偏平状の軟磁性粉
末１１ｂを５５体積％含有させたアルミナ（Ａｌ2Ｏ3）
材質の焼結セラミックスからなり、またこの軟磁性粉末
１１ｂは、いずれも重量％で、３．２％のＣｒ、０．１
％のＳｉ、０．０１％のＡｌ、残部がＦｅおよび不可避
不純物からなる成分とする、平均粒径２０μｍ、平均短
径５μｍ、平均厚さ１μｍ、アスペクト比２０の偏平形
状の合金粉末である。
末１１ｂを５５体積％含有させたアルミナ（Ａｌ2Ｏ3）
材質の焼結セラミックスからなり、またこの軟磁性粉末
１１ｂは、いずれも重量％で、３．２％のＣｒ、０．１
％のＳｉ、０．０１％のＡｌ、残部がＦｅおよび不可避
不純物からなる成分とする、平均粒径２０μｍ、平均短
径５μｍ、平均厚さ１μｍ、アスペクト比２０の偏平形
状の合金粉末である。
【００２４】しかして、かかる構成の電子回路用基板
（実施例１）とアルミナセラミック製の従来の電子回路
用基板（比較例）について、ネットワークアナライザに
より反射と挿入損失を測定し、その結果を図３に示し
た。ここで反射とは、電子回路用基板に電力が入射され
る前にネットワークアナライザ側へ戻ってしまう現象を
いい、そしてこのレベルが大きい程、電力が電子回路用
基板に伝達されないことを意味する。したがって、反射
レベルは全周波数帯域に亘り小さいほうがよい。また、
挿入損失とは、電子回路用基板に電力が入射された後で
その電子回路用基板内にて電力が損失する程度を表し、
そしてこの挿入損失が大きい程、高周波ノイズも抑制さ
れることを意味する。したがって、このことから例えば
１ＧＨｚ以上の周波数帯域における高周波ノイズを抑制
するためには、かかる周波数帯域において挿入損失が大
きいほうがよいことが理解される。
（実施例１）とアルミナセラミック製の従来の電子回路
用基板（比較例）について、ネットワークアナライザに
より反射と挿入損失を測定し、その結果を図３に示し
た。ここで反射とは、電子回路用基板に電力が入射され
る前にネットワークアナライザ側へ戻ってしまう現象を
いい、そしてこのレベルが大きい程、電力が電子回路用
基板に伝達されないことを意味する。したがって、反射
レベルは全周波数帯域に亘り小さいほうがよい。また、
挿入損失とは、電子回路用基板に電力が入射された後で
その電子回路用基板内にて電力が損失する程度を表し、
そしてこの挿入損失が大きい程、高周波ノイズも抑制さ
れることを意味する。したがって、このことから例えば
１ＧＨｚ以上の周波数帯域における高周波ノイズを抑制
するためには、かかる周波数帯域において挿入損失が大
きいほうがよいことが理解される。
【００２５】なお、図３においては、横軸に周波数（Ｇ
Ｈｚ）を目盛り、縦軸に反射或いは挿入損失のレベル
（ｄＢ）を目盛っている。また、図３中、実線５は実施
例１の反射を示し、破線５ａは比較例の反射を示し、実
線６は実施例１の挿入損失を示し、破線６ａは比較例の
挿入損失を示している。
Ｈｚ）を目盛り、縦軸に反射或いは挿入損失のレベル
（ｄＢ）を目盛っている。また、図３中、実線５は実施
例１の反射を示し、破線５ａは比較例の反射を示し、実
線６は実施例１の挿入損失を示し、破線６ａは比較例の
挿入損失を示している。
【００２６】図３から明らかなように、実施例１では比
較例に比べてほぼ全周波数帯域において反射レベルが小
さいため、それだけ電子回路用基板１１に電力が伝達さ
れるのがわかる。また、比較例では全周波数帯域におい
て挿入損失が殆どないため、１ＧＨｚ以上の高周波ノイ
ズも抑制されていないといえるが、これに対して実施例
１では１ＧＨｚ以上の周波数帯域において挿入損失が大
きいため、１ＧＨｚ以上の高周波ノイズが抑制されてい
るといえる。
較例に比べてほぼ全周波数帯域において反射レベルが小
さいため、それだけ電子回路用基板１１に電力が伝達さ
れるのがわかる。また、比較例では全周波数帯域におい
て挿入損失が殆どないため、１ＧＨｚ以上の高周波ノイ
ズも抑制されていないといえるが、これに対して実施例
１では１ＧＨｚ以上の周波数帯域において挿入損失が大
きいため、１ＧＨｚ以上の高周波ノイズが抑制されてい
るといえる。
【００２７】実施例２ 図４は本発明の実施例２に係る電子回路用基板を略示す
る短手方向に沿う縦断面図である。この図４に示す電子
回路用基板１２は、表裏両面に分布定数回路であるコプ
レーナラインとして設計されたものであって、電子回路
用基板１２の表裏両面中央に凹部１２ａが設けられてそ
の凹部１２ａにデバイス３２が実装されるとともに、表
裏両面に各デバイス３２と接続される伝送ライン２２が
形成されてなるものである。なお、図中、符号１２ｂは
軟磁性粉末を示し、符号３６はデバイスと伝送ラインを
接続する接続線を示す。
る短手方向に沿う縦断面図である。この図４に示す電子
回路用基板１２は、表裏両面に分布定数回路であるコプ
レーナラインとして設計されたものであって、電子回路
用基板１２の表裏両面中央に凹部１２ａが設けられてそ
の凹部１２ａにデバイス３２が実装されるとともに、表
裏両面に各デバイス３２と接続される伝送ライン２２が
形成されてなるものである。なお、図中、符号１２ｂは
軟磁性粉末を示し、符号３６はデバイスと伝送ラインを
接続する接続線を示す。
【００２８】電子回路用基板１２は、偏平状の軟磁性粉
末１２ａを５５体積％含有させたアルミナ（Ａｌ2Ｏ3）
材質の焼結セラミックスからなり、また軟磁性粉末１２
ａは、いずれも重量％で、７％のＣｒ、１％のＳｉ、
０．１％のＡｌ、残部がＦｅおよび不可避不純物からな
る成分とする、平均粒径１０μｍ、平均短径１μｍ、平
均厚さ１μｍ、アスペクト比２０の偏平形状の合金粉末
である。
末１２ａを５５体積％含有させたアルミナ（Ａｌ2Ｏ3）
材質の焼結セラミックスからなり、また軟磁性粉末１２
ａは、いずれも重量％で、７％のＣｒ、１％のＳｉ、
０．１％のＡｌ、残部がＦｅおよび不可避不純物からな
る成分とする、平均粒径１０μｍ、平均短径１μｍ、平
均厚さ１μｍ、アスペクト比２０の偏平形状の合金粉末
である。
【００２９】なお、図示は省略するが、この実施例２も
実施例１と同様のノイズ抑制効果が得られた。
実施例１と同様のノイズ抑制効果が得られた。
【００３０】したがって、本発明の実施例１および実施
例２の電子回路用基板１１、１２は、特に高周波デバイ
スまたはＣＰＵ用基板として使用するのに好適である。
例２の電子回路用基板１１、１２は、特に高周波デバイ
スまたはＣＰＵ用基板として使用するのに好適である。
【００３１】以上、本発明を実施形態および実施例に基
づいて説明してきたが、本発明はかかる実施形態および
実施例に限定されるものではない。例えば、実施例１お
よび実施例２においては、表面あるいは裏面に実装され
るデバイスは１個とされているが、実装されるデバイス
は２個あるいはそれ以上とされてもよい。
づいて説明してきたが、本発明はかかる実施形態および
実施例に限定されるものではない。例えば、実施例１お
よび実施例２においては、表面あるいは裏面に実装され
るデバイスは１個とされているが、実装されるデバイス
は２個あるいはそれ以上とされてもよい。
【００３２】
【発明の効果】以上詳述したように、本発明によれば、
電子回路用基板自体で高周波ノイズを抑制できるという
優れた効果が得られる。したがって、従来のようにシー
ルド材やフィルタを付加的に設ける必要がないため、近
年求められている半導体装置の小型化および薄肉化に充
分応えることができるという効果も奏する。
電子回路用基板自体で高周波ノイズを抑制できるという
優れた効果が得られる。したがって、従来のようにシー
ルド材やフィルタを付加的に設ける必要がないため、近
年求められている半導体装置の小型化および薄肉化に充
分応えることができるという効果も奏する。
【図１】本発明の一実施形態に係る電子回路用基板の長
手方向縦断面図である。
手方向縦断面図である。
【図２】本発明の実施例１に係る電子回路用基板の長手
方向縦断面図である。
方向縦断面図である。
【図３】本発明の実施例１の電子回路用基板と比較例の
電子回路用基板について、反射と挿入損失を測定した結
果を例示するグラフである。
電子回路用基板について、反射と挿入損失を測定した結
果を例示するグラフである。
【図４】本発明の実施例２に係る電子回路用基板の短手
方向縦断面図である。
方向縦断面図である。
１、１１、１２ 電子回路用基板 １ａ、１１ｂ、１２ｂ 軟磁性粉末 １１ａ、１２ａ 窪み ２１、２２ 伝送ライン ３１、３２ デバイス ３４、３６ 接続線 ４１ グランド
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 23/08 Ｈ０１Ｆ 1/00 Ｃ Ｈ０５Ｋ 1/03 ６１０ 1/14 Ｚ
Claims (3)
- 【請求項１】 半導体素子の実装に用いられる電子回路
用基板であって、前記電子回路用基板が、偏平状の軟磁
性粉末を含有する焼結セラミックスからなることを特徴
とする電子回路用基板。 - 【請求項２】 軟磁性粉末が、いずれも重量％で、０．
５％≦Ｃｒ≦２０％、０．００１％≦Ｓｉ＜３．０％、
０．０１％≦Ａｌ≦２０％、残部がＦｅおよび不可避不
純物からなる合金粉末であることを特徴とする請求項１
記載の電子回路用基板。 - 【請求項３】 電子回路用基板が、軟磁性粉末を５０〜
９５体積％含有する焼結セラミックスから成形されてな
ることを特徴とする請求項１または２記載の電子回路用
基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11193186A JP2001024106A (ja) | 1999-07-07 | 1999-07-07 | 電子回路用基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11193186A JP2001024106A (ja) | 1999-07-07 | 1999-07-07 | 電子回路用基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001024106A true JP2001024106A (ja) | 2001-01-26 |
Family
ID=16303745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11193186A Withdrawn JP2001024106A (ja) | 1999-07-07 | 1999-07-07 | 電子回路用基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001024106A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11575095B2 (en) | 2018-03-19 | 2023-02-07 | Ricoh Company, Ltd. | Photoelectric conversion device, process cartridge, and image forming apparatus |
-
1999
- 1999-07-07 JP JP11193186A patent/JP2001024106A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11575095B2 (en) | 2018-03-19 | 2023-02-07 | Ricoh Company, Ltd. | Photoelectric conversion device, process cartridge, and image forming apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20061003 |