JP2001008444A - 共振回路素子からなる変換器 - Google Patents

共振回路素子からなる変換器

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JP2001008444A JP2000166400A JP2000166400A JP2001008444A JP 2001008444 A JP2001008444 A JP 2001008444A JP 2000166400 A JP2000166400 A JP 2000166400A JP 2000166400 A JP2000166400 A JP 2000166400A JP 2001008444 A JP2001008444 A JP 2001008444A
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Georg Sauerlaender
ザオアーレンダー ゲオルク
Hubert Caspar Raets
カスパー ラエツ ヒューベルト
Thomas Duerbaum
デュルバオム トーマス
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Abstract

(57)【要約】 【課題】 ＺＶＳが変換器の動作のより広い動作範囲で
確立され、コストを削減しうる変換器を提供する。 【解決手段】 スイッチング素子のオンフェイズが相互
に交替する直流をチョッピングするためのスイッチング
素子と、チョップされた直流電圧を処理し、出力電圧電
源を供給する共振回路素子を有する回路配置とからな
り、２つの連続したオンフェイズ間に存在し、その間に
スイッチング素子がオフされるデッドタイムフェイズの
長さの自動適合によりなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はスイッチング素子の
オンフェイズが相互に交替する直流をチョッピングする
ためのスイッチング素子と、チョップされた直流電圧を
処理し、出力電圧電源を供給する共振回路素子を有する
回路配置とからなる変換器に関する。
【０００２】
【従来の技術】この種の変換器はスイッチモード電源の
出力に接続された負荷のＤＣ電源に対して用いられるス
イッチモード電源を一般的に示す。そのようなスイッチ
モード電源では入力でのＡＣ電圧は変換器入力でＤＣ電
圧を得るために整流される。しかしながら、本発明はま
たその入力がＤＣ電源から直接直流を受ける変換器にも
関する。ＤＣ入力電圧はスイッチング素子を構成するブ
リッジ回路によりチョップされる。チョップされたＤＣ
電圧は概略正弦波の交番電流が回路配置に流れるように
誘導性及び容量性リアクタンスである共振回路素子から
なる回路配置に印加される。少なくとも一つの誘導性及
び少なくとも一つの容量性共振回路要素が存在しなくて
はならない。負荷は回路配置の出力、即ち変換器の出力
に接続される。スイッチング周波数を適合することによ
り、負荷の変動及び入力電圧変動への適合がなされる。
共振回路要素を有する変換器、即ち共振変換器はスイッ
チング素子の高いスイッチング周波数で動作することを
許容し、故に、可能な電力出力に関して、比較的小さな
体積で軽量な装置を実現する。共振変換器が用いられる
ときに、特にゼロ電圧スイッチング（ＺＶＳ）が少ない
回路部品数で可能となる。この関係において、ＺＶＳは
好ましくはゼロボルト付近の最少スイッチング素子電圧
でスイッチング素子をオンする（それらを導通させる）
ことを称する。ＺＶＳでは、共振回路要素を有する回路
配置はスイッチング素子の側方から考えられた誘導性入
力インピーダンスを有する。ＺＶＳの場合には、ＭＯＳ
ＦＥＴトランジスタは通常スイッチング素子として用い
られる。
【０００３】ＺＶＳを許容するために、デッドタイムフ
ェイズが全ての変換器スイッチング素子がオフされる
（即ち非導通にされる）ように設けられなければならな
い。知られているように、デッドタイムフェイズの長さ
が異なる使用分野に適合される（例えば、１９９５年１
０月のデータシートのＡｌｌｅｇｒｏ−Ｓａｎｋｅｎの
フィルムのＳＴＲ−Ｚ４０００シリーズ又はデータシー
ト１９９６年のモトローラのコントローラＩＣ ＭＣ３
４０６７：両方のＩＣはスイッチング素子制御に対して
用いられる）。Ａｌｌｅｇｒｏ−Ｓａｎｋｅｎのフィル
ムのＩＣではこれは例えば外部レジスタによりなされ、
モトローラのＩＣではこれは抵抗−容量結合の固定によ
りなされる。与えられた変換器のＺＶＳは動作の制限さ
れた範囲に対してのみ保証されているにすぎないことは
むろんである。これらの動作の範囲外では、例えば、処
理される大きな入力電圧差又は大きな負荷の差の場合に
は変換器の本質的な変更が特にその製造コストが望まし
くないほど高くなるために必要となる。デッドタイムフ
ェイズ及び得られたディセーブルされたＺＶＳの誤差を
有する適合の場合にはスイッチング損失は増加し、極端
な場合にはスイッチング素子を破壊に導く。
【０００４】
【発明が解決しようとする課題】本発明の目的はＺＶＳ
が変換器の動作のより広い動作範囲で確立され、可能な
安価な変換器変更をなすように上記変換器の型の変換器
を改善することにある。
【０００５】
【課題を解決するための手段】この目的は２つの連続し
たオンフェイズ間に存在し、その間にスイッチング素子
がオフされるデッドタイムフェイズの長さの自動適合に
より達成される。
【０００６】本発明による変換器は動作の広範囲でＺＶ
Ｓを許容する。スイッチング素子をオンしたときに発生
するスイッチング損失は最小化される。更にまたそれ
は、少数の部品を用いる一方で種々の応用分野に適合し
うる。更にまた、本発明は供給される出力パワーが変化
する場合、及び他のスイッチング素子の型（例えば他の
寄生容量を有する他のＭＯＳＦＥＴトランジスタの型）
に変更する場合、及び他の変換器部品を用い、又は用い
られる変換器部品の公差範囲の変更の場合に変換器の簡
単な適合を許容する。要求されるデッドタイム適合はス
イッチング素子を制御するために用いられる制御回路の
適切な実現の容易な適合、即ち特に適切にプログラムさ
れたＩＣにより達成される。変換器出力は固定された値
に制御された直流電圧を特に供給する。しかしながら、
一定の直流電流を供給する変換器を用いることは又可能
である。基本的に、変換器は又、交流電圧又は交流電流
を供給しうる；この場合には変換器の出力の整流器配置
は必要とされない。
【０００７】デッドタイムフェイズの長さの自動適合を
実現するために、２つの変形例が可能である。第一の変
形例では、第一の測定装置はスイッチング素子の一つに
わたる電圧の減少を測定するために設けられ、第一の比
較装置がスイッチング素子がその電圧がデッドタイムフ
ェイズ間に第一の閾値に到達するときにオンされるよう
に比較信号を発生するよう設けられる。第二の変形例で
は、第二の測定装置はスイッチング素子の一つにわたる
電圧の減少の時間に関する変動を測定するために設けら
れ、第二の比較装置はスイッチング素子電圧の時間に関
する変動がデッドタイムフェイズ中に第二の閾値以下に
なったときに比較信号を発生するよう設けられ、該比較
信号はスイッチング素子をオンする。
【０００８】第一の変形例は第二よりもより複雑な測定
装置を要求する。しかしながら、対照的に、第一の変形
例は台に乗れ胃よりもデッドタイムフェイズの長さのよ
り精密な適合を許容する。
【０００９】本発明による変換器の更なる実施例では、
タイマーはデッドタイムフェイズの最大長さをあらかじ
め決定するために設けられる。これは誤差を有する適合
の場合にデッドタイムフェイズの最大長さが大きすぎる
ことを防止する付加的な安全対策である。
【００１０】本発明は又本発明による変換器のスイッチ
ング素子の少なくとも一つを制御する特に集積回路であ
る制御回路に関し、この制御回路は２つの連続したオン
フェイズ間に存在し、その間にスイッチング素子がオフ
されるデッドタイムフェイズの長さの自動適合をなす制
御信号を供給するように設けられる。
【発明の実施の形態】本発明のこれらの及び他の特徴は
以下に実施例を参照して詳細に説明される。
【００１１】図１のブロック図はここではスイッチモー
ド電源である共振変換器を示し、これはＤＣ入力電圧Ｕ
１をブロック３により示される負荷に供給されるために
用いられるここでは直流電圧である出力電圧Ｕ２に変換
する回路ブロック１を有する。入力電圧Ｕ１はＡＣ主電
源から交流電圧を整流することによりスイッチモード電
源に対して従来技術で発生される。
【００１２】図２は図１に示された変換器の主要な素子
をより詳細に示す。ＤＣ入力電圧Ｕ１はそれをチョップ
する直列に配置されたスイッチング素子Ｓ１、Ｓ２のハ
ーフブリッジに現れる。スイッチング素子Ｓ１、Ｓ２は
この場合ＭＯＳＦＥＴトランジスタであり、これらはい
わゆるボディダイオードＤ１、Ｄ２からなり対応するス
イッチング素子Ｓ１又はＳ２に対して反平行に配列され
たダイオードとして示される。スイッチング素子Ｓ１、
Ｓ２はこの目的のためにスイッチング素子Ｓ１、Ｓ２で
電圧ＵＳ１，ＵＳ２を測定し評価する制御ユニット４に
より制御される。各スイッチング素子に対して、制御ユ
ニット４はそれ自体の制御回路を有し、第一の制御回路
１０はスイッチング素子Ｓ１を制御するために用いら
れ、第二の制御回路１０’はスイッチング素子Ｓ２を制
御するために用いられる。制御ユニット４は制御回路１
０、１０’とともに単一の集積回路（ＩＣ）として実現
される。制御回路１０、１０’はしかしながら、別のＩ
Ｃによっても実現可能である。制御ユニット４及び制御
回路１０、１０’により本発明によるデッドタイムフェ
イズの長さの自動適合は以下に説明するように確実にさ
れる。
【００１３】変換器１の動作中にチョップされた直流電
圧Ｕ３を伝えるキャパシタンスＣｐはスイッチング素子
Ｓ２に並列に配置される。キャパシタンスＣｐはこの実
施例のようにスイッチング素子Ｓ１、Ｓ２がＭＯＳＦＥ
Ｔトランジスタであるときに特にそれらの寄生容量と結
合される。しかしながら、キャパシタンスＣｐはまた更
に付加的なキャパシタからなる。チョップされた直流電
圧Ｕ３は共振回路要素からなり、ＤＣ出力電圧Ｕ２を発
生する回路配置５に印加される。本実施例の回路配置５
は共振回路素子として直列に配置されたキャパシタンス
Ｃｒ及びインダクタンスＬｒからなる。共振回路要素Ｃ
ｒ、Ｌｒを通って流れる電流Ｉを整流する整流器配置６
は該電流を通常出力に配置され、それからＤＣ出力電圧
Ｕ２が出力される平滑化キャパシタＣに供給し、キャパ
シタンスＣｒ及びインダクタンスＬｒの直列配置と変換
器出力の方向でキャパシタンスＣｐとの間に配置され
る。図２で、ＤＣ出力電圧Ｕ２は負荷Ｒに現れ、これは
この場合にオーミック抵抗として示される。基本的には
変換器１はまた直流電圧の代わりに交流電圧を供給する
ために又用いられうる。そのような場合には、整流器配
置及び平滑化キャパシタによる整流は必要されず、出力
電圧は図２に示された実施例の整流器配置６の交流電圧
と等しい。
【００１４】ＤＣ入力電圧Ｕ１はスイッチング素子Ｓ
１、Ｓ２を交互にオン（導通させる）及びオフ（非導通
にする）することによりチョップされた直流電圧Ｕ３に
変換される。スイッチＳ１がオンされるときに、スイッ
チＳ２はオフされる。スイッチＳ２がオンされるときに
スイッチＳ１はオフされる。スイッチＳ１のオンフェイ
ズの終わりとスイッチＳ２のオンフェイズの開始との間
に、２つのスイッチング素子Ｓ１、Ｓ２がオフされるデ
ッドタイムフェイズが存在する。スイッチング素子Ｓ２
のオンフェイズの終わりとスイッチング素子Ｓ１の次の
オンフェイズの開始との間にもまたそのようなデッドタ
イムフェイズが存在する。そのようなデッドタイムフェ
イズを設けることによりゼロボルトスイッチング（ＺＶ
Ｓ）は可能となる。スイッチング素子Ｓ１、Ｓ２のオン
及びオフフェイズの長さは制御ユニット４により調整さ
れ、これは図７を参照して更に説明する。スイッチング
周波数に適合することにより一定の出力電圧が又負荷変
動及び入力電圧の変動の場合にも確実にされる。
【００１５】図３はデッドタイムフェイズの長さが正確
に調整された曲線を示す。３つの図の上のものはスイッ
チング素子Ｓ１の制御電圧ＵＧ１の値とスイッチング素
子Ｓ２の制御電圧ＵＧ２の値との差｜ＵＧ１｜−｜Ｕ
Ｇ２｜を示す。スイッチング素子Ｓ１、Ｓ２を制御する
制御信号として用いられる制御電圧はＭＯＳＦＥＴトラ
ンジスタの対応するゲート電圧を表す。制御電圧の量の
間の差がゼロであるときに、Ｔｔｏｔで示されるデッド
タイムフェイズとなる。スイッチング素子Ｓ１がこのス
イッチング素子の制御入力に適切な制御電圧ＵＧ１を印
加することによりオンされたときに、Ｔｏｎ（Ｓ１）に
より示される期間となる。これらの期間で、制御電圧Ｕ
Ｇ２は、スイッチング素子Ｓ２がオフされる故にゼロで
ある。スイッチング素子Ｓ２がオンされ、スイッチング
素子Ｓ１がオフされる期間はＴｏｎ（Ｓ２）で示され
る。これらの期間中にスイッチング素子Ｓ２の制御入力
はゼロと異なる制御電圧ＵＧ２を受け、この制御電圧は
スイッチング素子Ｓ２をオンする。これらの期間内で制
御電圧ＵＧ１はゼロである。図３に示される中央の図は
共振回路素子Ｃｒ、Ｌｒを通して流れる電流の時間に関
する変動を示す。最終的に、図３の下の図は寄生容量Ｃ
ｐでの電圧Ｕ３の時間変動を示す。３つの図にプロット
された時間ｔについての３つの図の時間軸全ては同一ス
ケールである。
【００１６】スイッチング素子Ｓ１、Ｓ２のオン、オフ
状態の間の変化は以下に単一のスイッチングサイクル間
の変化を参照して例により以下に説明する。時点ｔ０で
は、制御信号ＵＧ２はスイッチング素子Ｓ２をオフする
ためにゼロに設定される。これはスイッチング素子Ｓ１
を実現するために用いられるＭＯＳＦＥＴトランジスタ
のゲート電極で放電するように導かれる。この放電の終
わりまで、スイッチング素子Ｓ２はむろん直導通してお
り、それによりこの時点で負である電流Ｉはなおスイッ
チング素子Ｓ２をと追って流れる。時点ｔ１から、スイ
ッチング素子Ｓ２は最終的にオフされ、それによりもは
や如何なる電流もそれを通って流れない。インダクタン
スＬｒに蓄積されたエネルギーに基づいて流れる電流Ｉ
はここで時点ｔ１からキャパシタンスＣｐに充電され、
故に電圧Ｕ３を上昇させる。時点ｔ２では、電圧Ｕ３は
ＤＣ入力電圧Ｕ１の値に最終的に到達し、それによりダ
イオードＤ１は導通し始める。この時点から、スイッチ
ング素子Ｓ１は実質的に０ボルトのスイッチング素子電
圧ＵＧ１以下でオンする（ダイオード順電圧でのＺＶ
Ｓ）ことを確実にする。時点ｔ２後短時間に、時点ｔ４
で、スイッチング素子Ｓ１は対応する制御電圧ＵＧ２を
印加することによりオンされる。スイッチング素子Ｓ１
がオンし、スイッチング素子Ｓ２がオフする期間Ｔｏｎ
（Ｓ１）は故に初期化される。
【００１７】時点ｔ５で、この期間Ｔｏｎ（Ｓ１）が制
御電圧ＵＧ１をゼロに設定することにより終了される。
これは次にスイッチング素子Ｓ１を実現するために用い
られるＭＯＳＦＥＴトランジスタのゲート電極での放電
を導く。時点ｔ６で、この放電はスイッチング素子Ｓ１
がブロッキングを開始する、即ちオフ状態に変化するよ
うな程度で終了し、それによりこの時点で正である電流
ＩがキャパシタンスＣｐの放電を導き、それにより電圧
Ｕ３の低下を導く。時点ｔ７では電圧Ｕ３はゼロの値に
到達し、それによりダイオードＤ２はこの時点から導通
し始め、スイッチング素子Ｓ２は実質的に０ボルトのス
イッチング電圧ＵＳ２以下でオンされ（ダイオードの順
電圧で）、これは対応する制御電圧ＵＧ２が時点ｔ９で
印加された後で短時間なされる。この時点から、期間Ｔ
ｏｎ（Ｓ２）が開始し、ここでスイッチング素子Ｓ２が
オンし、スイッチング素子Ｓ１がオフする。
【００１８】時点ｔ０とｔ４との間、時点ｔ５とｔ９と
の間の両方で、デッドタイムフェイズと称されるものが
存在し、その間両方の制御電圧ＵＧ１及び制御電圧Ｕ
Ｇ２の両方がゼロで、故にオフ制御信号として有効な制
御電圧として現れる。デッドタイムフェイズＴｔｏｔは
ＺＶＳが可能であるような方法で調整される。Ｉ（ｔ）
ダイアグラムで、斜線部分はキャパシタンスＣｐを再充
電するために利用可能なエネルギーの程度を示すもの
（measure）である（又図４から６）。図３に示されて
いる場合では、利用可能なエネルギーは十分な程度示さ
れている。
【００１９】図４はより長いデッドタイムフェイズの場
合に対する曲線を示す。ここで、電圧Ｕ３の望ましくな
い低下は電流Ｉの符号の逆転故に、時点ｔ２とｔ４との
間の時点ｔ３で開始し、この電圧Ｕ３はＤＣ入力電圧Ｕ
１の値に時点ｔ２で増加する。結果としてダイオードＤ
１はスイッチング素子Ｓ１が時点ｔ４でオンされたとき
に導通状態になく、それによりスイッチング素子Ｓ１が
電圧なしに又は非常に小さな電圧であるが増加されたス
イッチング素子電圧ＵＳ１でオンされない。同じことが
キャパシタンスＣｐの望ましくない再充電が存在すると
きに時点ｔ８にも適用される（即ち電圧Ｕ３の増加）。
スイッチング素子Ｓ２は故に、時点ｔ９で電圧なしでも
（より正確には、ダイオードＤ２の小さな順電圧で）オ
ンされない。図４に示される場合には、デッドタイムフ
ェイズＴｔｏｔは非常に大きく調整されるが、スイッチ
ング損失がより大きな熱発生に導き、スイッチング素子
Ｓ１、Ｓ２の破壊の可能性を発生させる。
【００２０】図５はインダクタンスＬｒに貯蔵されたエ
ネルギー（これに対する程度を示すＩ（ｔ）ダイアグラ
ムの斜線領域）が時点ｔ４でＤＣ入力電圧Ｕ１の値に上
昇され、又は時点ｔ９でゼロの値に低下される程度に時
点ｔ１とｔ４とｔ７とｔ９との間のキャパシタンスＣｐ
を再充電するために十分大きくない場合を示す。この場
合には、スイッチング素子Ｓ１、Ｓ２が上昇されたスイ
ッチング素子電圧ＵＳ １、ＵＳ２でオンされることは回
避可能ではない。スイッチング素子Ｓ１は次に好ましく
は電圧Ｕ３の時間に関する変動（差分指数（difference
quotient））が閾値（好ましくはゼロの値）に到達し
たときにデッドタイムフェイズＴｔｏｔの終わりでオン
される。これは又、スイッチング素子Ｓ２がオンされた
時点（時点ｔ９）で又適用される。スイッチング素子Ｓ
２が減少する電圧Ｕ３の変動（差分指数）が閾値（好ま
しくはゼロの閾値）に到達した時も前のデッドタイムフ
ェイズＴｔｏｔの終わりでオンされる。このようにし
て、スイッチング損失はまたこの好ましい場合に最小化
される。
【００２１】最後に、図６はデッドタイムフェイズＴ
ｔｏｔの長さが非常に短く調整される場合を示す。この
場合にはキャパシタンスＣｐの要求される再充電はデッ
ドタイムフェイズの終わりで完全に終了せず、即ち、ス
イッチング素子Ｓ１がオンされたとき（時点ｔ４）に、
電圧Ｕ３がＤＣ入力電圧Ｕ１の値にまだ上昇せず、スイ
ッチング素子Ｓ２がオンされたとき（時点ｔ９）に電圧
Ｕ３はまだダイオードＤ２が導通する程度に減少してい
ない。図６に示されるこの場合にはスイッチング素子Ｓ
１、Ｓ２がスイッチング素子電圧ＵＳ１、ＵＳ２でそれ
ぞれオンされ、この電圧が十分長いデッドタイムフェイ
ズの場合より小さい。故に、回避可能なスイッチング損
失は図６に示される場合に発生される。
【００２２】図７はスイッチング素子Ｓ１を制御するた
めに用いられる制御回路１０の基本構造を示すブロック
図である。機能ブロック１１はスイッチング素子Ｓ１の
オンフェイズＴｏｎ（Ｓ１）を迅速に進めるデッドタイ
ムフェイズＴｔｏｔの間に比較装置１２に測定された電
圧ＵＳ１又はこの電圧に等価な信号を印加する測定及び
評価装置からなる。この比較装置はそれに印加された信
号と第一の閾値Ｕｔｈ １を比較する。第一の閾値に到達
するときに論理“１”に対応する一組の信号はＯＲゲー
ト１３に印加される。
【００２３】制御回路１０は更に機能ブロック１４に結
合された回路素子からなり、これはデッドタイムフェイ
ズＴｔｏｔがオンフェイズＴｏｎ（Ｓ１）を迅速に進め
る間に現れるスイッチング素子電圧ＵＳ１の差分指数を
決定し、差分指数ｄＵＳ１／ｄｔを第二の閾値Ｕｔｈ２
と比較する第二の比較装置１５に印加する。第二の閾値
Ｕｔｈ２に到達したときに、論理“１”に対応する一組
の信号がＯＲゲート１３に印加される。
【００２４】制御回路１０は又デッドタイムフェイズＴ
ｔｏｔの開始がオンフェイズＴｏｎ（Ｓ１）を迅速に進
める時点毎に開始し、この供給されたタイミング信号を
所定の最大許容可能なデッドタイムフェイズの長さＴ
ｔｏｔ，ｍａｘと比較するタイマー１６を更に含む。こ
の最大デッドタイムフェイズの長さに到達するときに、
比較装置１７は論理“１”に対応する一組の信号をＯＲ
ゲート１３に印加する。
【００２５】ＯＲゲート１３の出力が論理“１”を供給
するとき、それはオンフェイズＴｏ ｎ（Ｓ１）を開始
し、又は対応する先行するデッドタイムフェイズＴ
ｔｏｔを終わらせる。論理“１”がＯＲゲート１３の出
力に現れるときに、タイマー１６がリセットされ、機能
ブロック１８に結合された回路手段が所定のオンフェイ
ズＴ ｏｎ（Ｓ１）間にスイッチング素子Ｓ１の制御入力
にオン信号として動作する制御電圧ＵＧ１を印加する。
更にまた機能ブロック１８はオンフェイズＴｏｎ（Ｓ
２）の終了の後に機能ブロック１１、１４及びタイマー
１６を作動させる回路手段を含む。機能ブロック１１、
１４の測定及び評価装置に対するイネーブル信号及びタ
イマー１６に対するトリガー信号として用いられる対応
する作動信号はこの時点で機能ブロック１１、１４、１
６に機能ブロック１８により印加される。これは機能ブ
ロック１８がオンフェイズＴｏｎ（Ｓ２）の終わりで信
号１９を受けるときになされ、この信号は第二の制御回
路１０’により発生され、これは制御回路１０と同じ構
成を有し、スイッチング素子Ｓ２を制御するために用い
られる。対応する方法で、機能ブロック１８及び制御回
路１０はまたオンフェイズＴ ｏｎ（Ｓ１）の終わりで対
応する第二の制御回路１０’で対応する信号２０を発生
する。
【図面の簡単な説明】
【図１】共振変換器からなる回路配置のブロック図であ
る。
【図２】本発明による共振変換器の回路構造を示す。
【図３】デッドタイムフェイズの正確に調整された長さ
に対する曲線を示す。
【図４】長すぎるデッドタイムフェイズに対する曲線を
示す。
【図５】共振回路素子に蓄えられたエネルギーが最適の
最少量に達しない場合に対する曲線を示す。
【図６】デッドタイムフェイズの短すぎる長さに対する
曲線を示す。
【図７】スイッチング素子を制御する制御回路配置のブ
ロック図である。
【符号の説明】 １ 回路ブロック ３ ブロック ４ 制御ユニット ５ 回路配置 １０、１０’ 制御回路 １１、１４、１８ 機能ブロック １２、１５、１７ 比較装置 １３ ＯＲゲート １６ タイマー １９、２０ 信号 Ｕ１ ＤＣ入力電圧 Ｕ２ 出力電圧 Ｓ１、Ｓ２ スイッチング素子 ＵＳ１，ＵＳ２ 電圧 Ｃｒ、Ｃｐ キャパシタンス Ｌｒ インダクタンス Ｕ２ ＤＣ出力電圧 Ｕ３ チョップされた直流電圧 Ｔｔｏｔ デッドタイムフェイズ ＵＧ１、ＵＧ２ 制御電圧 ＵＳ１、ＵＳ２ スイッチング素子電圧 Ｕｔｈ１、Ｕｔｈ２ 閾値
───────────────────────────────────────────────────── フロントページの続き (71)出願人 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈ ｅ Ｎｅｔｈｅｒｌａｎｄｓ (72)発明者 ヒューベルト カスパー ラエツ オランダ国，6373 アーイェー ラントフ ラーフ，エクスデル 32 (72)発明者 トーマス デュルバオム ドイツ連邦共和国，52070 アーヘン，ツ ォラーンシュトラーセ 33

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 スイッチング素子のオンフェイズが相互
    に交替する直流をチョッピングするためのスイッチング
    素子と、チョップされた直流電圧を処理し、出力電圧電
    源を供給する共振回路素子を有する回路配置とからなる
    変換器であって、２つの連続したオンフェイズ間に存在
    し、その間にスイッチング素子がオフされるデッドタイ
    ムフェイズの長さの自動適合により特徴付けられる変換
    器。
  2. 【請求項２】 第一の測定装置がスイッチング素子の一
    つにわたる電圧の減少を測定するために設けられ、第一
    の比較装置がスイッチング素子の電圧がデッドタイムフ
    ェイズ間に第一の閾値に到達するときにオンされるよう
    に比較信号を発生するよう設けられることを特徴とする
    請求項１記載の変換器。
  3. 【請求項３】 第二の測定装置はスイッチング素子の一
    つにわたる電圧の減少の時間に関する変動を測定するた
    めに設けられ、第二の比較装置はスイッチング素子電圧
    の時間に関する変動がデッドタイムフェイズ中に第二の
    閾値以下になったときに比較信号を発生し、該比較信号
    はスイッチング素子をオンするよう設けられることを特
    徴とする請求項１又は２記載の変換器。
  4. 【請求項４】 タイマーはデッドタイムフェイズの最大
    長さをあらかじめ決定するよう設けられることを特徴と
    する請求項２又は３記載の変換器。
  5. 【請求項５】 請求項１乃至４のうちのいずれか一項記
    載の変換器のスイッチング素子の少なくとも一つを制御
    する特に集積回路である制御回路。
JP2000166400A 1999-06-04 2000-06-02 共振回路素子からなる変換器 Pending JP2001008444A (ja)

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