JP2001007868A - バースト信号受信装置 - Google Patents
バースト信号受信装置Info
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- JP2001007868A JP2001007868A JP11179337A JP17933799A JP2001007868A JP 2001007868 A JP2001007868 A JP 2001007868A JP 11179337 A JP11179337 A JP 11179337A JP 17933799 A JP17933799 A JP 17933799A JP 2001007868 A JP2001007868 A JP 2001007868A
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Abstract
(57)【要約】 （修正有）
【課題】バーストデータ再生方式において、受信データ
の０／１判定のためのＡＴＣしきい値電圧の立ち上げの
ため、並びに、クロックによる識別再生のための装置内
クロックの最適位相への引き込みのために、バーストの
先頭にトレーニングビットが付加されており、このトレ
ーニングビットは主情報として扱えないために、限られ
た伝送帯域の間か中で実際に伝送できる有効データの容
量が圧迫されるという課題を解決し、伝送効率の向上を
可能にする。 【解決手段】デジタルバースト信号ａを受信するたび
に、該当子局毎にそのＡＴＣのしきい値電圧ｃと、クロ
ックによる識別再生に必要なクロック位相情報ｐ１とを
記憶回路に保存し、次に該当子局からのデジタルバース
ト信号ａの受信がある直前に、記憶回路８に保存されて
いた該当子局のしきい電圧と、クロック位相情報を読出
し、それぞれをＡＴＣ回路のしきい値電圧ｃとして、ま
た、クロック生成回路３のクロック位相としてプリセッ
トする。
の０／１判定のためのＡＴＣしきい値電圧の立ち上げの
ため、並びに、クロックによる識別再生のための装置内
クロックの最適位相への引き込みのために、バーストの
先頭にトレーニングビットが付加されており、このトレ
ーニングビットは主情報として扱えないために、限られ
た伝送帯域の間か中で実際に伝送できる有効データの容
量が圧迫されるという課題を解決し、伝送効率の向上を
可能にする。 【解決手段】デジタルバースト信号ａを受信するたび
に、該当子局毎にそのＡＴＣのしきい値電圧ｃと、クロ
ックによる識別再生に必要なクロック位相情報ｐ１とを
記憶回路に保存し、次に該当子局からのデジタルバース
ト信号ａの受信がある直前に、記憶回路８に保存されて
いた該当子局のしきい電圧と、クロック位相情報を読出
し、それぞれをＡＴＣ回路のしきい値電圧ｃとして、ま
た、クロック生成回路３のクロック位相としてプリセッ
トする。
Description
【０００１】
【発明の属する技術分野】本発明は、バースト信号受信
装置、特に光通信システムにおける光バースト信号を受
信する受信装置に関する。
装置、特に光通信システムにおける光バースト信号を受
信する受信装置に関する。
【０００２】
【従来の技術】電気通信システムに対する種々の利点が
ある為に光通信システムの普及が急速である。１つの親
局と複数の子局との間でスターカプラを介して双方向伝
送を行う場合がある。この場合に、複数の子局から１つ
の親局に対して伝送される上り信号は、一定の周期で且
つ所定の時間間隔でシリアルに時分割伝送されるバース
ト状の信号である。その親局に入力される複数の子局か
らのバースト信号の受信レベルは、スターカプラから各
子局に至るまでの伝送路長差による損失差分だけ異な
る。
ある為に光通信システムの普及が急速である。１つの親
局と複数の子局との間でスターカプラを介して双方向伝
送を行う場合がある。この場合に、複数の子局から１つ
の親局に対して伝送される上り信号は、一定の周期で且
つ所定の時間間隔でシリアルに時分割伝送されるバース
ト状の信号である。その親局に入力される複数の子局か
らのバースト信号の受信レベルは、スターカプラから各
子局に至るまでの伝送路長差による損失差分だけ異な
る。
【０００３】従って、親局に入力されるバースト信号の
受信レベルは、極端な場合には最短長の伝送路を経由し
た最大レベルのバースト信号の次に、最大長の伝送路を
経由した最小レベルのバースト信号が到達する場合もあ
り得る。このように比較的高レベルのバースト信号が連
続して入力した後に比較的低レベルのバースト信号が入
力される場合には、しきい値電圧の設定をそのとき入力
されたバースト信号の受信レベルのみに基づいて決定す
ると、高レベルのバースト信号が連続して入力されてい
る間はしきい値電圧は比較的高レベルに設定されている
為に、その後に突然低レベルのバースト信号が入力され
ると、しきい値電圧は、その急激なレベル変化に追随で
きず、それまで設定されていたしきい値電圧が低レベル
のバースト信号を識別判定できなくなる。その為に、そ
れまで設定されていたしきい値電圧を強制的に下げて、
この低レベルのバースト信号が識別判定できる程度に設
定しなければならない。
受信レベルは、極端な場合には最短長の伝送路を経由し
た最大レベルのバースト信号の次に、最大長の伝送路を
経由した最小レベルのバースト信号が到達する場合もあ
り得る。このように比較的高レベルのバースト信号が連
続して入力した後に比較的低レベルのバースト信号が入
力される場合には、しきい値電圧の設定をそのとき入力
されたバースト信号の受信レベルのみに基づいて決定す
ると、高レベルのバースト信号が連続して入力されてい
る間はしきい値電圧は比較的高レベルに設定されている
為に、その後に突然低レベルのバースト信号が入力され
ると、しきい値電圧は、その急激なレベル変化に追随で
きず、それまで設定されていたしきい値電圧が低レベル
のバースト信号を識別判定できなくなる。その為に、そ
れまで設定されていたしきい値電圧を強制的に下げて、
この低レベルのバースト信号が識別判定できる程度に設
定しなければならない。
【０００４】斯る問題を解決するために、特開平８−２
６５３７６号公報に開示する図４に示す技術が提案され
ている。この従来技術では、Ｏ／Ｅ（光／電気）変換回
路１、識別回路２、クロック生成回路３、同期検出回路
４、カウンタ５、ＡＮＤ回路６及びＡＴＣ回路７より構
成される。Ｏ／Ｅ変換回路１は、入力端子Ａに入力され
る光バースト信号ａを光／電気変換する。識別回路２
は、Ｏ／Ｅ変換回路１から出力されるバースト信号ｂを
ＡＴＣ回路７からのしきい値電圧ｃにより０／１レベル
を識別判定する。クロック生成回路３は、識別回路２か
らのバースト信号ｄに同期したクロックｅを生成し、同
期検出回路４及びカウンタ５に入力する。同期検出回路
４は、バースト信号ｄの同期を検出して同期情報ｇ及び
ハンティング情報ｆを出力する。
６５３７６号公報に開示する図４に示す技術が提案され
ている。この従来技術では、Ｏ／Ｅ（光／電気）変換回
路１、識別回路２、クロック生成回路３、同期検出回路
４、カウンタ５、ＡＮＤ回路６及びＡＴＣ回路７より構
成される。Ｏ／Ｅ変換回路１は、入力端子Ａに入力され
る光バースト信号ａを光／電気変換する。識別回路２
は、Ｏ／Ｅ変換回路１から出力されるバースト信号ｂを
ＡＴＣ回路７からのしきい値電圧ｃにより０／１レベル
を識別判定する。クロック生成回路３は、識別回路２か
らのバースト信号ｄに同期したクロックｅを生成し、同
期検出回路４及びカウンタ５に入力する。同期検出回路
４は、バースト信号ｄの同期を検出して同期情報ｇ及び
ハンティング情報ｆを出力する。
【０００５】カウンタ５は、同期検出回路４からの同期
情報ｇとクロック生成回路３からのクロックｅとを入力
とし、同期情報ｇによりカウント値を初期化してクロッ
クｅのカウントを開始し、リセット信号Ｒ１及び出力信
号ｋを出力する。ＡＮＤ回路６は、ハンティング情報ｆ
とリセット信号Ｒ１を入力とし、ハンティング情報ｆが
無意信号のときリセット信号Ｒ１をマスクしてＡＴＣ回
路７に出力する。またＡＴＣ回路７はバースト信号ｂ、
ＡＮＤ回路６のリセット信号Ｒ２及びハンティング情報
ｆを入力とし、バースト信号ｂの受信レベルからしきい
値電圧ｃを設定しハンティング情報ｆによりその保持時
間を制御し且つリセット信号Ｒ２によりしきい値電圧ｃ
をリセットする。
情報ｇとクロック生成回路３からのクロックｅとを入力
とし、同期情報ｇによりカウント値を初期化してクロッ
クｅのカウントを開始し、リセット信号Ｒ１及び出力信
号ｋを出力する。ＡＮＤ回路６は、ハンティング情報ｆ
とリセット信号Ｒ１を入力とし、ハンティング情報ｆが
無意信号のときリセット信号Ｒ１をマスクしてＡＴＣ回
路７に出力する。またＡＴＣ回路７はバースト信号ｂ、
ＡＮＤ回路６のリセット信号Ｒ２及びハンティング情報
ｆを入力とし、バースト信号ｂの受信レベルからしきい
値電圧ｃを設定しハンティング情報ｆによりその保持時
間を制御し且つリセット信号Ｒ２によりしきい値電圧ｃ
をリセットする。
【０００６】尚、識別回路２、同期検出回路４及びカウ
ンタ５の出力はそれぞれ出力端子Ｂ、Ｃ及びＤから出力
されるよう構成している。
ンタ５の出力はそれぞれ出力端子Ｂ、Ｃ及びＤから出力
されるよう構成している。
【０００７】また、関連する技術は、特開平８−２７４
８１９号公報の「連続信号によって送信されるビットの
復元用回路」に開示されている。即ち、この公報には、
非同期ビット送信信号の振幅及び位相の変動を連続的に
補償する回路を開示している。
８１９号公報の「連続信号によって送信されるビットの
復元用回路」に開示されている。即ち、この公報には、
非同期ビット送信信号の振幅及び位相の変動を連続的に
補償する回路を開示している。
【０００８】
【発明が解決しようとする課題】上述した従来技術で
は、バースト信号ｂを受信する直前にリセット信号Ｒ２
によってしきい値電圧ｃをリセットし、バースト信号の
受信レベルによらずバースト信号を識別判定可能にして
いる。しかし、しきい値電圧がリセットされた後、バー
スト信号ｂを受信してしきい値電圧が正規の値まで到達
する為に、バースト信号の先頭に、しきい値電圧立上げ
用の０／１パタン（以下トレーニングビットという）を
必要としている。また、この従来技術のクロック生成回
路において受信されるバースト信号毎に受信ビット列の
位相に併せてクロックが生成されるので、生成されるク
ロックが受信ビット列の位相と同期を引き込む為のトレ
ーニングビットが必要である。
は、バースト信号ｂを受信する直前にリセット信号Ｒ２
によってしきい値電圧ｃをリセットし、バースト信号の
受信レベルによらずバースト信号を識別判定可能にして
いる。しかし、しきい値電圧がリセットされた後、バー
スト信号ｂを受信してしきい値電圧が正規の値まで到達
する為に、バースト信号の先頭に、しきい値電圧立上げ
用の０／１パタン（以下トレーニングビットという）を
必要としている。また、この従来技術のクロック生成回
路において受信されるバースト信号毎に受信ビット列の
位相に併せてクロックが生成されるので、生成されるク
ロックが受信ビット列の位相と同期を引き込む為のトレ
ーニングビットが必要である。
【０００９】図５に、図４の従来のバースト信号受信装
置の動作タイミングチャートを示す。図５中、（ａ）は
バースト信号ｂ、（ｂ）はしきい値電圧ｃ、（ｃ）はリ
セット信号Ｒ２、（ｄ）はバースト信号ｄ、（ｅ）はク
ロックｅ及び（ｆ）はクロックによる識別選択後のデー
タを示す。
置の動作タイミングチャートを示す。図５中、（ａ）は
バースト信号ｂ、（ｂ）はしきい値電圧ｃ、（ｃ）はリ
セット信号Ｒ２、（ｄ）はバースト信号ｄ、（ｅ）はク
ロックｅ及び（ｆ）はクロックによる識別選択後のデー
タを示す。
【００１０】しきい値電圧ｃがリセットされた後、バー
スト信号ｂを受信し、ＡＴＣ回路７によってしきい値電
圧ｃを立ち上げながら識別回路２で０／１識別判定され
る。そしてクロック生成回路３に０／１識別後のバース
ト信号ｄにクロック位相が引込まれて、クロックによる
識別再生の過程を示す。デジタルバースト信号ｂが入力
され、先頭に付加されているトレーニングビットによっ
て、しきい値電圧ｃが最低値から０／１判定可能な電圧
まで立上がる様子を示す（図５（ｂ）参照）。ここで、
デジタルバースト信号ｂの振幅差は、上述の如く、子局
までの距離差による受信レベルが異なる為である。
スト信号ｂを受信し、ＡＴＣ回路７によってしきい値電
圧ｃを立ち上げながら識別回路２で０／１識別判定され
る。そしてクロック生成回路３に０／１識別後のバース
ト信号ｄにクロック位相が引込まれて、クロックによる
識別再生の過程を示す。デジタルバースト信号ｂが入力
され、先頭に付加されているトレーニングビットによっ
て、しきい値電圧ｃが最低値から０／１判定可能な電圧
まで立上がる様子を示す（図５（ｂ）参照）。ここで、
デジタルバースト信号ｂの振幅差は、上述の如く、子局
までの距離差による受信レベルが異なる為である。
【００１１】従って、しきい値電圧ｃは、受信されるデ
ジタルバースト信号ｂの受信レベルに応じて立上がる最
終電圧値が異なる。このしきい値電圧ｃにより、識別回
路２が０／１判定を行った結果がデジタルバースト信号
ｄとして出力され、しきい値電圧ｃが最低値から適正値
まで立上がる時間の間は０／１判定結果が不定となる
（図５（ｄ）参照）。また、クロック生成回路３からの
装置内クロックｅ（図５（ｅ）参照）についても、トレ
ーニングビット区間中は最適位相に引込むまでの途中で
あるので、トレーニングビット区間中の装置内クロック
によるクロック識別再生後のデータが不定となる。
ジタルバースト信号ｂの受信レベルに応じて立上がる最
終電圧値が異なる。このしきい値電圧ｃにより、識別回
路２が０／１判定を行った結果がデジタルバースト信号
ｄとして出力され、しきい値電圧ｃが最低値から適正値
まで立上がる時間の間は０／１判定結果が不定となる
（図５（ｄ）参照）。また、クロック生成回路３からの
装置内クロックｅ（図５（ｅ）参照）についても、トレ
ーニングビット区間中は最適位相に引込むまでの途中で
あるので、トレーニングビット区間中の装置内クロック
によるクロック識別再生後のデータが不定となる。
【００１２】即ち、しきい値電圧ｃが最適値に立上がる
までの時間とクロック生成回路３によって最適なクロッ
クｅが生成されるまでの間は、トレーニングビットが必
要であり、この間はクロック識別再生後のバースト信号
で観測すると０／１不定となり、有効データとして利用
できないことを意味する。このトレーニングビットは、
バースト信号毎に必要であるので、限られた伝送帯域内
で実際に伝送できる有効データ容量が減少することとな
った。
までの時間とクロック生成回路３によって最適なクロッ
クｅが生成されるまでの間は、トレーニングビットが必
要であり、この間はクロック識別再生後のバースト信号
で観測すると０／１不定となり、有効データとして利用
できないことを意味する。このトレーニングビットは、
バースト信号毎に必要であるので、限られた伝送帯域内
で実際に伝送できる有効データ容量が減少することとな
った。
【００１３】本発明の目的は、伝送効率が向上可能であ
るバースト信号受信装置を提供することである。
るバースト信号受信装置を提供することである。
【００１４】
【課題を解決するための手段】前述の課題を解決するた
め、本発明によるバースト信号受信装置は、次のような
特徴的な構成を採用している。
め、本発明によるバースト信号受信装置は、次のような
特徴的な構成を採用している。
【００１５】（１）受信レベルの異なる複数のバースト
信号を受信し、しきい値を出力するＡＴＣ回路からのし
きい値電圧と比較して前記バースト信号の０／１レベル
判定を行う識別回路を有するバースト信号受信装置にお
いて、前記複数のバースト信号の受信レベルに基づき適
正しきい値電圧を格納する記憶回路を設け、次に対応す
るバースト信号を受信する際に前記記憶回路に格納され
たしきい値電圧を読出して前記ＡＴＣ回路のしきい値電
圧としてプリセットするバースト信号受信装置。
信号を受信し、しきい値を出力するＡＴＣ回路からのし
きい値電圧と比較して前記バースト信号の０／１レベル
判定を行う識別回路を有するバースト信号受信装置にお
いて、前記複数のバースト信号の受信レベルに基づき適
正しきい値電圧を格納する記憶回路を設け、次に対応す
るバースト信号を受信する際に前記記憶回路に格納され
たしきい値電圧を読出して前記ＡＴＣ回路のしきい値電
圧としてプリセットするバースト信号受信装置。
【００１６】（２）クロック位相が異なる複数のバース
ト信号を受信し、クロック識別再生を前記バースト信号
の受信データに基づいて行うクロック生成回路を有する
バースト信号受信装置において、現在のクロック位相を
格納する記憶回路を設け、次に同じバースト信号を受信
したとき前記記憶回路のクロック位相を読出して前記ク
ロック生成回路のクロック位相をプリセットするバース
ト信号受信装置。
ト信号を受信し、クロック識別再生を前記バースト信号
の受信データに基づいて行うクロック生成回路を有する
バースト信号受信装置において、現在のクロック位相を
格納する記憶回路を設け、次に同じバースト信号を受信
したとき前記記憶回路のクロック位相を読出して前記ク
ロック生成回路のクロック位相をプリセットするバース
ト信号受信装置。
【００１７】（３）前記バースト信号は複数の子局から
親局に伝送されるデジタルバースト信号である上記
（１）又は（２）のバースト信号受信装置。
親局に伝送されるデジタルバースト信号である上記
（１）又は（２）のバースト信号受信装置。
【００１８】（４）前記バースト信号は光デジタルバー
スト信号であり、Ｏ／Ｅ変換回路により電気信号に変換
される上記（１）又は（２）のバースト信号受信装置。
スト信号であり、Ｏ／Ｅ変換回路により電気信号に変換
される上記（１）又は（２）のバースト信号受信装置。
【００１９】（５）前記ＡＴＣ回路からのしきい値電圧
は、Ａ／Ｄ変換回路によりデジタル変換されて前記記憶
回路に格納される上記（１）のバースト信号受信装置。
は、Ａ／Ｄ変換回路によりデジタル変換されて前記記憶
回路に格納される上記（１）のバースト信号受信装置。
【００２０】（６）異なる受信レベルの複数のデジタル
バースト信号を受信してしきい値電圧と比較して０／１
判定する識別回路、該識別回路に前記しきい値電圧を供
給するＡＴＣ回路、前記識別回路の出力バースト信号か
ら内部クロックを生成するクロック生成回路を有するバ
ースト信号受信装置において、前記ＡＴＣ回路からの前
記しきい値電圧及び前記クロック生成回路のクロック位
相を格納する記憶回路を設け、該記憶回路に格納された
前記しきい値電圧及びクロック位相を必要時に読出し
て、前記ＡＴＣ回路及び前記クロック生成回路の出力を
プリセットするバースト信号受信装置。
バースト信号を受信してしきい値電圧と比較して０／１
判定する識別回路、該識別回路に前記しきい値電圧を供
給するＡＴＣ回路、前記識別回路の出力バースト信号か
ら内部クロックを生成するクロック生成回路を有するバ
ースト信号受信装置において、前記ＡＴＣ回路からの前
記しきい値電圧及び前記クロック生成回路のクロック位
相を格納する記憶回路を設け、該記憶回路に格納された
前記しきい値電圧及びクロック位相を必要時に読出し
て、前記ＡＴＣ回路及び前記クロック生成回路の出力を
プリセットするバースト信号受信装置。
【００２１】（７）前記識別回路の前段にＯ／Ｅ変換回
路を設け、複数の子局からの光デジタルバースト信号を
受信する上記（６）のバースト信号受信装置。
路を設け、複数の子局からの光デジタルバースト信号を
受信する上記（６）のバースト信号受信装置。
【００２２】
【発明の実施の形態】以下、本発明によるバースト信号
受信装置の好適実施形態例を添付図１乃至図３を参照し
て詳細に説明する。
受信装置の好適実施形態例を添付図１乃至図３を参照し
て詳細に説明する。
【００２３】先ず、図１は、本発明によるバースト信号
受信装置の第１実施形態例のブロック図である。尚、図
中、上述した従来技術の構成要素と対応する構成要素に
は、便宜上同じ参照符号を使用している。図１のバース
ト信号受信装置は、入力端子Ａからの入力信号ａを受け
るＯ／Ｅ変換回路１、識別回路２、クロック生成回路
３、同期検出回路４、カウンタ５、ＡＮＤ回路６及びＡ
ＴＣ回路７を有する点で図４の従来装置と同様であり、
これら各回路１〜７も同様機能を有する。また、識別回
路２、同期検出回路４及びカウンタ５のバースト信号
ｄ、ハンティング情報ｆ及びカウンタ出力ｋは、それぞ
れ出力端子Ｂ、Ｃ及びＤから出力される点も同様であ
る。
受信装置の第１実施形態例のブロック図である。尚、図
中、上述した従来技術の構成要素と対応する構成要素に
は、便宜上同じ参照符号を使用している。図１のバース
ト信号受信装置は、入力端子Ａからの入力信号ａを受け
るＯ／Ｅ変換回路１、識別回路２、クロック生成回路
３、同期検出回路４、カウンタ５、ＡＮＤ回路６及びＡ
ＴＣ回路７を有する点で図４の従来装置と同様であり、
これら各回路１〜７も同様機能を有する。また、識別回
路２、同期検出回路４及びカウンタ５のバースト信号
ｄ、ハンティング情報ｆ及びカウンタ出力ｋは、それぞ
れ出力端子Ｂ、Ｃ及びＤから出力される点も同様であ
る。
【００２４】図１のバースト信号受信装置の特徴とする
ところは、記憶回路８の付加である。この記憶回路８
は、ＡＴＣ回路７からのクロックｃ、ＡＮＤ回路６から
のプリセットトリガ信号ｊ、カウンタ５からのトリガ信
号ｍ及びクロック生成回路３からのクロック位相情報ｐ
１を入力とし、ＡＴＣ回路７にしきい値電圧ｃ２及びク
ロック生成回路３にクロック位相情報ｐ２を出力する。
ところは、記憶回路８の付加である。この記憶回路８
は、ＡＴＣ回路７からのクロックｃ、ＡＮＤ回路６から
のプリセットトリガ信号ｊ、カウンタ５からのトリガ信
号ｍ及びクロック生成回路３からのクロック位相情報ｐ
１を入力とし、ＡＴＣ回路７にしきい値電圧ｃ２及びク
ロック生成回路３にクロック位相情報ｐ２を出力する。
【００２５】入力端子Ａに入力されるデジタルバースト
信号ａは、Ｏ／Ｅ変換回路１に入力され、光／電気信号
変換されて、デジタルバースト信号ｂを出力する。この
デジタルバースト信号ｂは、識別回路２とＡＴＣ回路７
とに入力される。ＡＴＣ回路７は、通常入力されるデジ
タルバースト信号ｂに基づいてしきい値電圧ｃを設定し
て、識別回路２と記憶回路８とに入力する。また、ＡＴ
Ｃ回路７は、ＡＮＤ回路６からのプリセットトリガ信号
ｊによって記憶回路８に蓄えられているしきい値電圧に
プリセットして、しきい値電圧ｃを出力することができ
る。一方、ＡＴＣ回路７から記憶回路８に供給されるし
きい値電圧ｃは、カウンタ５からのトリガ信号ｍにより
記憶回路８に記憶される。
信号ａは、Ｏ／Ｅ変換回路１に入力され、光／電気信号
変換されて、デジタルバースト信号ｂを出力する。この
デジタルバースト信号ｂは、識別回路２とＡＴＣ回路７
とに入力される。ＡＴＣ回路７は、通常入力されるデジ
タルバースト信号ｂに基づいてしきい値電圧ｃを設定し
て、識別回路２と記憶回路８とに入力する。また、ＡＴ
Ｃ回路７は、ＡＮＤ回路６からのプリセットトリガ信号
ｊによって記憶回路８に蓄えられているしきい値電圧に
プリセットして、しきい値電圧ｃを出力することができ
る。一方、ＡＴＣ回路７から記憶回路８に供給されるし
きい値電圧ｃは、カウンタ５からのトリガ信号ｍにより
記憶回路８に記憶される。
【００２６】識別回路２は、ＡＴＣ回路７から供給され
るしきい値電圧ｃを基準にデジタルバースト信号ｂの０
／１判定を行い、デジタルバースト信号ｄを出力し、ク
ロック生成回路３及び同期検出回路４に入力される。ク
ロック生成回路３は、入力されたデジタルバースト信号
ｄに同期した装置内クロックｅを生成出力（同期検出回
路４及びカウンタ５へ）すると共に、現在のクロック位
相情報ｐ１を記憶回路８へ入力する。また、ＡＮＤ回路
６からのプリセットトリガ信号ｊによって記憶回路８か
ら供給されるクロック位相情報ｐ２の値にクロック位相
をプリセットすることができる。
るしきい値電圧ｃを基準にデジタルバースト信号ｂの０
／１判定を行い、デジタルバースト信号ｄを出力し、ク
ロック生成回路３及び同期検出回路４に入力される。ク
ロック生成回路３は、入力されたデジタルバースト信号
ｄに同期した装置内クロックｅを生成出力（同期検出回
路４及びカウンタ５へ）すると共に、現在のクロック位
相情報ｐ１を記憶回路８へ入力する。また、ＡＮＤ回路
６からのプリセットトリガ信号ｊによって記憶回路８か
ら供給されるクロック位相情報ｐ２の値にクロック位相
をプリセットすることができる。
【００２７】同期検出回路４は、入力されるデジタルバ
ースト信号ｄを装置内クロックｅによって識別再生し、
バーストの先頭である同期パタン（OH）の検出を行って
同期情報ｇをカウンタ５に出力すると共に、一度同期パ
タンが検出されると、同期が確立したことを示す有意信
号としてハンティング情報ｆを出力する。カウンタ５
は、装置内クロックｅによって動作し、同期情報ｇによ
りカウンタ値ｋの初期化を行って、カウントを開始し、
次のバースト信号を受信する所定時間前の所定のカウン
ト値対応時間に第１のプリセットトリガ信号ｈを出力す
る。また、現在受信中のバースト信号が終了する付近の
該当時間にトリガ信号ｍを出力する機能を有する。ま
た、ＡＮＤ回路６は、同期検出回路４からのハンティン
グ情報ｆとカウンタ５から入力される第１のプリセット
トリガ信号ｈとの論理積（ＡＮＤ）をとり、ハンティン
グ情報ｆが有意信号として入力されているときのみ第１
のプリセットトリガ信号ｈを第２のプリセットトリガ信
号ｊとしてＡＴＣ回路７、クロック生成回路３及び記憶
回路８に出力する。
ースト信号ｄを装置内クロックｅによって識別再生し、
バーストの先頭である同期パタン（OH）の検出を行って
同期情報ｇをカウンタ５に出力すると共に、一度同期パ
タンが検出されると、同期が確立したことを示す有意信
号としてハンティング情報ｆを出力する。カウンタ５
は、装置内クロックｅによって動作し、同期情報ｇによ
りカウンタ値ｋの初期化を行って、カウントを開始し、
次のバースト信号を受信する所定時間前の所定のカウン
ト値対応時間に第１のプリセットトリガ信号ｈを出力す
る。また、現在受信中のバースト信号が終了する付近の
該当時間にトリガ信号ｍを出力する機能を有する。ま
た、ＡＮＤ回路６は、同期検出回路４からのハンティン
グ情報ｆとカウンタ５から入力される第１のプリセット
トリガ信号ｈとの論理積（ＡＮＤ）をとり、ハンティン
グ情報ｆが有意信号として入力されているときのみ第１
のプリセットトリガ信号ｈを第２のプリセットトリガ信
号ｊとしてＡＴＣ回路７、クロック生成回路３及び記憶
回路８に出力する。
【００２８】次に、図１のバースト信号受信装置の動作
を、図２のタイミングチャートを参照して説明する。こ
の例では、３台の子局（＃１〜＃３）からのデジタルバ
ースト信号ｂが子局＃１、＃２、＃３、＃１の順に受信
している場合を示す。図２中（ａ）はデジタルバースト
信号ｂ、（ｂ）はしきい値電圧ｃ、（ｃ）はトリガ信号
ｍ、（ｄ）はプリセットトリガ信号ｊ、（ｅ）〜（ｇ）
は記憶回路８の子局＃１、＃２、＃３用記憶値、（ｈ）
はデジタルバースト信号ｄ、（ｉ）は装置内クロックｅ
及び（ｊ）はクロックによる識別再生後のデータを示
す。
を、図２のタイミングチャートを参照して説明する。こ
の例では、３台の子局（＃１〜＃３）からのデジタルバ
ースト信号ｂが子局＃１、＃２、＃３、＃１の順に受信
している場合を示す。図２中（ａ）はデジタルバースト
信号ｂ、（ｂ）はしきい値電圧ｃ、（ｃ）はトリガ信号
ｍ、（ｄ）はプリセットトリガ信号ｊ、（ｅ）〜（ｇ）
は記憶回路８の子局＃１、＃２、＃３用記憶値、（ｈ）
はデジタルバースト信号ｄ、（ｉ）は装置内クロックｅ
及び（ｊ）はクロックによる識別再生後のデータを示
す。
【００２９】図２（ａ）から明らかな如く、子局＃３が
最も近く、子局＃２が最も遠いので、デジタルバースト
信号振幅は＃３が最も大きく＃２が最も小さく、＃１は
中間である。最初に、子局＃１からデジタルバースト信
号ｂ（＃１）を受信する。しきい値電圧ｃ（図２（ｂ）
参照）は、このバースト信号ｂ（＃１）を受信する時点
では、受信データの平均電圧に十分安定的に収束してい
る。この時間付近にカウンタ５からのトリガ信号ｍによ
って、しきい値電圧ｃが＃１に該当する記憶回路８に保
存される。続いて子局＃２、＃３のデジタルバースト信
号ｂ（＃２）、ｂ（＃３）の受信時にも、それぞれのし
きい値電圧ｃがカウンタ５からのトリガ信号ｍ（図２
（ｃ）参照）によって＃２の記憶回路（図２（ｆ）参
照）及び＃３の記憶回路（図２（ｇ）参照）に保存され
る。
最も近く、子局＃２が最も遠いので、デジタルバースト
信号振幅は＃３が最も大きく＃２が最も小さく、＃１は
中間である。最初に、子局＃１からデジタルバースト信
号ｂ（＃１）を受信する。しきい値電圧ｃ（図２（ｂ）
参照）は、このバースト信号ｂ（＃１）を受信する時点
では、受信データの平均電圧に十分安定的に収束してい
る。この時間付近にカウンタ５からのトリガ信号ｍによ
って、しきい値電圧ｃが＃１に該当する記憶回路８に保
存される。続いて子局＃２、＃３のデジタルバースト信
号ｂ（＃２）、ｂ（＃３）の受信時にも、それぞれのし
きい値電圧ｃがカウンタ５からのトリガ信号ｍ（図２
（ｃ）参照）によって＃２の記憶回路（図２（ｆ）参
照）及び＃３の記憶回路（図２（ｇ）参照）に保存され
る。
【００３０】また、各々の受信中のデジタルバースト信
号のビットの最適位相に引込まれている装置内クロック
ｅの位相情報Ｐ１についても各々バースト毎に記憶回路
８に保存される。そして４番目のデジタルバースト信号
は、再び子局＃１からの受信である。この４番目のデジ
タルバースト信号を受信する直前にＡＮＤ回路６からの
トリガ信号ｊ（図２（ｄ）参照）によって、記憶回路８
の子局＃１に該当するしきい値電圧をしきい値電圧ｃ２
として取出し、ＡＴＣ回路７のしきい値電圧ｃとしてプ
リセットする。同様に、クロック位相情報もＰ２として
い取出してクロック生成回路３のクロック位相としてプ
リセットする。
号のビットの最適位相に引込まれている装置内クロック
ｅの位相情報Ｐ１についても各々バースト毎に記憶回路
８に保存される。そして４番目のデジタルバースト信号
は、再び子局＃１からの受信である。この４番目のデジ
タルバースト信号を受信する直前にＡＮＤ回路６からの
トリガ信号ｊ（図２（ｄ）参照）によって、記憶回路８
の子局＃１に該当するしきい値電圧をしきい値電圧ｃ２
として取出し、ＡＴＣ回路７のしきい値電圧ｃとしてプ
リセットする。同様に、クロック位相情報もＰ２として
い取出してクロック生成回路３のクロック位相としてプ
リセットする。
【００３１】上述のように、各子局＃１〜＃３毎に受信
バースト信号の最終付近でＡＴＣ回路７のしきい値電圧
ｃとクロック位相情報ｐ２をそれぞれ子局に該当する記
憶回路８に保存し、次に同じ子局からの受信の直前に記
憶回路８から以前のしきい値電圧とクロック位相情報を
プリセットすることを繰り返す。換言すると、ある特定
の子局（＃ｎ）からのデジタルバースト信号のみを抽出
して観測した場合、恰も連続データを受信しているかの
如く動作する。よって、従来技術で必要であったＡＴＣ
回路からのしきい値電圧を最低から適正値まで立上げる
為のバーストの先頭に付加されているトレーニングビッ
ト及びクロックによる識別再生の為のクロックを最適位
相まで引込む為のトレーニングビットが不要になる。そ
の結果、有限の伝送帯域内で使用可能な有効情報量を増
加することができ、伝送効率が改善可能である。
バースト信号の最終付近でＡＴＣ回路７のしきい値電圧
ｃとクロック位相情報ｐ２をそれぞれ子局に該当する記
憶回路８に保存し、次に同じ子局からの受信の直前に記
憶回路８から以前のしきい値電圧とクロック位相情報を
プリセットすることを繰り返す。換言すると、ある特定
の子局（＃ｎ）からのデジタルバースト信号のみを抽出
して観測した場合、恰も連続データを受信しているかの
如く動作する。よって、従来技術で必要であったＡＴＣ
回路からのしきい値電圧を最低から適正値まで立上げる
為のバーストの先頭に付加されているトレーニングビッ
ト及びクロックによる識別再生の為のクロックを最適位
相まで引込む為のトレーニングビットが不要になる。そ
の結果、有限の伝送帯域内で使用可能な有効情報量を増
加することができ、伝送効率が改善可能である。
【００３２】
【他の実施形態例】本発明によるバースト信号受信装置
の第２実施形態例のブロック図を図３に示す。このバー
スト信号受信装置は、図１の装置と類似するので、相違
点を中心に説明する。ＡＴＣ回路７からのしきい値電圧
ｃをデジタル値に変換するＡ／Ｄ（アナログ／デジタ
ル）変換回路９を、ＡＴＣ回路７と記憶回路８’間に付
加している。これにより、記憶回路８’はメモリ又はフ
リップフロップに置換可能である。また、クロック生成
回路３’は、伝送路ビットレートと一致する周波数の多
相クロックを発生する多相クロック発生源３１と、その
多相クロックから最適位相のクロックを遂次選択するセ
レクタ３２とにより構成する。この実施形態例のバース
ト信号受信装置によると、しきい値電圧ｃとクロック位
相情報がデジタル信号として扱えるので回路の集積化が
容易になる。
の第２実施形態例のブロック図を図３に示す。このバー
スト信号受信装置は、図１の装置と類似するので、相違
点を中心に説明する。ＡＴＣ回路７からのしきい値電圧
ｃをデジタル値に変換するＡ／Ｄ（アナログ／デジタ
ル）変換回路９を、ＡＴＣ回路７と記憶回路８’間に付
加している。これにより、記憶回路８’はメモリ又はフ
リップフロップに置換可能である。また、クロック生成
回路３’は、伝送路ビットレートと一致する周波数の多
相クロックを発生する多相クロック発生源３１と、その
多相クロックから最適位相のクロックを遂次選択するセ
レクタ３２とにより構成する。この実施形態例のバース
ト信号受信装置によると、しきい値電圧ｃとクロック位
相情報がデジタル信号として扱えるので回路の集積化が
容易になる。
【００３３】更に他の実施形態例として、回路規模要求
条件及び伝送帯域の要求条件により、ＡＴＣ回路のしき
い値電圧ｃ又はクロック位相情報ｐ１の一方のみを記憶
回路８へ書込み／読出しすることで、トレーニングビッ
トは不要にならないが、従来よりも短いトレーニングビ
ットとして伝送効率を向上することも可能である。
条件及び伝送帯域の要求条件により、ＡＴＣ回路のしき
い値電圧ｃ又はクロック位相情報ｐ１の一方のみを記憶
回路８へ書込み／読出しすることで、トレーニングビッ
トは不要にならないが、従来よりも短いトレーニングビ
ットとして伝送効率を向上することも可能である。
【００３４】以上、本発明による好適実施形態例を詳述
したが、本発明は斯る特定例のみに限定されるべきでは
なく、必要に応じて種々の変形変更が可能であることが
当業者には容易に理解できよう。
したが、本発明は斯る特定例のみに限定されるべきでは
なく、必要に応じて種々の変形変更が可能であることが
当業者には容易に理解できよう。
【００３５】
【発明の効果】上述の説明から理解される如く、本発明
のバースト信号受信装置によると、デジタルバースト信
号を受信する毎に、その子局毎にＡＴＣ回路のしきい値
電圧と、クロック生成回路がクロックの識別再生に必要
なクロック位相情報とを記憶回路に保存する。そこで、
次にその子局からのデジタルバースト信号を受信する
と、受信直前に記憶回路に記憶されていたその子局のし
きい値電圧とクロック位相情報を読出し、それぞれＡＴ
Ｃ回路のしきい値電圧又はクロック生成回路のクロック
位相としてプリセットする。従って、従来必要であった
しきい値電圧を立上げる為及び最適クロック位相を引込
む為にバーストの先頭に付加されているトレーニングビ
ットが不要（又は短く）となり、その分だけ通信に使用
される主情報に割当可能となり、限られた伝送帯域中で
使用可能な有効情報量が増加し、伝送効率を向上するこ
とができる。
のバースト信号受信装置によると、デジタルバースト信
号を受信する毎に、その子局毎にＡＴＣ回路のしきい値
電圧と、クロック生成回路がクロックの識別再生に必要
なクロック位相情報とを記憶回路に保存する。そこで、
次にその子局からのデジタルバースト信号を受信する
と、受信直前に記憶回路に記憶されていたその子局のし
きい値電圧とクロック位相情報を読出し、それぞれＡＴ
Ｃ回路のしきい値電圧又はクロック生成回路のクロック
位相としてプリセットする。従って、従来必要であった
しきい値電圧を立上げる為及び最適クロック位相を引込
む為にバーストの先頭に付加されているトレーニングビ
ットが不要（又は短く）となり、その分だけ通信に使用
される主情報に割当可能となり、限られた伝送帯域中で
使用可能な有効情報量が増加し、伝送効率を向上するこ
とができる。
【００３６】また、しきい値電圧をＡ／Ｄ変換回路でデ
ジタル化することにより、取り扱いを容易にし且つ集積
化を容易にすることが可能である。
ジタル化することにより、取り扱いを容易にし且つ集積
化を容易にすることが可能である。
【図１】本発明によるバースト信号受信装置の第１実施
形態例のブロック図である。
形態例のブロック図である。
【図２】図１におけるバースト信号受信装置の各部分の
動作説明用タイミングチャートである。
動作説明用タイミングチャートである。
【図３】本発明によるバースト信号受信装置の第２実施
形態例のブロック図である。
形態例のブロック図である。
【図４】従来のバースト信号受信装置のブロック図であ
る。
る。
【図５】図４のバースト信号受信装置の動作説明用タイ
ミングチャートである。
ミングチャートである。
１ Ｏ／Ｅ変換回路 ２ 識別回路 ３、３’ クロック生成回路 ７ ＡＴＣ回路 ８、８’ 記憶回路 ９ Ａ／Ｄ変換回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｂ 10/04 10/06 Ｈ０４Ｊ 3/00 Ｈ０４Ｌ 7/02
Claims (7)
- 【請求項１】受信レベルの異なる複数のバースト信号を
受信し、しきい値を出力するＡＴＣ回路からのしきい値
電圧と比較して前記バースト信号の０／１レベル判定を
行う識別回路を有するバースト信号受信装置において、
前記複数のバースト信号の受信レベルに基づき適正しき
い値電圧を格納する記憶回路を設け、次に対応するバー
スト信号を受信する際に前記記憶回路に格納されたしき
い値電圧を読出して前記ＡＴＣ回路のしきい値電圧とし
てプリセットすることを特徴とするバースト信号受信装
置。 - 【請求項２】クロック位相が異なる複数のバースト信号
を受信し、クロック識別再生を前記バースト信号の受信
データに基づいて行うクロック生成回路を有するバース
ト信号受信装置において、現在のクロック位相を格納す
る記憶回路を設け、次に同じバースト信号を受信したと
き前記記憶回路のクロック位相を読出して前記クロック
生成回路のクロック位相をプリセットすることを特徴と
するバースト信号受信装置。 - 【請求項３】前記バースト信号は複数の子局から親局に
伝送されるデジタルバースト信号であることを特徴とす
る請求項１又は２に記載のバースト信号受信装置。 - 【請求項４】前記バースト信号は光デジタルバースト信
号であり、Ｏ／Ｅ変換回路により電気信号に変換される
ことを特徴とする請求項１又は２に記載のバースト信号
受信装置。 - 【請求項５】前記ＡＴＣ回路からのしきい値電圧は、Ａ
／Ｄ変換回路によりデジタル変換されて前記記憶回路に
格納されることを特徴とする請求項１に記載のバースト
信号受信装置。 - 【請求項６】異なる受信レベルの複数のデジタルバース
ト信号を受信してしきい値電圧と比較して０／１判定す
る識別回路、該識別回路に前記しきい値電圧を供給する
ＡＴＣ回路、前記識別回路の出力バースト信号から内部
クロックを生成するクロック生成回路を有するバースト
信号受信装置において、前記ＡＴＣ回路からの前記しき
い値電圧及び前記クロック生成回路のクロック位相を格
納する記憶回路を設け、該記憶回路に格納された前記し
きい値電圧及びクロック位相を必要時に読出して、前記
ＡＴＣ回路及び前記クロック生成回路の出力をプリセッ
トすることを特徴とするバースト信号受信装置。 - 【請求項７】前記識別回路の前段にＯ／Ｅ変換回路を設
け、複数の子局からの光デジタルバースト信号を受信す
ることを特徴とする請求項６に記載のバースト信号受信
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11179337A JP2001007868A (ja) | 1999-06-25 | 1999-06-25 | バースト信号受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11179337A JP2001007868A (ja) | 1999-06-25 | 1999-06-25 | バースト信号受信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001007868A true JP2001007868A (ja) | 2001-01-12 |
Family
ID=16064084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11179337A Pending JP2001007868A (ja) | 1999-06-25 | 1999-06-25 | バースト信号受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001007868A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008092307A (ja) * | 2006-10-02 | 2008-04-17 | Nec Engineering Ltd | 光通信装置および送受信レベル制御方法 |
| JP2009212676A (ja) * | 2008-03-03 | 2009-09-17 | Ntt Electornics Corp | バースト受信装置 |
| EP2182658A2 (en) | 2008-10-30 | 2010-05-05 | Nec Corporation | Station device and optical communication system using same |
-
1999
- 1999-06-25 JP JP11179337A patent/JP2001007868A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008092307A (ja) * | 2006-10-02 | 2008-04-17 | Nec Engineering Ltd | 光通信装置および送受信レベル制御方法 |
| JP2009212676A (ja) * | 2008-03-03 | 2009-09-17 | Ntt Electornics Corp | バースト受信装置 |
| EP2182658A2 (en) | 2008-10-30 | 2010-05-05 | Nec Corporation | Station device and optical communication system using same |
| US20100111528A1 (en) * | 2008-10-30 | 2010-05-06 | Naoki Saikusa | Station device and optical communication system using same |
| EP2182658A3 (en) * | 2008-10-30 | 2010-05-26 | Nec Corporation | Station device and optical communication system using same |
| CN101729945A (zh) * | 2008-10-30 | 2010-06-09 | 日本电气株式会社 | 站设备以及使用该站设备的光通信系统 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040929 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041005 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050216 |