JP3355577B2 - 局内インタフェース回路 - Google Patents
局内インタフェース回路Info
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- JP3355577B2 JP3355577B2 JP33934696A JP33934696A JP3355577B2 JP 3355577 B2 JP3355577 B2 JP 3355577B2 JP 33934696 A JP33934696 A JP 33934696A JP 33934696 A JP33934696 A JP 33934696A JP 3355577 B2 JP3355577 B2 JP 3355577B2
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- station
- station signal
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Description
【０００１】
【発明の属する技術分野】本発明は、低速局内信号を新
同期インタフェース（ＳＤＨインタフェース）であるＳ
ＴＭ−Ｎフレームのペイロード内へマッピングおよびデ
マッピングする局内インタフェース回路に関する。
同期インタフェース（ＳＤＨインタフェース）であるＳ
ＴＭ−Ｎフレームのペイロード内へマッピングおよびデ
マッピングする局内インタフェース回路に関する。
【０００２】
【従来の技術】現在の 1.5，２， 6.3，８Ｍbit/s 等の
低速局内信号をＳＴＭ−Ｎフレームのペイロード内へマ
ッピングする従来方法では、受信する低速局内信号のビ
ットレートに特化して局内インタフェース回路を構成し
ている。すなわち、局内信号のクロックを再生するため
に、低速局内信号のビットレートに特化したクロック受
信系を有し、それぞれの低速局内信号に特化した方法で
マッピングおよびデマッピングを行っている。
低速局内信号をＳＴＭ−Ｎフレームのペイロード内へマ
ッピングする従来方法では、受信する低速局内信号のビ
ットレートに特化して局内インタフェース回路を構成し
ている。すなわち、局内信号のクロックを再生するため
に、低速局内信号のビットレートに特化したクロック受
信系を有し、それぞれの低速局内信号に特化した方法で
マッピングおよびデマッピングを行っている。
【０００３】
【発明が解決しようとする課題】従来技術では、例えば
複数の局内信号を多重化する多重化端局装置を考えた場
合に、低速局内信号に合わせて複数の局内インタフェー
ス回路を用意する必要があった。また、これまでの電話
主体の通信ネットワークから、コンピュータを中心とし
たマルチメディア通信ネットワークへ移行するにつれ、
ＡＴＭやＬＡＮ等のこれまでにない局内信号を収容する
局内インタフェースが必要となる。
複数の局内信号を多重化する多重化端局装置を考えた場
合に、低速局内信号に合わせて複数の局内インタフェー
ス回路を用意する必要があった。また、これまでの電話
主体の通信ネットワークから、コンピュータを中心とし
たマルチメディア通信ネットワークへ移行するにつれ、
ＡＴＭやＬＡＮ等のこれまでにない局内信号を収容する
局内インタフェースが必要となる。
【０００４】本発明は、このような背景のもとで、任意
の低速局内信号をＳＴＭ−Ｎフレームへマッピングおよ
びデマッピングするビットレートフレキシブルな局内イ
ンタフェース回路を提供することを目的とする。
の低速局内信号をＳＴＭ−Ｎフレームへマッピングおよ
びデマッピングするビットレートフレキシブルな局内イ
ンタフェース回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明の局内インタフェ
ース回路は、局内信号を受信する局内信号受信インタフ
ェース部において、受信する任意の速度の低速局内信号
のクロックを再生し、低速局内信号そのままの形でＳＴ
Ｍ−Ｎフレーム（155.52×Ｎ Ｍbit/s）のペイロード内
へマッピングし、さらに、局内信号を送信する局内信号
送信インタフェース部において、局内信号のクロックを
再生し、ペイロード内から局内信号をデマッピングして
低速局内信号として送信する。
ース回路は、局内信号を受信する局内信号受信インタフ
ェース部において、受信する任意の速度の低速局内信号
のクロックを再生し、低速局内信号そのままの形でＳＴ
Ｍ−Ｎフレーム（155.52×Ｎ Ｍbit/s）のペイロード内
へマッピングし、さらに、局内信号を送信する局内信号
送信インタフェース部において、局内信号のクロックを
再生し、ペイロード内から局内信号をデマッピングして
低速局内信号として送信する。
【０００６】
（局内信号受信インタフェース部の実施形態）図１は、
本発明の局内インタフェース回路の局内信号受信インタ
フェース部の実施形態を示す。なお、実線矢印はデータ
または制御信号を示し、破線矢印はクロックを示す。
本発明の局内インタフェース回路の局内信号受信インタ
フェース部の実施形態を示す。なお、実線矢印はデータ
または制御信号を示し、破線矢印はクロックを示す。
【０００７】図において、受信ＩＦ部１１は、伝送され
てきた低速局内信号を受信する。ＶＣＯ（電圧制御発振
器）１２は、局内信号クロック生成用のクロックを発生
する。受信側分周クロック選択部１３は、受信する局内
信号とＶＣＯ１２の出力クロックから局内信号のビット
レートに見合ったクロック周波数を概算し、ＶＣＯ１２
の出力クロックの分周数Ｎを可変１／Ｎカウンタ１４に
指示する。可変１／Ｎカウンタ１４は、この分周数Ｎに
基づいてＶＣＯ１２の出力クロックをＮ分周する。受信
側位相制御部１５は、局内信号の位相と可変１／Ｎカウ
ンタ１４の分周クロックの位相とを比較し、位相が合う
ようにＶＣＯ１２を制御する。
てきた低速局内信号を受信する。ＶＣＯ（電圧制御発振
器）１２は、局内信号クロック生成用のクロックを発生
する。受信側分周クロック選択部１３は、受信する局内
信号とＶＣＯ１２の出力クロックから局内信号のビット
レートに見合ったクロック周波数を概算し、ＶＣＯ１２
の出力クロックの分周数Ｎを可変１／Ｎカウンタ１４に
指示する。可変１／Ｎカウンタ１４は、この分周数Ｎに
基づいてＶＣＯ１２の出力クロックをＮ分周する。受信
側位相制御部１５は、局内信号の位相と可変１／Ｎカウ
ンタ１４の分周クロックの位相とを比較し、位相が合う
ようにＶＣＯ１２を制御する。
【０００８】ギャップドクロック生成部１６は、装置内
クロック１７からＳＴＭ−Ｎフレームのセクションオー
バヘッド（ＳＯＨ）部分をインヒビットした制御用クロ
ックを生成する。ペイロードマッピング部１８は、可変
１／Ｎカウンタ１４の分周クロックとギャップドクロッ
ク生成部１６の制御用クロックを用いて、局内信号をＳ
ＴＭ−Ｎフレームのペイロードへマッピングする。ＳＯ
Ｈ挿入部１９は、制御用クロックを用いてＳＯＨ部分の
情報をＳＯＨの各バイトへ挿入する。
クロック１７からＳＴＭ−Ｎフレームのセクションオー
バヘッド（ＳＯＨ）部分をインヒビットした制御用クロ
ックを生成する。ペイロードマッピング部１８は、可変
１／Ｎカウンタ１４の分周クロックとギャップドクロッ
ク生成部１６の制御用クロックを用いて、局内信号をＳ
ＴＭ−Ｎフレームのペイロードへマッピングする。ＳＯ
Ｈ挿入部１９は、制御用クロックを用いてＳＯＨ部分の
情報をＳＯＨの各バイトへ挿入する。
【０００９】（局内信号送信インタフェース部の実施形
態）図２は、本発明の局内インタフェース回路の局内信
号送信インタフェース部の実施形態を示す。なお、実線
矢印はデータまたは制御信号を示し、破線矢印はクロッ
クを示す。図において、ＶＣＯ２１は、局内信号クロッ
ク再生用のクロックを発生する。ギャップドクロック生
成部２２は、装置内クロック２３からＳＴＭ−Ｎフレー
ムのセクションオーバヘッド（ＳＯＨ）部分をインヒビ
ットした制御用クロックを生成する。ＳＯＨ抜去部２４
は、この制御用クロックを用いてＳＯＨ部分の情報を抜
去する。
態）図２は、本発明の局内インタフェース回路の局内信
号送信インタフェース部の実施形態を示す。なお、実線
矢印はデータまたは制御信号を示し、破線矢印はクロッ
クを示す。図において、ＶＣＯ２１は、局内信号クロッ
ク再生用のクロックを発生する。ギャップドクロック生
成部２２は、装置内クロック２３からＳＴＭ−Ｎフレー
ムのセクションオーバヘッド（ＳＯＨ）部分をインヒビ
ットした制御用クロックを生成する。ＳＯＨ抜去部２４
は、この制御用クロックを用いてＳＯＨ部分の情報を抜
去する。
【００１０】送信側分周クロック選択部２５は、ＳＴＭ
−Ｎフレームのペイロード内に存在する局内信号のデー
タ個数を計数し、その結果をもとにＶＣＯ２１の出力ク
ロックの分周数Ｎを可変１／Ｎカウンタ２６に指示す
る。可変１／Ｎカウンタ２６は、この分周数Ｎに基づい
てＶＣＯ２１の出力クロックをＮ分周する。送信側位相
制御部２７は、送信側分周クロック選択部２５で計数し
たデータ個数と可変１／Ｎカウンタ２６の分周クロック
数とを比較し、両者が一致するようにＶＣＯ２１を制御
する。ペイロードデマッピング部２８は、可変１／Ｎカ
ウンタ２６の分周クロックとギャップドクロック生成部
２２の制御用クロックを用いて、ＳＴＭ−Ｎフレームの
ペイロード内から局内信号をデマッピングする。送信Ｉ
Ｆ部２９は、ペイロードデマッピング部２８の出力を低
速局内信号として送信する。
−Ｎフレームのペイロード内に存在する局内信号のデー
タ個数を計数し、その結果をもとにＶＣＯ２１の出力ク
ロックの分周数Ｎを可変１／Ｎカウンタ２６に指示す
る。可変１／Ｎカウンタ２６は、この分周数Ｎに基づい
てＶＣＯ２１の出力クロックをＮ分周する。送信側位相
制御部２７は、送信側分周クロック選択部２５で計数し
たデータ個数と可変１／Ｎカウンタ２６の分周クロック
数とを比較し、両者が一致するようにＶＣＯ２１を制御
する。ペイロードデマッピング部２８は、可変１／Ｎカ
ウンタ２６の分周クロックとギャップドクロック生成部
２２の制御用クロックを用いて、ＳＴＭ−Ｎフレームの
ペイロード内から局内信号をデマッピングする。送信Ｉ
Ｆ部２９は、ペイロードデマッピング部２８の出力を低
速局内信号として送信する。
【００１１】（本発明の第１の特徴）本発明の第１の特
徴は、局内信号受信インタフェース部において、受信す
る任意の局内信号のクロックを再生する方法にある。ま
ず、受信側分周クロック選択部１３で、受信する局内信
号とＶＣＯ１２の出力クロックを比較して局内信号のビ
ットレートを概算し、その結果をもとに可変１／Ｎカウ
ンタ１４の分周数Ｎを変えてＶＣＯ１２の出力クロック
を分周することにより、局内信号のビットレートに見合
った分周クロックを選択する。次に、受信側位相制御部
１５で、受信する局内信号の位相と可変１／Ｎカウンタ
１４の分周クロックの位相とを比較し、ＶＣＯ１２を制
御して局内信号位相に分周クロック位相を合わせる。こ
のように、まず大まかなクロック周波数を選択した後に
位相合わせを行う２段構成により、受信する任意の局内
信号のクロックを再生する。
徴は、局内信号受信インタフェース部において、受信す
る任意の局内信号のクロックを再生する方法にある。ま
ず、受信側分周クロック選択部１３で、受信する局内信
号とＶＣＯ１２の出力クロックを比較して局内信号のビ
ットレートを概算し、その結果をもとに可変１／Ｎカウ
ンタ１４の分周数Ｎを変えてＶＣＯ１２の出力クロック
を分周することにより、局内信号のビットレートに見合
った分周クロックを選択する。次に、受信側位相制御部
１５で、受信する局内信号の位相と可変１／Ｎカウンタ
１４の分周クロックの位相とを比較し、ＶＣＯ１２を制
御して局内信号位相に分周クロック位相を合わせる。こ
のように、まず大まかなクロック周波数を選択した後に
位相合わせを行う２段構成により、受信する任意の局内
信号のクロックを再生する。
【００１２】ところで、局内信号ビットレートを概算
し、局内信号ビットレートに見合った分周クロックを選
択するためには、局内信号の１ビットの時間幅と装置内
のクロック（ＶＣＯ出力クロックまたはその分周クロッ
ク）の時間幅を比較することが必要となる。本発明で
は、この時間幅の比較について図３に示すように、局内
信号の１ビットの時間幅内に存在するＶＣＯ出力クロッ
クのパルス数ｍを計数して局内信号ビットレートを概算
し、ＶＣＯ出力クロックの分周数Ｎ＝ｍとして分周クロ
ックを選択する。
し、局内信号ビットレートに見合った分周クロックを選
択するためには、局内信号の１ビットの時間幅と装置内
のクロック（ＶＣＯ出力クロックまたはその分周クロッ
ク）の時間幅を比較することが必要となる。本発明で
は、この時間幅の比較について図３に示すように、局内
信号の１ビットの時間幅内に存在するＶＣＯ出力クロッ
クのパルス数ｍを計数して局内信号ビットレートを概算
し、ＶＣＯ出力クロックの分周数Ｎ＝ｍとして分周クロ
ックを選択する。
【００１３】ここで、図３に示す局内信号のハイレベル
の状態は、１ビットとしてのハイレベルなのか、“１”
が連続して複数ビットが連なったハイレベルなのか判断
ができない。そこで、図４に示すように、ＶＣＯ出力ク
ロックパルス数を計数する時間を与えるタイマを用い、
タイマで設定したガード時間内における局内信号の各ハ
イレベルに対するＶＣＯ出力クロックのパルス数ｍ1 ，
ｍ2（ｍ1＞ｍ2)を計数し、その最小値ｍ2 をＶＣＯ出力
クロックの分周数Ｎ＝ｍ2 として分周クロックを選択す
る。
の状態は、１ビットとしてのハイレベルなのか、“１”
が連続して複数ビットが連なったハイレベルなのか判断
ができない。そこで、図４に示すように、ＶＣＯ出力ク
ロックパルス数を計数する時間を与えるタイマを用い、
タイマで設定したガード時間内における局内信号の各ハ
イレベルに対するＶＣＯ出力クロックのパルス数ｍ1 ，
ｍ2（ｍ1＞ｍ2)を計数し、その最小値ｍ2 をＶＣＯ出力
クロックの分周数Ｎ＝ｍ2 として分周クロックを選択す
る。
【００１４】ＶＣＯ出力クロックのパルス数の最小値を
検出する方法は、図５に示すように、現在のラッチ状態
の値Ｍ(2)（ａ1 ａ2 … ａn ）と、現在のカウント値
Ｍ'(2)（ａ'1 ａ'2 … ａ'n ）とを上位ビットから順に
比較することにより可能である。すなわち、Ｍ(2) と
Ｍ'(2)の各ビットを上位ビットから順に排他的論理和
（ＥＸＯＲ）をとる。ここで、ａi とａ'iの排他的論理
和の値が“１”となり、かつａi ＝１であれば、Ｍ(2)
＞Ｍ'(2) と判断されるので、現在のカウント値Ｍ'(2)
をそのまでの最小値としてラッチとする。一方、ａi と
ａ'iの排他的論理和の値が“１”となり、かつａi ＝０
であるとき、または各ビットの排他的論理和の値がすべ
て“０”となるときには、Ｍ(2)≦Ｍ'(2) と判断される
ので、現在のラッチ状態の値Ｍ(2) をそれまでの最小値
として維持する。以上のラッチ判定を繰り返すことによ
り、タイマで設定したガード時間内におけるＶＣＯ出力
クロックパルス数の最小値を検出することができる。
検出する方法は、図５に示すように、現在のラッチ状態
の値Ｍ(2)（ａ1 ａ2 … ａn ）と、現在のカウント値
Ｍ'(2)（ａ'1 ａ'2 … ａ'n ）とを上位ビットから順に
比較することにより可能である。すなわち、Ｍ(2) と
Ｍ'(2)の各ビットを上位ビットから順に排他的論理和
（ＥＸＯＲ）をとる。ここで、ａi とａ'iの排他的論理
和の値が“１”となり、かつａi ＝１であれば、Ｍ(2)
＞Ｍ'(2) と判断されるので、現在のカウント値Ｍ'(2)
をそのまでの最小値としてラッチとする。一方、ａi と
ａ'iの排他的論理和の値が“１”となり、かつａi ＝０
であるとき、または各ビットの排他的論理和の値がすべ
て“０”となるときには、Ｍ(2)≦Ｍ'(2) と判断される
ので、現在のラッチ状態の値Ｍ(2) をそれまでの最小値
として維持する。以上のラッチ判定を繰り返すことによ
り、タイマで設定したガード時間内におけるＶＣＯ出力
クロックパルス数の最小値を検出することができる。
【００１５】次に、受信側位相制御部１５において、受
信する局内信号の位相と可変１／Ｎカウンタ１４の分周
クロックの位相とを比較する動作について説明する。受
信する局内信号がランダム信号であるので、単純に局内
信号と分周クロックとの位相比較を行うと、比較結果が
位相ずれによるのか、信号のマーク率変動によるのか判
断ができなくなる。
信する局内信号の位相と可変１／Ｎカウンタ１４の分周
クロックの位相とを比較する動作について説明する。受
信する局内信号がランダム信号であるので、単純に局内
信号と分周クロックとの位相比較を行うと、比較結果が
位相ずれによるのか、信号のマーク率変動によるのか判
断ができなくなる。
【００１６】そこで、図６(a) に示すような２つのセッ
ト・リセット型フリップフロップ（ＳＲＦＦ）３１，３
２と電力比較器３３を用いて位相比較を行う。１段目の
ＳＲＦＦ３１では、局内信号（ＮＲＺ信号）がセット端
子Ｓに入力され、反転させた分周クロックがリセット端
子Ｒに入力される。２段目のＳＲＦＦ３２では、ＳＲＦ
Ｆ３１の反転Ｑ出力がセット端子Ｓに入力され、分周ク
ロックがリセット端子Ｒに入力される。ＳＲＦＦ３１の
Ｑ出力ｒａ１とＳＲＦＦ３２のＱ出力ｒａ２は、電力比
較器３３でその電力が比較される。その動作例を図６
(b) に示す。ｒａ１とｒａ２は、局内信号位相と分周ク
ロック位相が合ったときにその電力が等しくなるので、
ｒａ１とｒａ２の電力が等しくなるようにＶＣＯ１２を
制御することにより、マーク率変動を補償しながら局内
信号位相と分周クロック位相を合わせることができる。
ト・リセット型フリップフロップ（ＳＲＦＦ）３１，３
２と電力比較器３３を用いて位相比較を行う。１段目の
ＳＲＦＦ３１では、局内信号（ＮＲＺ信号）がセット端
子Ｓに入力され、反転させた分周クロックがリセット端
子Ｒに入力される。２段目のＳＲＦＦ３２では、ＳＲＦ
Ｆ３１の反転Ｑ出力がセット端子Ｓに入力され、分周ク
ロックがリセット端子Ｒに入力される。ＳＲＦＦ３１の
Ｑ出力ｒａ１とＳＲＦＦ３２のＱ出力ｒａ２は、電力比
較器３３でその電力が比較される。その動作例を図６
(b) に示す。ｒａ１とｒａ２は、局内信号位相と分周ク
ロック位相が合ったときにその電力が等しくなるので、
ｒａ１とｒａ２の電力が等しくなるようにＶＣＯ１２を
制御することにより、マーク率変動を補償しながら局内
信号位相と分周クロック位相を合わせることができる。
【００１７】ここで、ＶＣＯで制御できる位相変動量に
ついて考察する。任意のビットレートの局内信号をＳＴ
Ｍ−Ｎフレームのペイロード内へマッピングするために
は、局内信号のビットレートに対応するクロックを生成
する必要がある。このためには、ＶＣＯおよび可変１／
Ｎカウンタを用いて、任意のクロックを生成する必要が
ある。しかし、ＶＣＯの可変周波数範囲（基準周波数に
対してΔα％とする）が限られているので、ＶＣＯの発
振周波数ｆ0 と可変１／Ｎカウンタの分周数Ｎを最適な
値に設定しなければならない。なお、例えば155.52ＭHz
で可変周波数範囲が10％のＶＣＯでは、100 ＭHzのクロ
ックを生成することができない。
ついて考察する。任意のビットレートの局内信号をＳＴ
Ｍ−Ｎフレームのペイロード内へマッピングするために
は、局内信号のビットレートに対応するクロックを生成
する必要がある。このためには、ＶＣＯおよび可変１／
Ｎカウンタを用いて、任意のクロックを生成する必要が
ある。しかし、ＶＣＯの可変周波数範囲（基準周波数に
対してΔα％とする）が限られているので、ＶＣＯの発
振周波数ｆ0 と可変１／Ｎカウンタの分周数Ｎを最適な
値に設定しなければならない。なお、例えば155.52ＭHz
で可変周波数範囲が10％のＶＣＯでは、100 ＭHzのクロ
ックを生成することができない。
【００１８】いま、可変１／Ｎカウンタの分周数ＮがＮ
＝ｎとＮ＝ｎ＋１の場合を考え（ｎは自然数）、その間
の任意の周波数をＮ＝ｎ＋１状態でのＶＣＯで生成する
とした場合には、 ｆ0×(1／n−1／(n＋1)) ＜ｆ0×1／(n＋1)×Δα／100 を満足する必要があり、 ｎ＞ 100／Δα となる。
＝ｎとＮ＝ｎ＋１の場合を考え（ｎは自然数）、その間
の任意の周波数をＮ＝ｎ＋１状態でのＶＣＯで生成する
とした場合には、 ｆ0×(1／n−1／(n＋1)) ＜ｆ0×1／(n＋1)×Δα／100 を満足する必要があり、 ｎ＞ 100／Δα となる。
【００１９】このため、例えばＶＣＯの可変周波数範囲
Δαが10％の場合に 100ＭHz程度のクロックを生成しよ
うとすると、ｎの値は10程度となり、ＧHzクラスのＶＣ
Ｏが必要となる。このように、本発明では、ＳＴＭ−Ｎ
フレームのビットレートよりも高い周波数で発振するＶ
ＣＯを用いることにより、任意の局内信号のビットレー
トに対応するクロックを生成することができる。
Δαが10％の場合に 100ＭHz程度のクロックを生成しよ
うとすると、ｎの値は10程度となり、ＧHzクラスのＶＣ
Ｏが必要となる。このように、本発明では、ＳＴＭ−Ｎ
フレームのビットレートよりも高い周波数で発振するＶ
ＣＯを用いることにより、任意の局内信号のビットレー
トに対応するクロックを生成することができる。
【００２０】（本発明の第２の特徴）本発明の第２の特
徴は、ＳＴＭ−Ｎフレームのペイロードへ局内信号をマ
ッピングおよびデマッピングする方法にある。従来のマ
ッピング／デマッピング方法は、ＳＴＭ−Ｎフレームの
ペイロードへ固定的にビット（またはバイト）を割り当
ててマッピングを行い、対向局では、割り当てられた通
りにデマッピングしていた。しかし、本発明では任意の
速度の局内信号を取り扱うことから、このような固定的
な方法では局内信号のＳＴＭ−Ｎフレームのペイロード
へのマッピング／デマッピングは不可能である。
徴は、ＳＴＭ−Ｎフレームのペイロードへ局内信号をマ
ッピングおよびデマッピングする方法にある。従来のマ
ッピング／デマッピング方法は、ＳＴＭ−Ｎフレームの
ペイロードへ固定的にビット（またはバイト）を割り当
ててマッピングを行い、対向局では、割り当てられた通
りにデマッピングしていた。しかし、本発明では任意の
速度の局内信号を取り扱うことから、このような固定的
な方法では局内信号のＳＴＭ−Ｎフレームのペイロード
へのマッピング／デマッピングは不可能である。
【００２１】これを解決する第１のマッピング／デマッ
ピング方法は、図７に示すように、ＳＴＭ−Ｎフレーム
のペイロードへマッピングすべき局内信号のデータ数を
把握し、その数だけペイロードの所定の場所から順にマ
ッピングする。一方、対向局では、その所定の場所から
順に所定の数だけデマッピングする。しかし、この方法
は、ＳＴＭ−Ｎフレームのペイロードをすべて用いるこ
とができる、すなわちより高速の局内信号を収容するこ
とができる反面、ＳＴＭ−Ｎフレームのペイロード分の
膨大なメモリが必要になる。また、ＳＴＭ−Ｎフレーム
のセクションオーバヘッドのある未使用バイトを用い
て、マッピングすべき局内信号のデータ数を情報として
送らなければならない。
ピング方法は、図７に示すように、ＳＴＭ−Ｎフレーム
のペイロードへマッピングすべき局内信号のデータ数を
把握し、その数だけペイロードの所定の場所から順にマ
ッピングする。一方、対向局では、その所定の場所から
順に所定の数だけデマッピングする。しかし、この方法
は、ＳＴＭ−Ｎフレームのペイロードをすべて用いるこ
とができる、すなわちより高速の局内信号を収容するこ
とができる反面、ＳＴＭ−Ｎフレームのペイロード分の
膨大なメモリが必要になる。また、ＳＴＭ−Ｎフレーム
のセクションオーバヘッドのある未使用バイトを用い
て、マッピングすべき局内信号のデータ数を情報として
送らなければならない。
【００２２】第２のマッピング／デマッピング方法は、
この第１のマッピング／デマッピング方法の欠点を解決
するものである。図８に示すように、ＳＴＭ−Ｎフレー
ムのペイロード内の各バイトの所定のビットを局内信号
のデータ有り／データ無しを示すフラグとして用い、他
の７ビットを局内信号を収容する実際のペイロードとし
て用いてマッピングする。また、デマッピング時には、
所定のビットを検出してその都度局内信号か否かを判断
しながらデマッピングする。
この第１のマッピング／デマッピング方法の欠点を解決
するものである。図８に示すように、ＳＴＭ−Ｎフレー
ムのペイロード内の各バイトの所定のビットを局内信号
のデータ有り／データ無しを示すフラグとして用い、他
の７ビットを局内信号を収容する実際のペイロードとし
て用いてマッピングする。また、デマッピング時には、
所定のビットを検出してその都度局内信号か否かを判断
しながらデマッピングする。
【００２３】ここで、「所定のビット」として通常用い
られるのは、図８に示すように、ＭＳＢ（最上位ビッ
ト）またはＬＳＢ（最下位ビット）である。以下の説明
では「所定のビット」をＭＳＢとするが、ＬＳＢまたは
その他の所定のビットとしても動作は同様である。この
第２のマッピング／デマッピング方法を用いると、収容
率は第１のマッピング／デマッピング方法に比べて７／
８となるが、ペイロードへマッピングする際のメモリが
非常に小さくてよいこと、ＳＴＭ−Ｎフレームのセクシ
ョンオーバヘッドの未使用バイトを用いなくてすむこと
等の利点がある。
られるのは、図８に示すように、ＭＳＢ（最上位ビッ
ト）またはＬＳＢ（最下位ビット）である。以下の説明
では「所定のビット」をＭＳＢとするが、ＬＳＢまたは
その他の所定のビットとしても動作は同様である。この
第２のマッピング／デマッピング方法を用いると、収容
率は第１のマッピング／デマッピング方法に比べて７／
８となるが、ペイロードへマッピングする際のメモリが
非常に小さくてよいこと、ＳＴＭ−Ｎフレームのセクシ
ョンオーバヘッドの未使用バイトを用いなくてすむこと
等の利点がある。
【００２４】（本発明の第３の特徴）本発明の第３の特
徴は、対向局、すなわち局内信号送信インタフェース部
において、局内信号のクロックを再生する方法にある。
局内信号送信インタフェース部におけるクロック再生
は、当然、ＳＴＭ−Ｎフレームのペイロードにマッピン
グされているデータ個数をもとに再生することが必要で
ある。
徴は、対向局、すなわち局内信号送信インタフェース部
において、局内信号のクロックを再生する方法にある。
局内信号送信インタフェース部におけるクロック再生
は、当然、ＳＴＭ−Ｎフレームのペイロードにマッピン
グされているデータ個数をもとに再生することが必要で
ある。
【００２５】図７に示す第１のマッピング／デマッピン
グ方法の場合では、図９に示すように、まずＳＴＭ−Ｎ
フレームのセクションオーバヘッドのある未定義バイト
からマッピングされている局内信号のデータ個数（以
下、マッピング局内信号数という）を検出する。次に、
このマッピング局内信号数から可変１／Ｎカウンタの分
周数Ｎを決定して分周クロックを生成する。次に、マッ
ピング局内信号数とＳＴＭ−Ｎフレームの１フレーム分
の分周クロックパルス数を比較し、ＶＣＯを制御するこ
とによりクロックを再生する。
グ方法の場合では、図９に示すように、まずＳＴＭ−Ｎ
フレームのセクションオーバヘッドのある未定義バイト
からマッピングされている局内信号のデータ個数（以
下、マッピング局内信号数という）を検出する。次に、
このマッピング局内信号数から可変１／Ｎカウンタの分
周数Ｎを決定して分周クロックを生成する。次に、マッ
ピング局内信号数とＳＴＭ−Ｎフレームの１フレーム分
の分周クロックパルス数を比較し、ＶＣＯを制御するこ
とによりクロックを再生する。
【００２６】図８に示す第２のマッピング／デマッピン
グ方法の場合では、図１０に示すように、まずＳＴＭ−
Ｎフレームパルス等をトリガに、ペイロード内の各バイ
トのＭＳＢフラグからマッピング局内信号数を検出す
る。次に、このマッピング局内信号数から可変１／Ｎカ
ウンタの分周数Ｎを決定して分周クロックを生成する。
次に、マッピング局内信号数とＳＴＭ−Ｎフレームパル
ス等をトリガにしたその時間分の分周クロックパルス数
を比較し、ＶＣＯを制御することによりクロックを再生
する。
グ方法の場合では、図１０に示すように、まずＳＴＭ−
Ｎフレームパルス等をトリガに、ペイロード内の各バイ
トのＭＳＢフラグからマッピング局内信号数を検出す
る。次に、このマッピング局内信号数から可変１／Ｎカ
ウンタの分周数Ｎを決定して分周クロックを生成する。
次に、マッピング局内信号数とＳＴＭ−Ｎフレームパル
ス等をトリガにしたその時間分の分周クロックパルス数
を比較し、ＶＣＯを制御することによりクロックを再生
する。
【００２７】
（局内信号受信インタフェース部の実施例構成）図１１
は、局内信号受信インタフェース部の実施例構成を示
す。なお、実線矢印はデータまたは制御信号を示し、破
線矢印はクロックを示す。図１に示す実施形態と本実施
例構成との対応関係を以下に示す。受信ＩＦ部１１は省
略されている。ＶＣＯ１２は、ＶＣＯ５１に対応する。
受信側分周クロック選択部１３は、パルスカウンタ５
２、ラッチ回路群５３、ラッチ判定回路５４に対応す
る。可変１／Ｎカウンタ１４は、可変カウンタ５５に対
応する。受信側位相制御部１５は、図６(a) に示した構
成の位相制御回路５６に対応する。ギャップドクロック
生成部１６および装置内クロック１７は、装置内ギャッ
プドクロック５７に対応する。ペイロードマッピング部
１８は、エラスティックストア５８、ＭＳＢフラグ挿入
回路５９、７ビットカウンタ６０、読み出し制御回路６
１に対応する。ＳＯＨ挿入部１９は、ＳＯＨ挿入回路６
２に対応する。さらに、可変カウンタ５５の動作を制御
するタイマ６３が設けられる。また、位相制御回路５６
とＶＣＯ５１との間に、タイマ６３によって制御される
オン／オフ回路６４が挿入される。
は、局内信号受信インタフェース部の実施例構成を示
す。なお、実線矢印はデータまたは制御信号を示し、破
線矢印はクロックを示す。図１に示す実施形態と本実施
例構成との対応関係を以下に示す。受信ＩＦ部１１は省
略されている。ＶＣＯ１２は、ＶＣＯ５１に対応する。
受信側分周クロック選択部１３は、パルスカウンタ５
２、ラッチ回路群５３、ラッチ判定回路５４に対応す
る。可変１／Ｎカウンタ１４は、可変カウンタ５５に対
応する。受信側位相制御部１５は、図６(a) に示した構
成の位相制御回路５６に対応する。ギャップドクロック
生成部１６および装置内クロック１７は、装置内ギャッ
プドクロック５７に対応する。ペイロードマッピング部
１８は、エラスティックストア５８、ＭＳＢフラグ挿入
回路５９、７ビットカウンタ６０、読み出し制御回路６
１に対応する。ＳＯＨ挿入部１９は、ＳＯＨ挿入回路６
２に対応する。さらに、可変カウンタ５５の動作を制御
するタイマ６３が設けられる。また、位相制御回路５６
とＶＣＯ５１との間に、タイマ６３によって制御される
オン／オフ回路６４が挿入される。
【００２８】パルスカウンタ５２は、局内信号クロック
再生用のＶＣＯ５１から出力されるクロックパルス数を
計数する。このとき、パルスカウンタ５２は、入力する
局内信号の立ち上がりでセットし、立ち下がりでリセッ
トしながらクロックパルス数を計数する。これにより、
図３に示すように、局内信号のハイレベルの部分におけ
るクロックパルス数が計数できる。
再生用のＶＣＯ５１から出力されるクロックパルス数を
計数する。このとき、パルスカウンタ５２は、入力する
局内信号の立ち上がりでセットし、立ち下がりでリセッ
トしながらクロックパルス数を計数する。これにより、
図３に示すように、局内信号のハイレベルの部分におけ
るクロックパルス数が計数できる。
【００２９】ラッチ回路群５３は、パルスカウンタ５２
で計数したカウント値を局内信号の立ち下がりのタイミ
ングでラッチする。ただし、そのラッチ動作はラッチ判
定回路５４によって制御される。ラッチ判定回路５４
は、図５に示したラッチ判定手順を行う回路であり、Ｅ
ＸＯＲ回路、ＮＯＲ回路、ＡＮＤ回路、ＯＲ回路により
構成される。本回路は、現在のラッチ回路群５３でラッ
チされている値と、パルスカウンタ５２から出力される
カウント値とを比較し、後者が小さければそのカウント
値をラッチ回路群５３へラッチさせるための制御信号を
ラッチ回路群５３へ出力する。これにより、ラッチ回路
群５３から、図４に示すように局内信号のハイレベルの
部分におけるクロックパルス数の最小値が出力される。
で計数したカウント値を局内信号の立ち下がりのタイミ
ングでラッチする。ただし、そのラッチ動作はラッチ判
定回路５４によって制御される。ラッチ判定回路５４
は、図５に示したラッチ判定手順を行う回路であり、Ｅ
ＸＯＲ回路、ＮＯＲ回路、ＡＮＤ回路、ＯＲ回路により
構成される。本回路は、現在のラッチ回路群５３でラッ
チされている値と、パルスカウンタ５２から出力される
カウント値とを比較し、後者が小さければそのカウント
値をラッチ回路群５３へラッチさせるための制御信号を
ラッチ回路群５３へ出力する。これにより、ラッチ回路
群５３から、図４に示すように局内信号のハイレベルの
部分におけるクロックパルス数の最小値が出力される。
【００３０】可変カウンタ５５は、クロックパルス数を
計数する時間を与えるタイマ６３で設定された時間経過
後に、ラッチ回路群５３から出力されるクロックパルス
数の最小値を取り込み、その値を分周数ＮとしてＶＣＯ
５１の出力クロックから分周クロックを生成する。位相
制御回路５６は、図６に示すように、２つのＳＲＦＦ３
１，３２と電力比較器３３とによりＶＣＯ５１の制御信
号を生成する。オン／オフ回路６４は、タイマ６３で設
定された時間経過後、すなわち分周クロックが生成され
た後に、フィードバック回路が働くようにするためのス
イッチである。これにより、局内信号位相と分周クロッ
ク位相が合わせられる。
計数する時間を与えるタイマ６３で設定された時間経過
後に、ラッチ回路群５３から出力されるクロックパルス
数の最小値を取り込み、その値を分周数ＮとしてＶＣＯ
５１の出力クロックから分周クロックを生成する。位相
制御回路５６は、図６に示すように、２つのＳＲＦＦ３
１，３２と電力比較器３３とによりＶＣＯ５１の制御信
号を生成する。オン／オフ回路６４は、タイマ６３で設
定された時間経過後、すなわち分周クロックが生成され
た後に、フィードバック回路が働くようにするためのス
イッチである。これにより、局内信号位相と分周クロッ
ク位相が合わせられる。
【００３１】エラスティックストア５８は、局内信号と
位相が合った分周クロックにより局内信号を書き込み、
読み出し制御回路６１からの読出クロックにより読み出
す。７ビットカウンタ６０は、分周クロックパルス数を
７ビットごとに計数することにより、エラスティックス
トア５８に書き込む局内信号を７ビットごとに計数し、
読み出し制御回路６１へ７ビットカウント情報を与え
る。読み出し制御回路６１は、装置内ギャップドクロッ
ク５７、すなわちＳＴＭ−ＮフレームのＳＯＨ部分をイ
ンヒビットした制御用クロックをもとに、エラスティッ
クストア５８からデータを読み出すための読出クロック
を生成する。読み出しは、７ビットカウンタ６０からの
７ビットカウント情報をもとに、７ビットごとに行われ
る。また、７ビットごとに読み出す際に、読み出し制御
回路６１はＭＳＢフラグを挿入するＭＳＢフラグ挿入回
路５９へＭＳＢフラグ挿入のための制御信号を与える。
ＳＯＨ挿入回路６２は、装置内ギャップドクロック５７
に基づいてＳＯＨ情報を挿入する。
位相が合った分周クロックにより局内信号を書き込み、
読み出し制御回路６１からの読出クロックにより読み出
す。７ビットカウンタ６０は、分周クロックパルス数を
７ビットごとに計数することにより、エラスティックス
トア５８に書き込む局内信号を７ビットごとに計数し、
読み出し制御回路６１へ７ビットカウント情報を与え
る。読み出し制御回路６１は、装置内ギャップドクロッ
ク５７、すなわちＳＴＭ−ＮフレームのＳＯＨ部分をイ
ンヒビットした制御用クロックをもとに、エラスティッ
クストア５８からデータを読み出すための読出クロック
を生成する。読み出しは、７ビットカウンタ６０からの
７ビットカウント情報をもとに、７ビットごとに行われ
る。また、７ビットごとに読み出す際に、読み出し制御
回路６１はＭＳＢフラグを挿入するＭＳＢフラグ挿入回
路５９へＭＳＢフラグ挿入のための制御信号を与える。
ＳＯＨ挿入回路６２は、装置内ギャップドクロック５７
に基づいてＳＯＨ情報を挿入する。
【００３２】（局内信号送信インタフェース部の実施例
構成）図１２は、局内信号送信インタフェース部の実施
例構成を示す。なお、実線矢印はデータまたは制御信号
を示し、破線矢印はクロックを示す。図２に示す実施形
態と本実施例構成との対応関係を以下に示す。ＶＣＯ２
１は、ＶＣＯ７１に対応する。ギャップドクロック生成
部２２および装置内クロック２３は、装置内ギャップド
クロック７２に対応する。ＳＯＨ抜去部２４は、ＳＯＨ
抜去回路７３およびＭＳＢ抜去回路７４に対応する。送
信側分周クロック選択部２５および送信側位相比較部２
７は、パルスカウント比較回路７５に対応する。可変１
／Ｎカウンタ２６は、可変カウンタ７６に対応する。ペ
イロードデマッピング回路２８は、書込制御回路７７お
よびエラスティックストア７８に対応する。送信ＩＦ部
２９は省略されている。さらに、可変カウンタ７６の動
作を制御するタイマ７９が設けられる。また、パルスカ
ウント比較回路７５とＶＣＯ７１との間に、タイマ７９
によって制御されるオン／オフ回路８０が挿入される。
構成）図１２は、局内信号送信インタフェース部の実施
例構成を示す。なお、実線矢印はデータまたは制御信号
を示し、破線矢印はクロックを示す。図２に示す実施形
態と本実施例構成との対応関係を以下に示す。ＶＣＯ２
１は、ＶＣＯ７１に対応する。ギャップドクロック生成
部２２および装置内クロック２３は、装置内ギャップド
クロック７２に対応する。ＳＯＨ抜去部２４は、ＳＯＨ
抜去回路７３およびＭＳＢ抜去回路７４に対応する。送
信側分周クロック選択部２５および送信側位相比較部２
７は、パルスカウント比較回路７５に対応する。可変１
／Ｎカウンタ２６は、可変カウンタ７６に対応する。ペ
イロードデマッピング回路２８は、書込制御回路７７お
よびエラスティックストア７８に対応する。送信ＩＦ部
２９は省略されている。さらに、可変カウンタ７６の動
作を制御するタイマ７９が設けられる。また、パルスカ
ウント比較回路７５とＶＣＯ７１との間に、タイマ７９
によって制御されるオン／オフ回路８０が挿入される。
【００３３】ＳＯＨ抜去回路７３は、装置内ギャップド
クロック７２に基づいてＳＯＨ情報を抜去する。ＭＳＢ
フラグ抜去回路７４は、装置内ギャップドクロック７２
に基づいてペイロード部分の各バイトのＭＳＢフラグを
検出し、書込制御回路７７およびパルスカウント比較回
路７５へ制御信号として出力する。ＭＳＢ以外の７ビッ
トはエラスティックストア７８へ送られる。書込制御回
路７７は、ＭＳＢフラグ抜去回路７４からのＭＳＢフラ
グ情報と装置内ギャップドクロック７２に基づいて、エ
ラスティックストア７８へデータを書き込むための書込
クロックを生成する。書き込みは、ＭＳＢフラグ抜去回
路７４からのＭＳＢフラグがデータ有りを示した場合
に、ＭＳＢ以外の７ビットについて行われる。
クロック７２に基づいてＳＯＨ情報を抜去する。ＭＳＢ
フラグ抜去回路７４は、装置内ギャップドクロック７２
に基づいてペイロード部分の各バイトのＭＳＢフラグを
検出し、書込制御回路７７およびパルスカウント比較回
路７５へ制御信号として出力する。ＭＳＢ以外の７ビッ
トはエラスティックストア７８へ送られる。書込制御回
路７７は、ＭＳＢフラグ抜去回路７４からのＭＳＢフラ
グ情報と装置内ギャップドクロック７２に基づいて、エ
ラスティックストア７８へデータを書き込むための書込
クロックを生成する。書き込みは、ＭＳＢフラグ抜去回
路７４からのＭＳＢフラグがデータ有りを示した場合
に、ＭＳＢ以外の７ビットについて行われる。
【００３４】パルスカウント比較回路７５は、ＳＴＭ−
Ｎフレームのフレームパルス周期ごとに、ＭＳＢフラグ
抜去回路７４からの制御信号をもとにＭＳＢフラグ有り
の総数を計数し、ＳＴＭ−Ｎフレーム周期時間内の局内
信号のデータ総数を計数する。さらに、その結果をもと
に、ＶＣＯ７１の出力クロックの分周数を割り出して可
変カウンタ７６へ与える。可変カウンタ７６は、ＶＣＯ
７１の出力クロックをその値で分周して分周クロックを
生成する。
Ｎフレームのフレームパルス周期ごとに、ＭＳＢフラグ
抜去回路７４からの制御信号をもとにＭＳＢフラグ有り
の総数を計数し、ＳＴＭ−Ｎフレーム周期時間内の局内
信号のデータ総数を計数する。さらに、その結果をもと
に、ＶＣＯ７１の出力クロックの分周数を割り出して可
変カウンタ７６へ与える。可変カウンタ７６は、ＶＣＯ
７１の出力クロックをその値で分周して分周クロックを
生成する。
【００３５】また、パルスカウント比較回路７５は、Ｓ
ＴＭ−Ｎフレームのフレームパルス周期ごとに、可変カ
ウンタ７６からの分周クロックパルス数を計数し、ＭＳ
Ｂフラグ有りの総数と比較する。その比較結果により、
分周クロックパルスの繰り返し周波数と局内信号のビッ
トレートの大小に応じた位相制御信号をＶＣＯ７１へ送
出する。オン／オフ回路８０は、タイマ７９で設定され
た時間経過後、すなわち可変カウンタ７６で分周クロッ
クが生成された後に、フィードバック回路が働くように
するためのスイッチである。これにより、局内信号のビ
ットレートと同じ繰り返し周波数を有する分周クロック
が生成される。
ＴＭ−Ｎフレームのフレームパルス周期ごとに、可変カ
ウンタ７６からの分周クロックパルス数を計数し、ＭＳ
Ｂフラグ有りの総数と比較する。その比較結果により、
分周クロックパルスの繰り返し周波数と局内信号のビッ
トレートの大小に応じた位相制御信号をＶＣＯ７１へ送
出する。オン／オフ回路８０は、タイマ７９で設定され
た時間経過後、すなわち可変カウンタ７６で分周クロッ
クが生成された後に、フィードバック回路が働くように
するためのスイッチである。これにより、局内信号のビ
ットレートと同じ繰り返し周波数を有する分周クロック
が生成される。
【００３６】エラスティックストア７８は、この分周ク
ロックを読出クロックとして局内信号を読み出す。な
お、本実施例では、パルスカウント比較回路７５の計数
比較にＳＴＭ−Ｎフレームのフレームパルスを用いた
が、１／９フレームパルス等の他の繰り返し周波数を有
する制御信号を用いて計数比較を行ってもよい。
ロックを読出クロックとして局内信号を読み出す。な
お、本実施例では、パルスカウント比較回路７５の計数
比較にＳＴＭ−Ｎフレームのフレームパルスを用いた
が、１／９フレームパルス等の他の繰り返し周波数を有
する制御信号を用いて計数比較を行ってもよい。
【００３７】
【発明の効果】以上説明したように、本発明により、任
意の速度の局内信号をＳＴＭ−Ｎフレームのペイロード
内へマッピングし、ペイロード内にマッピングされた任
意の速度の局内信号をデマッピングするビットレートフ
レキシブルな局内インタフェース回路を実現することが
できる。
意の速度の局内信号をＳＴＭ−Ｎフレームのペイロード
内へマッピングし、ペイロード内にマッピングされた任
意の速度の局内信号をデマッピングするビットレートフ
レキシブルな局内インタフェース回路を実現することが
できる。
【図１】局内信号受信インタフェース部の実施形態を示
すブロック図。
すブロック図。
【図２】局内信号送信インタフェース部の実施形態を示
すブロック図。
すブロック図。
【図３】受信側分周クロック選択部１３における局内信
号ビットレートの算出方法を示す図。
号ビットレートの算出方法を示す図。
【図４】受信側分周クロック選択部１３におけるタイマ
を用いた局内信号ビットレートの算出方法を示す図。
を用いた局内信号ビットレートの算出方法を示す図。
【図５】ＶＣＯ出力クロックのパルス数の最小値の検出
方法を示す図。
方法を示す図。
【図６】受信側位相制御部１５の位相比較回路の構成お
よび動作を示す図。
よび動作を示す図。
【図７】第１のマッピング／デマッピング方法を示す
図。
図。
【図８】第２のマッピング／デマッピング方法を示す
図。
図。
【図９】第１のマッピング／デマッピング方法における
クロック再生手順を示す図。
クロック再生手順を示す図。
【図１０】第２のマッピング／デマッピング方法におけ
るクロック再生手順を示す図。
るクロック再生手順を示す図。
【図１１】局内信号受信インタフェース部の実施例構成
を示すブロック図。
を示すブロック図。
【図１２】局内信号送信インタフェース部の実施例構成
を示すブロック図。
を示すブロック図。
１１ 受信ＩＦ部 １２，２１ ＶＣＯ １３ 受信側分周クロック選択部 １４，２６ 可変１／Ｎカウンタ １５ 受信側位相制御部 １６，２２ ギャップドクロック生成部 １７，２３ 装置内クロック １８ ペイロードマッピング部 １９ ＳＯＨ挿入部 ２４ ＳＯＨ抜去部 ２５ 送信側分周クロック選択部 ２７ 送信側位相制御部 ２８ ペイロードデマッピング部 ２９ 送信ＩＦ部 ３１，３２ セット・リセット型フリップフロップ（Ｓ
ＲＦＦ） ３３ 電力比較器
ＲＦＦ） ３３ 電力比較器
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04J 3/00 - 3/26 H04L 5/22 - 5/26 H04L 12/00 H04L 7/00 - 7/10 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (8)
- 【請求項１】 局内信号を受信する局内信号受信インタ
フェース部と、局内信号を送信する局内信号送信インタ
フェース部とを備え、前記局内信号をＳＴＭ−Ｎフレー
ムのペイロード内へマッピングおよびデマッピングする
局内インタフェース回路において、 前記局内信号受信インタフェース部は、 低速局内信号を受信する受信ＩＦ部と、 受信した局内信号のクロック生成用のクロックを発生す
る第１のＶＣＯと、 前記局内信号と前記第１のＶＣＯの出力クロックを比較
し、前記局内信号のビットレートに見合った前記第１の
ＶＣＯの出力クロックの分周数Ｎを出力する受信側分周
クロック選択部と、 前記分周数Ｎに基づいて前記第１のＶＣＯの出力クロッ
クを分周する第１の可変１／Ｎカウンタと、 前記局内信号の位相と前記第１の可変１／Ｎカウンタか
ら出力される第１の分周クロックの位相とを比較し、そ
の位相誤差が小さくなるように前記第１のＶＣＯを制御
する受信側位相制御部と、 装置内クロックからＳＴＭ−Ｎフレームのセクションオ
ーバヘッド（ＳＯＨ）部分をインヒビットした第１の制
御用クロックを生成する第１のギャップドクロック生成
部と、 前記第１の分周クロックと前記第１の制御用クロックを
用いて、前記局内信号をＳＴＭ−Ｎフレームのペイロー
ド内へマッピングするペイロードマッピング部と、 前記第１の制御用クロックを用いて、前記ＳＯＨ部分の
情報をＳＯＨの各バイトへ挿入するＳＯＨ挿入部とを備
え、 前記局内信号送信インタフェース部は、 送信する局内信号のクロック再生用のクロックを発生す
る第２のＶＣＯと、 装置内クロックからＳＴＭ−Ｎフレームのセクションオ
ーバヘッド（ＳＯＨ）部分をインヒビットした第２の制
御用クロックを生成するギャップドクロック生成部と、 前記第２の制御用クロックを用いてＳＯＨ部分の情報を
抜去するＳＯＨ抜去部と、 前記ＳＴＭ−Ｎフレームのペイロード内に存在する前記
局内信号のデータ個数を計数し、その結果をもとに前記
第２のＶＣＯの出力クロックの分周数Ｎを出力する送信
側分周クロック選択部と、 前記分周数Ｎに基づいて前記第２のＶＣＯの出力クロッ
クを分周する第２の可変１／Ｎカウンタと、 前記送信側分周クロック選択部で計数したデータ個数と
前記第２の可変１／Ｎカウンタから出力される第２の分
周クロック数とを比較し、その数が一致するように前記
第２のＶＣＯを制御する送信側位相制御部と、 前記第２の分周クロックと前記第２の制御用クロックを
用いて、前記ＳＴＭ−Ｎフレームのペイロード内から局
内信号をデマッピングするペイロードデマッピング部
と、 前記ペイロードデマッピング部の出力を低速局内信号と
して送信する送信ＩＦ部とを備えたことを特徴とする局
内インタフェース回路。 - 【請求項２】 請求項１に記載の局内インタフェース回
路において、 受信側分周クロック選択部は、受信した局内信号のハイ
レベルの時間内における第１のＶＣＯの出力クロックパ
ルス数を計数する手段と、この計数結果をもとに局内信
号のビットレートに見合った第１のＶＣＯの出力クロッ
クの分周数Ｎを算出する手段とを含むことを特徴とする
局内インタフェース回路。 - 【請求項３】 請求項２に記載の局内インタフェース回
路において、 クロックパルス数を計数する手段は、所定時間を与える
タイマと、この所定時間内に計数された第１のＶＣＯの
出力クロックパルス数のうち最小値を算出する手段とに
より構成されたことを特徴とする局内インタフェース回
路。 - 【請求項４】 請求項３に記載の局内インタフェース回
路において、 クロックパルス数の最小値を算出する手段は、計数され
たクロックパルス数をラッチし、このラッチ状態のクロ
ックパルス数と新たに計数されたクロックパルス数を大
小比較し、新たに計数されたクロックパルス数が小さけ
ればその値をラッチする手段により構成されたことを特
徴とする局内インタフェース回路。 - 【請求項５】 請求項１に記載の局内インタフェース回
路において、 受信側位相制御部は、局内信号の位相と第１の分周クロ
ックの位相とを比較する２段のラッチ回路で構成された
ことを特徴とする局内インタフェース回路。 - 【請求項６】 請求項１に記載の局内インタフェース回
路において、 第１のＶＣＯまたは第２のＶＣＯの少なくとも１つの発
振周波数がＳＴＭ−Ｎフレームのビットレートよりも高
く設定されたことを特徴とする局内インタフェース回
路。 - 【請求項７】 請求項１に記載の局内インタフェース回
路において、 ペイロードマッピング部は、ＳＴＭ−Ｎフレームの１フ
レーム時間内の局内信号を保持し、ＳＯＨのポインタ値
が示すＳＴＭ−Ｎフレームのペイロード位置から順に保
持された局内信号を取り出してマッピングする構成であ
り、 ＳＯＨ挿入部は、ＳＯＨのある未定義バイトにマッピン
グを行う局内信号データ数を情報として挿入する構成で
あり、 送信側分周クロック選択部は、ＳＯＨのある未定義バイ
トからデマッピングを行う局内信号データ数を検出する
構成であり、 送信側位相制御部は、検出された局内信号データ数と第
２の分周クロック数とを比較する構成であり、 ペイロードデマッピング部は、ＳＯＨのポインタ値が示
すＳＴＭ−Ｎフレームのペイロード位置から局内信号デ
ータ数分だけ順に局内信号をデマッピングする構成であ
ることを特徴とする局内インタフェース回路。 - 【請求項８】 請求項１に記載の局内インタフェース回
路において、 ペイロードマッピング部は、ＳＴＭ−Ｎフレームのペイ
ロード内の各バイトの所定のビットをデータ有りまたは
データ無しを示すフラグとして用い、他の７ビットを実
際のペイロードとして局内信号をマッピングする構成で
あり、 送信側分周クロック選択部は、ＳＴＭ−Ｎフレームパル
ス等をトリガにペイロード内の各バイトの所定のビット
フラグからデマッピングを行う局内信号データ数を検出
する構成であり、 送信側位相制御部は、検出された局内信号データ数と第
２の分周クロック数とを比較する構成であり、 ペイロードデマッピング部は、前記所定のビットフラグ
がデータ有りを示す場合のみ、そのバイトの他の７ビッ
トをデマッピングする構成であることを特徴とする局内
インタフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33934696A JP3355577B2 (ja) | 1996-12-19 | 1996-12-19 | 局内インタフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33934696A JP3355577B2 (ja) | 1996-12-19 | 1996-12-19 | 局内インタフェース回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10178408A JPH10178408A (ja) | 1998-06-30 |
| JP3355577B2 true JP3355577B2 (ja) | 2002-12-09 |
Family
ID=18326588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33934696A Expired - Lifetime JP3355577B2 (ja) | 1996-12-19 | 1996-12-19 | 局内インタフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3355577B2 (ja) |
-
1996
- 1996-12-19 JP JP33934696A patent/JP3355577B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10178408A (ja) | 1998-06-30 |
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