JP2001007697A - 信号変換回路、半導体装置、基準信号発生装置及び電子時計 - Google Patents

Abstract

(57)【要約】 【課題】 少ない入力端子の数に対して多くの変換信号
を得る。 【解決手段】 入力端子２１０と高電圧ライン３０４と
を接続するプリント配線２３１の途中に高圧側断線部２
３３を形成し、入力端子２１０と低電圧ライン３０５と
を接続するプリント配線２３２の途中に低圧側断線部２
３４を形成する。また、処理部２２０からは２個の変換
信号Ｑ1，Ｑ2が出力される。そして、低圧側切断部２３
４を切断した場合には、変換信号Ｑ1，Ｑ2は“Ｈ”状態
となり、高圧側切断部２３３を切断した場合には、変換
信号Ｑ1，Ｑ2は“Ｌ”状態となり、圧側切断部２３３，
２３４を切断した場合には、変換信号Ｑ1が“Ｈ”状
態、Ｑ2は“Ｌ”状態となる。１個の入力信号Ｓxの３状
態を、２個の変換信号Ｑ1，Ｑ2のに設定することによ
り、３つの異なるデータとして取込むことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば発振回路か
ら出力される基準信号の周波数を調整するのに用いて好
適な信号変換回路、半導体装置、基準信号発生装置及び
電子時計に関する。

【０００２】

【従来の技術】発振回路としては、例えば電子時計を駆
動するための基本クロック信号を発生する水晶発振回路
等がある。この種の水晶発振回路は、水晶発振子の固有
振動数を固有発振周波数とし、この周波数を有する基本
クロック信号を出力するものである。しかし、水晶発振
回路から出力される基本クロック信号の発振周波数に僅
かな誤差があった場合、それが長時間に亘って累積させ
ると、例えば当該発信回路をアナログ時計に用いたとき
には、大きな時間差が発生してしまう。このため、この
累積誤差を低減させるために、基本クロック信号の発振
周波数を調整するものが知られている。

【０００３】また、水晶発振回路は、多くの場合、例え
ばアナログ式時計などの携帯型電子機器に組込むために
集積回路（ＩＣ）化され、周波数を微調整するための調
整用トリマコンデンサ、その他のコンデンサを外付けし
ている。一方、電子時計では、分周回路およびアナログ
時計などの機械装置用の制御回路が設けられている。こ
のため、水晶発振回路では、制御回路を駆動するために
基本クロック信号の周波数を絶対時間（例えば、１秒）
に調整する場合、外付けコンデンサの静電容量を変える
ことによって行っている。しかし、水晶発振回路は、そ
の内部インピーダンスが高いため、静電気などによりＩ
Ｃが破壊され易く、調整作業に相当の注意が必要であっ
た。

【０００４】そこで、この問題を解決する手段として、
特開平６−２７２６５号公報には、水晶発振回路の後段
に周波数を調整する回路を接続した基準信号発生装置が
開示されている。

【０００５】この種の基準信号発生装置が適用された電
子時計は、基本クロック信号を出力する発振回路と、該
発振回路から出力される基本クロック信号を順次分周す
る複数個の分周回路を備えた分周回路群と、論理緩急デ
ータを生成する論理緩急データ生成回路と、前記論理緩
急データに基づいて所定の周期毎に前記各分周回路をそ
れぞれセット／リセットするセット／リセット信号を出
力するセット／リセット信号出力回路と、前記分周回路
から出力される基準信号を受けて駆動信号を発生する駆
動信号発生回路と、該駆動信号発生回路から出力される
駆動信号によって時刻表示を行う表示装置と、を備えて
構成されている。

【０００６】また、論理緩急データ生成回路は、図８お
よび図９に示すように構成されている。ここで、論理緩
急データ生成回路は、図９に示すように、他の回路等と
一緒にチップ（半導体基板）に形成され、該チップを有
する半導体装置としてのＩＣ１は基板２上に実装されて
いる。そして、該ＩＣ１には電源３から高電圧ライン
４，低電圧ライン５を介して高電位側電圧Ｖdd，低電位
側電圧Ｖssが印加される。なお、６は水晶発振回路の水
晶発振子を示している。

【０００７】１１は論理緩急データ生成回路で、該論理
緩急データ生成回路１１は、“ハイインピーダンス”ま
たは“Ｈ”の２つの状態のうちいずれか一方の状態を入
力信号Ｓaとして入力する入力端子１２と、前記入力信
号Ｓaに基づいて“Ｈ”または“Ｌ”の論理緩急データ
Ｓb（変換信号）を出力する処理部１３と、を具備して
構成されている。

【０００８】ここで、処理部１３は、サンプリング信号
ＳＰに基づいて入力端子１２を低電圧ライン５にプルダ
ウン抵抗１４を介して接続するプルダウン側スイッチ１
５と、前記入力信号Ｓaとサンプリング信号ＳＰとに基
づいて信号Ｓcを出力するアンド回路１６と、前記信号
Ｓcとサンプル信号ＳＰとを受けて論理緩急データＳbを
出力するＤ型のフリップフロップ回路１７（以下、ＦＦ
１７という）とによって構成され、前記ＦＦ１７では、
Ｄ端子にアンド回路１６からの信号Ｓcが入力され、Ｃ
Ｌ端子にサンプル信号ＳＰが入力される。

【０００９】１８は入力信号設定回路で、該入力信号設
定回路１８は、基板２上で入力端子１２と高電圧ライン
４との間を接続するプリント配線１９と、該プリント配
線１９の途中に形成された切断部２０とによって構成さ
れている。そして、該入力信号設定回路１８では、切断
部２０を切断するか否かにより、入力端子１２を“ハイ
インピーダンス”または“Ｈ”の状態に設定するもので
ある。

【００１０】そして、論理緩急データ生成回路１１で
は、切断部２０が切断されている場合には、入力端子１
２が“ハイインピーダンス”となり、“Ｈ”となるサン
プリング信号ＳＰが入力されたとき、入力端子１２はプ
ルダウン抵抗１４を介して低電圧ライン３に接続されて
“Ｌ”状態となり、論理緩急データＳbは“Ｌ”とな
る。一方、切断部２０が切断されていない場合には、入
力端子１２が“Ｈ”となり、“Ｈ”となるサンプリング
信号ＳＰが入力されて、入力端子１２がプルダウン抵抗
１４を介して低電圧ライン３に接続されたとしても、入
力端子１２は“Ｈ”状態となり、論理緩急データＳbは
“Ｈ”となる。

【００１１】さらに、図９では、３個の論理緩急データ
Ｓbが必要な場合であるから、ＩＣ１の入力端子を３個
とし、これらの入力端子と高電圧ライン４との間を接続
するプリント配線１９を配線部１９Ａ，１９Ｂ，１９Ｃ
とし、該配線部１９Ａ，１９Ｂ，１９Ｃに対して断線部
２０Ａ，２０Ｂ，２０Ｃをそれぞれ形成することによっ
て、入力信号設定回路１８を構成している。

【００１２】このように、従来技術による論理緩急デー
タ生成回路１１では、入力信号設定回路１８によって、
入力端子１２を“ハイインピーダンス”または“Ｈ”の
２つの状態のうちいずれか一方の状態を選択し、論理緩
急データＳbの“Ｈ”、“Ｌ”を設定するようにしてい
る。このため、基板２上にＩＣ１を実装した後であって
も、論理緩急データＳbの“Ｈ”、“Ｌ”状態の設定
を、基板２上に形成したプリント配線１９を断線または
接続することによって行っている。

【００１３】この結果、従来技術では、水晶発振回路の
基本クロック信号における周波数に誤差があった場合で
も、論理緩急データ生成回路１１から出力される論理緩
急データＳbに基づいて分周回路群の各分周回路を順次
セット／リセットし、基準信号発生装置から出力される
基準信号の周期を絶対時間に近づけている。

【００１４】

【発明が解決しようとする課題】しかし、前述した従来
技術では、論理緩急データＳbの個数に対してＩＣ１に
は同数の入力端子１２が必要となり、倫理緩急データＳ
bが多く必要な場合には、入力端子１１の個数も増やさ
なくてはならない。ところが、本来ＩＣ１の端子数の増
大は、直接ＩＣチップ面積の増大につながるため、無闇
に端子数を増やすことができず、多数個の論理緩急デー
タＳbを得るためには、１個のＩＣ１で構成することが
困難になってしまう。さらに、複数個のＩＣ１を基板２
上に実装する場合には、大きな占有面積が必要になって
しまうという問題がある。

【００１５】本発明は、上述した事情に鑑みてなされた
もので、少ない入力端子の数によって多くの変換信号を
得ることのできる信号変換回路、半導体装置、基準信号
発生装置及び電子時計を提供することを目的とする。

【００１６】

【課題を解決するための手段】上述した課題を解決する
ため、請求項１記載の発明は、“Ｈ”、“Ｌ”または
“ハイインピーダンス”の３つの状態のうちいずれかの
状態を入力信号として入力する入力端子と、 前記入力
信号に基づいて“Ｈ，Ｈ”、“Ｌ，Ｈ”または“Ｌ，
Ｌ”の３つの組合わせのうち１つの組合わせによる２個
の変換信号を出力する処理部と、を備えたことを特徴と
している。

【００１７】請求項２記載の発明は、請求項１記載の信
号変換回路において、前記処理部は、第１のサンプリン
グ信号に基づいて前記入力端子を高電圧ライン側にプル
アップ抵抗を介して接続するプルアップ側スイッチと、
第２のサンプリング信号に基づいて前記入力端子を低
電圧ライン側にプルダウン抵抗を介して接続するプルダ
ウン側スイッチと、前記各サンプリング信号と前記入力
信号に基づいてディレイ信号を設定するディレイ信号設
定回路と、前記ディレイ信号と前記第１のサンプリング
信号とに基づいて第１の変換信号を生成する第１のフリ
ップフロップ回路と、前記ディレイ信号と前記第２のサ
ンプリング信号とに基づいて第２の変換信号を生成する
第２のフリップフロップ回路と、を具備することを特徴
としている。

【００１８】請求項３記載の発明は、請求項１記載の信
号変換回路において、前記入力信号の状態は、基板に設
けられる入力信号設定手段によって設定されることを特
徴としている。

【００１９】請求項４記載の発明は、請求項３記載の信
号変換回路において、前記入力信号設定手段は、前記入
力端子と高電圧ライン側との間、入力端子と低電圧ライ
ン側との間に接続されたスイッチング素子によって構成
し、該各スイッチング素子のうち少なくともいずれか一
方を切離すことを特徴としている。

【００２０】請求項５記載の発明は、請求項３記載の信
号変換回路において、前記入力信号設定手段は、前記入
力端子を高電圧ライン側または低電圧ライン側とのうち
少なくともいずれか一方を切離すことを特徴としてい
る。

【００２１】請求項６記載の発明は、請求項３記載の信
号変換回路において、前記入力信号設定手段は、前記入
力端子と高電圧ライン側との間、入力端子と低電圧ライ
ン側との間を接続するために前記基板に形成されたプリ
ント配線によって構成し、該各プリント配線を切断また
は断線部分をボンディングすることにより、前記入力端
子を高電圧ライン側または低電圧ライン側とのうち少な
くともいずれか一方を切離すことを特徴としている。

【００２２】請求項７記載の発明は、請求項１記載の信
号変換回路において、前記入力端子および処理部は、基
板上に実装した集積回路内に収容することを特徴として
いる。

【００２３】請求項８記載の発明は、請求項１記載の信
号変換回路において、当該処理部の後段には、前記各変
換信号に基づいて出力信号を設定する出力信号設定回路
を接続することを特徴としている。

【００２４】請求項９記載の発明は、請求項８記載の信
号変換回路において、前記信号変換回路の数は、出力信
号の数によって設定されることを特徴としている。

【００２５】請求項１０記載の発明は、“Ｈ”、“Ｌ”
または“ハイインピーダンス”の３つの状態のうちいず
れかの状態を入力信号として入力する入力端子に接続さ
れ、前記入力信号に基づいて“Ｈ，Ｈ”、“Ｌ，Ｈ”ま
たは“Ｌ，Ｌ”の３つの組合わせのうち１つの組合わせ
による２個の変換信号を出力する処理部を半導体基板上
に形成したことを特徴としている。

【００２６】請求項１１記載の発明は、基本クロック信
号を出力する発振回路と、該発振回路から出力される基
本クロック信号を順次分周する複数個の分周回路を備え
た分周回路群と、論理緩急データを生成する論理緩急デ
ータ生成回路と、前記論理緩急データに基づいて所定の
周期毎に前記各分周回路をそれぞれセット／リセットす
るセット／リセット信号を出力するセット／リセット信
号出力回路と、を備えてなる基準信号発生装置であっ
て、前記論理緩急データ生成回路は、“Ｈ”、“Ｌ”ま
たは“ハイインピーダンス”の３つの状態のうちいずれ
かの状態を入力信号として入力する入力端子と、前記入
力信号に基づいて“Ｈ，Ｈ”、“Ｌ，Ｈ”または“Ｌ，
Ｌ”の３つの組合わせのうち１つの組合わせによる２個
の変換信号を出力する処理部と、前記各変換信号に基づ
いて論理緩急データを設定するデータ設定回路と、を具
備することを特徴としている。

【００２７】請求項１２記載の発明は、請求項１１記載
の基準信号発生装置において、前記処理部は、第１のサ
ンプリング信号に基づいて前記入力端子を高電圧ライン
側にプルアップ抵抗を介して接続するプルアップ側スイ
ッチと、第２のサンプリング信号に基づいて前記入力端
子を低電圧ライン側にプルダウン抵抗を介して接続する
プルダウン側スイッチと、前記各サンプリング信号と前
記入力信号に基づいてディレイ信号を設定するディレイ
信号設定回路と、前記ディレイ信号と前記第１のサンプ
リング信号とに基づいて第１の変換信号を生成する第１
のフリップフロップ回路と、前記ディレイ信号と前記第
２のサンプリング信号とに基づいて第２の変換信号を生
成する第２のフリップフロップ回路と、を具備したこと
を特徴としている。

【００２８】請求項１３記載の発明は、請求項１１記載
の基準信号発生装置において、前記各サンプリング信号
は、前記分周回路群から出力される基準信号を用いるこ
とを特徴としている。

【００２９】請求項１４記載の発明は、請求項１１記載
の基準信号発生装置において、前記セット／リセット信
号出力回路は、前記分周回路群から出力される基準信号
に基づいて緩急周期信号を生成する緩急周期信号生成回
路と、前記緩急周期信号と前記基準クロック信号とに基
づいて緩急実行タイミング信号を生成する緩急実行タイ
ミング信号生成回路と、前記論理緩急データと前記緩急
実行タイミング信号とに基づき、前記分周回路群の各分
周回路に向けて出力されるセット／リセット信号を制御
するセット／リセット信号制御回路と、を備えることを
特徴としている。

【００３０】請求項１５記載の発明は、基本クロック信
号を出力する発振回路と、該発振回路から出力される基
本クロック信号を順次分周する複数個の分周回路を備え
た分周回路群と、論理緩急データを生成する論理緩急デ
ータ生成回路と、前記論理緩急データに基づいて所定の
周期毎に前記各分周回路をそれぞれセット／リセットす
るセット／リセット信号を出力するセット／リセット信
号出力回路と、前記分周回路から出力される基準信号を
受けて駆動信号を発生する駆動信号発生回路と、該駆動
信号発生回路から出力される駆動信号によって時刻表示
を行う表示装置と、を備えてなる電子時計であって、前
記論理緩急データ生成回路は、“Ｈ”、“Ｌ”または
“ハイインピーダンス”の３つの状態のうちいずれかの
状態を入力信号として入力する入力端子と、前記入力信
号に基づいて“Ｈ，Ｈ”、“Ｌ，Ｈ”または“Ｌ，Ｌ”
の３つの組合わせのうち１つの組合わせによる２個の変
換信号を出力する処理部と、前記各変換信号に基づいて
論理緩急データを設定するデータ設定回路と、を具備す
ることを特徴としている。

【００３１】請求項１６記載の発明は、請求項１５記載
の電子時計において、前記処理部は、第１のサンプリン
グ信号に基づいて前記入力端子を高電圧ライン側にプル
アップ抵抗を介して接続するプルアップ側スイッチと、
第２のサンプリング信号に基づいて前記入力端子を低電
圧ライン側にプルダウン抵抗を介して接続するプルダウ
ン側スイッチと、前記各サンプリング信号と入力信号に
基づいてディレイ信号を設定するディレイ信号設定手段
と、前記ディレイ信号と前記第１のサンプリング信号と
に基づいて第１の変換信号を生成する第１のフリップフ
ロップ回路と、前記ディレイ信号と前記第２のサンプリ
ング信号とに基づいて第２の変換信号を生成する第２の
フリップフロップ回路と、前記各変換信号に基づいて論
理緩急データを設定するデータ設定回路と、を具備した
ことを特徴としている。

【００３２】請求項１７記載の発明は、請求項１５記載
の電子時計において、前記各サンプリング信号は、前記
分周回路群から出力される基準信号を用いることを特徴
としている。

【００３３】請求項１８記載の発明は、請求項１５記載
の電子時計において、前記セット／リセット信号出力回
路は、前記分周回路群から出力される基準信号に基づい
て緩急周期信号を生成する緩急周期生成回路と、前記緩
急周期信号と前記基本クロック信号とに基づいて緩急実
行タイミング信号を生成する緩急実行タイミング信号生
成回路と、 前記論理緩急データと前記緩急実行タイミ
ング信号とに基づき、前記分周回路群の各分周回路に向
けて出力されるセット／リセット信号を制御するセット
／リセット信号出力回路と、を備えることを特徴として
いる。

【００３４】

【発明の実施の形態】まず、本発明による実施形態を図
１ないし図７を参照しつつ説明する。 〔１〕 実施形態の概略 ここで、本発明による信号変換回路を備えた基準信号発
生装置を、アナログ式の電子時計に適用した場合を例示
して説明する。なお、本実施形態では、説明の簡便化の
ために論理緩急を３ｂｉｔで行う回路を例示して述べ
る。この電子時計は、後述する基準信号発生装置１０１
と、表示板上に位置した指針（いずれも図示せず）を作
動させるモータ１５０と、前記基準信号発生装置１０１
から出力される制御信号ＳDを受けて、該モータ１５０
を駆動させるモータ駆動回路１６０とによって構成され
ている。

【００３５】〔２〕 基準信号発生装置の構成 〈２・１〉 基準信号発生装置の全体構成 １０１は基準信号発生装置で、該基準信号発生装置１０
１は、３２ＫＨｚの固有周波数を有する水晶発振子１１
１を備え、基本クロック信号Ｓ0（基本周波数ｆ0＝３２
ＫＨｚ）を出力する発振回路１１０と、セット／リセッ
ト信号ＳA，ＳB，ＳCを受けてデータセットを行う１／
２分周回路１２１，１２２，１２３からなる分周回路群
１２０と、該分周回路群１２０から出力される信号Ｓ3
を受けて基準信号となる制御信号ＳDを出力すべく、多
段の分周回路からなる制御信号発生回路１３０と、前記
制御信号ＳDと後述する論理緩急データＡ，Ｂ，Ｃとに
基づいてセット／リセット信号ＳA，ＳB，ＳCを、分周
回路群１２０の分周回路１２１，１２２，１２３に向け
て出力するセット／リセット信号出力回路１４０と、例
えば３ｂｉｔの論理緩急データＡ，Ｂ，Ｃを生成する後
述の論理緩急データ生成回路２００と、を具備して構成
されている。

【００３６】なお、本実施形態では、制御信号ＳDが例
えば時計の秒針を駆動させるための基準信号となる絶対
時間（例えば、１秒）に相当している。さらに、駆動信
号発生回路１３０の後段には、制御信号ＳDを受けてモ
ータ１５０を駆動させる駆動信号ＳEを出力するモータ
駆動回路１６０が接続されている。

【００３７】〈２・２〉 分周回路群の構成 ここで、分周回路群１２０の分周回路１２１，１２２，
１２３は、データセット機能付き１／２分周回路によっ
てそれぞれ構成されている。これにより、分周回路１２
１では、基本クロック信号Ｓ0を受けて信号Ｓ1（周波数
ｆ1＝１６ＫＨｚ）を出力し、分周回路１２２では、信
号Ｓ1を受けて信号Ｓ2（周波数ｆ2＝８ＫＨｚ）を出力
する。また、分周回路１２３では、信号2を受けて信号
Ｓ3（周波数ｆ3＝４ＫＨｚ）を出力する。

【００３８】さらに、分周回路群１２０においては、分
周回路１２１，１２２．１２３のＳ端子に入力されるセ
ット／リセット信号ＳA,ＳB，ＳCによってそれぞれ周期
が緩急される。即ち、分周回路１２１では、Ｓ端子に入
力されるセット／リセット信号ＳAが「Ｈ」の場合には
１／３２ＫＨｚ＝３２μｓｅｃだけ周期が緩急され、分
周回路１２２では、Ｓ端子に入力されるセット／リセッ
ト信号ＳBが「Ｈ」の場合には１／１６ＫＨｚ＝６３μ
ｓｅｃだけ周期が緩急される。また、分周回路１２３で
は、Ｓ端子に入力されるセット／リセット信号ＳCが
「Ｈ」の場合には１／８ＫＨｚ＝１２５μｓｅｃだけ周
期が緩急されることになる。

【００３９】〈２・３〉 セット／リセット信号出力回
路の構成 次に、セット／リセット信号出力回路１４０は、制御信
号発生回路１３０から出力される制御信号ＳDを受けて
緩急周期信号ＳF を生成する緩急周期信号生成回路１４
１と、緩急周期信号ＳFと３２ＫＨｚの基本クロック信
号Ｓ0とに基づいて緩急実行タイミング信号ＳGを生成す
る緩急実行タイミング信号生成回路１４２と、緩急実行
タイミング信号ＳGが“Ｈ”のとき、補正データＡ，
Ｂ，Ｃを１／２分周器１２１，１２２，１２３に向けて
セット／リセット信号ＳA，ＳB，ＳCとして送信するセ
ット／リセット信号制御回路１４５と、前記緩急周期信
号生成回路１４１から論理緩急データ生成回路２００に
向けて第１のサンプリング信号ＳＰ1として出力される
緩急周期信号ＳFにディレイを掛けて第２のサンプリン
グ信号ＳＰ2を発生させるディレイ回路１４９と、を有
している。

【００４０】さらに、緩急実行タイミング信号形成回路
１４２は、基本クロック信号Ｓ0がＣＬ端子に入力さ
れ、緩急周期信号ＳFがＤ端子に入力され、反転出力Ｘ
Ｍからラッチ信号を出力するラッチ回路１４３と、前記
ラッチ信号と緩急周期信号ＳFとを受けて緩急実行タイ
ミング信号ＳGを出力するＮＯＲゲート１４４とによっ
て構成されている。また、セット／リセット信号制御回
路１４５はＡＮＤゲート１４６，１４７，１４８から構
成されている。

【００４１】〈２・４〉 論理緩急データ生成回路の構
成 次に、図２ないし図６を参照しつつ、本実施形態の特徴
となる論理緩急データ生成回路について説明する。ここ
で、論理緩急データ生成回路は、図２に示すように、他
の回路と一緒にチップ（半導体基板）に形成され、該チ
ップを有する半導体装置としてのＩＣ３０１は基板３０
２上に実装されている。そして、該ＩＣ３０１には電源
３０３から高電圧ライン３０４，低電圧ライン３０５を
介して高電位側電圧Ｖdd，低電位側電圧Ｖssが印加され
る。なお、１１１は水晶発振回路１１０の水晶発振子を
示している。

【００４２】２００は論理緩急データ生成回路で、該論
理緩急データ生成回路２００は、図３に示すように、
“Ｈ”、“Ｌ”または“ハイインピーダンス”の３つの
状態のうちいずれかの状態を入力信号Ｓxとして入力す
る入力端子２１０Ａ，２１０Ｂ（以下、合わせて入力端
子２１０という）と、該入力端子２１０Ａ，２１０Ｂを
介してそれぞれ入力される前記入力信号Ｓxに基づいて
““Ｈ，Ｈ”、“Ｌ，Ｈ”または“Ｌ，Ｌ”の３つの組
合わせのうち１つの組合わせによる２個の変換信号をそ
れぞれ出力する処理部２２０Ａ，２２０Ｂ（以下、合わ
せて処理部２２０という）と、合わせて４個の変換信号
に基づいて例えば論理緩急データＡを設定するデコーダ
２４０と、を具備して構成されている。なお、入力端子
２１０Ａ，２１０Ｂの入力側には、該入力端子２１０
Ａ，２１０Ｂを“Ｈ”、“Ｌ”または“ハイインピーダ
ンス”の３つの状態のうちいずれかの状態に設定する入
力信号設定回路２３０Ａ，２３０Ｂ（以下、合わせて入
力信号設定回路２３０という）がそれぞれ接続されてい
る。

【００４３】〈２・４・１〉 処理部の構成 ここで、処理部について説明するに、なおここでは一方
の処理部２２０Ａについてのみ説明することによって、
他方の処理部２２０Ｂについての説明は省略するものと
する。処理部２２０Ａは、第１のサンプリング信号ＳＰ
1に基づいて入力端子２１０を高電圧ライン３０４にプ
ルアップ抵抗２２１を介して接続するプルアップ側スイ
ッチ２２２と、第２のサンプリング信号ＳＰ2に基づい
て入力端子２１０を低電圧ライン３０５にプルダウン抵
抗２２３を介して接続するプルダウン側スイッチ２２４
と、前記サンプリング信号ＳＰ1，ＳＰ2と前記入力信号
Ｓxに基づいてディレイ信号ＳYを設定するディレイ信号
設定回路２２５と、前記ディレイ信号ＳYと第１のサン
プル信号ＳＰ1とを受けて変換信号Ｑ1を出力する第１の
Ｄ型フリップフロップ回路２２６（以下、第１のＦＦ２
２６という）と、前記ディレイ信号ＳYと第２のサンプ
ル信号ＳＰ2とを受けて変換信号Ｑ2を出力する第２のＤ
型フリップフロップ回路２２７（以下、第２のＦＦ２２
７という）と、によって構成されている。また、ＦＦ２
２６，２２７では、Ｄ1，Ｄ2端子にディレイ信号設定回
路２２５からのディレイ信号ＳYが入力され、ＣＬ1，Ｃ
Ｌ2端子にサンプル信号ＳＰ1，ＳＰ2が入力される。さ
らに、ディレイ信号設定回路２２５は、ＯＲゲート２２
５ＡとＡＮＤゲート２２５Ｂとによって構成されてい
る。

【００４４】そして、処理部２２０Ａでは、入力端子２
１０Ａが高電圧ライン３０４に接続されて入力信号Ｓx
が“Ｈ”状態のときには、サンプリング信号ＳＰ1，Ｓ
Ｐ2のいずれかが“Ｈ”のときに、ディレイ信号設定回
路２２５から出力されるディレイ信号ＳYが“Ｈ”とな
り、ＦＦ２２６，２２７から出力される変換信号Ｑ1A、
Ｑ2Aは両方とも“Ｈ”状態となる。また、入力端子２１
０Ａが低電圧ライン３０５に接続されて入力信号Ｓxが
“Ｌ”の状態のときには、サンプリング信号ＳＰ1，Ｓ
Ｐ2のいずれか一方が“Ｈ”のときに、ディレイ信号設
定回路２２５から出力されるディレイ信号ＳYが“Ｌ”
となり、ＦＦ２２６，２２７から出力される変換信号Ｑ
1A、Ｑ2Aは両方とも“Ｌ”状態となる。さらに、入力端
子２１０Ａをいずれの電圧ライン３０４，３０５にも接
続せずに電気的に浮いた状態にして入力信号Ｓxを“ハ
イインピーダンス”状態としたときには、第１のサンプ
リング信号ＳＰ1が“Ｈ”のときのみ、ディレイ信号設
定回路２２５から出力されるディレイ信号ＳYが“Ｈ”
となり、ＦＦ２２６から出力される変換信号Ｑ1Aは
“Ｈ”、ＦＦ２２７から出力される変換信号Ｑ2Aは
“Ｌ”となる。

【００４５】〈２・４・２〉 入力信号設定回路の構成 図３中の２３０Ａは入力信号設定回路で、該入力信号設
定回路２３０Ａは、基板３０２上で入力端子２１０Ａと
高電圧ライン３０４との間を接続するプリント配線２３
１Ａと、入力端子２１０Ａと低電圧ライン３０５との間
を接続するプリント配線２３２Ａと、前記プリント配線
２３１Ａの途中に形成された高圧側切断部２３３Ａと、
前記プリント配線２３２Ａの途中に形成された低圧側切
断部２３４Ａとによって構成されている。

【００４６】そして、入力信号設定回路２３０Ａでは、
高圧側切断部２３３Ａを切断することにより、入力端子
２１０Ａを低電圧ライン３０５に接続し、入力信号Ｓx
を“Ｌ”状態に設定する。一方、低圧側切断部２３４Ａ
を切断することにより、入力端子２１０Ａを高電圧ライ
ン３０４に接続し、入力信号Ｓxを“Ｈ”状態に設定す
る。さらに、切断部２３３Ａ，２３４Ａの両方を切断し
て入力端子２１０Ａを電気的に浮かせることにより、入
力信号Ｓxを“ハイインピーダンス”の状態に設定す
る。

【００４７】さらに、当該論理緩急データ生成回路２０
０では、前述した如く、低圧側切断部２３４Ａを切断し
て入力信号Ｓxを“Ｈ”状態にした場合には、処理部２
２０Ａにより変換信号Ｑ1A，Ｑ2Aの両方が“Ｈ”とな
り、また高圧側切断部２３３Ａを切断して入力信号Ｓx
を“Ｌ”状態にした場合には、処理部２２０Ａにより変
換信号Ｑ1A，Ｑ2Aの両方が“Ｌ”となる。さらに、切断
部２３３Ａ，２３４Ａを切断して入力端子２１０Ａを電
気的に浮いた状態にして入力信号Ｓxを“ハイインピー
ダンス”状態とした場合には、処理部２２０Ａにより変
換信号Ｑ1Aが“Ｌ”、変換信号Ｑ2Aが“Ｈ”となる。

【００４８】なお、他方の入力信号設定回路２３０Ｂに
おいても同様に構成されている。そして、図２に示すよ
うに、分周回路群１２０を制御するために３個の論理緩
急データＡ，Ｂ，Ｃが必要な場合には、ＩＣ３０１を２
個の入力端子２１０Ａ，２１０Ｂとし、一方の入力端子
２１０Ａと高電圧ライン３０４との間をプリント配線２
３１Ａ，２３１Ｂによって接続し、他方の入力端子２１
０Ｂと低電圧ライン３０５との間をプリント配線２３２
Ａ，２３２Ｂによって接続する。そして、プリント配線
２３１Ａ，２３１Ｂの途中には高圧側切断部２３３Ａ，
２３３Ｂを形成し、プリント配線２３２Ａ，２３２Ｂの
途中には低圧側切断部２３４Ａ，２３４Ｂを形成する。
これによって、前記入力信号設定回路２３０Ａ，２３０
Ｂをそれぞれ構成している。

【００４９】〈２・４・３〉 デコーダの構成 次に、データ設定回路としてのデコーダについて説明す
るに、このデコーダには、３個の論理緩急データＡ，
Ｂ，Ｃを得るために、２組の処理部２２０Ａ，２２０Ｂ
から出力される４個の変換信号Ｑ1A，Ｑ2A，Ｑ1B，Ｑ2B
が入力される。２４０はデコーダで、該デコーダ２４０
は、図５に示すように、論理緩急データＡを得るための
第１デコーダ部２５０と、論理緩急データＢを得るため
の第２デコーダ部２６０と、論理緩急データＣを得るた
めの第３デコーダ部２７０とから大略構成されている。

【００５０】ここで、第１デコーダ部２５０は、変換信
号Ｑ2Aが入力されるインバータ２５１と、該インバータ
２５１の出力と変換信号Ｑ1B，Ｑ2Bとが入力されるＡＮ
Ｄゲート２５２と、該ＡＮＤゲート２５２の出力と変換
信号Ｑ1Aとが入力されるＮＯＲゲート２５３とによって
構成されている。

【００５１】また、第２デコーダ部２６０は、変換信号
Ｑ1Aが入力されるインバータ２６１と、該インバータ２
６１の出力と変換信号Ｑ2Aとが入力されるＡＮＤゲート
２６２と、変換信号Ｑ1A，Ｑ2A，Ｑ1Bとが入力されるＥ
Ｘ−ＯＲゲート２６３と、該ＥＸ−ＯＲゲート２６３の
出力と変換信号Ｑ2Bとが入力されるＡＮＤゲート２６４
と、ＡＮＤゲート２６２，２６４の出力が入力されるＯ
Ｒゲート２６５とによって構成されている。

【００５２】さらに、第３デコーダ部２７０は、変換信
号Ｑ1B，Ｑ2Bが入力されるインバータ２７１，２７２
と、該インバータ２７１，２７２の出力と変換信号Ｑ2A
とが入力されるＡＮＤゲート２７３と、変換信号Ｑ1A，
Ｑ2Aが入力されるインバータ２７４，２７５と、該イン
バータ２７４，２７５の出力と変換信号Ｑ2Bとが入力さ
れるＡＮＤゲート２７６と、ＡＮＤゲート２７３，２７
６の出力が入力されるＯＲゲート２７７とによって構成
されている。

【００５３】このように構成されるデコーダ２４０にお
いては、入力される変換信号Ｑ1A，Ｑ2A，Ｑ1B，Ｑ2Bの
状態によって、論理緩急データＡ，Ｂ，Ｃは、図６に示
すように設定されている。

【００５４】〔３〕 基準信号発生装置の動作 〈３・１〉 基準信号発生装置の全体動作 まず、基準信号発生装置１０１の全体の動作について、
図７を参照しつつ説明する。

【００５５】通常、緩急周期信号ＳF の周期Ｔは、例え
ば電子時計に用いた場合は１秒であり、この緩急周期信
号ＳF は、１／２分周器１２３の信号Ｓ3（ｆ3＝４ＫＨ
ｚ）を、多数の分周回路からなる制御信号発生回路１３
０で分周して得られるものであるため、図７に示すよう
に、緩急周期信号ＳFが「Ｈ」から「Ｌ」へ変化すると
き、３２ＫＨｚ，１６ＫＨｚ，８ＫＨｚ，４ＫＨｚの信
号はすべて「Ｌ」の状態となっている。この立ち下がり
変化時点の直前では緩急周期信号ＳF は「Ｈ」で、ラッ
チ回路１４３のＣＬ端子に入力される基本クロック信号
Ｓ0（周波数ｆ0）も「Ｈ」であるから、ラッチ１４３の
反転出力ＸＭは「Ｌ」となる。

【００５６】また、緩急実行タイミング信号形成回路１
４２では、緩急周期信号ＳF が「Ｈ」から「Ｌ」へ立ち
上がり変化し、基本クロック信号Ｓ0が「Ｌ」である期
間ｔ／２（１／２周期）では、反転出力ＸＭは「Ｌ」の
まま保持されているので、期間ｔ／２に亘り「Ｈ」の緩
急実行タイミング信号ＳGが生成される。

【００５７】ここで、緩急実行タイミング信号ＳGが
「Ｈ」となり、例えば論理緩急データＡ，Ｂ，Ｃが１，
０，０であれば、この期間ｔ／２において分周回路群１
２０の内容がＰ点の状態にセットされる。また例えば論
理緩急データＡ，Ｂ，Ｃが１，１，１であれば、この期
間ｔ／２において分周回路群１２０の内容がＱ点の状態
にセットされる。

【００５８】従って、分周回路群１２０がＰ点のように
セットされると、制御信号ＳDは緩急量ＴP ＝（１／３
２ＫＨｚ）×３＝９２μｓｅｃだけ緩急周期より短縮さ
れたことになり、また分周回路群１２０がＱ点のように
セットされると、制御信号ＳDは緩急量ＴQ ＝（１／３
２ＫＨｚ）×７＝２１４μｓｅｃだけ緩急周期より短縮
されたことになる。

【００５９】このように、基準信号発生装置１０１で
は、論理緩急データ生成回路２００によって設定された
論理緩急データＡ，Ｂ，Ｃに基づいてセット／リセット
信号ＳA，ＳB，ＳCを設定し、これらのセット／リセッ
ト信号ＳA，ＳB，ＳCを用いて分周回路群１２０で周期
の緩急を行っている。これにより、制御信号発生回路１
３０から出力される制御信号ＳD（基準信号）を、時計
の絶対時間（例えば１秒）に合わせることができる。

【００６０】〈３・２〉 論理緩急データ生成回路の動
作 次に、論理緩急データ生成回路２００の動作について説
明するに、該論理緩急データ生成回路２００は、前述し
た如く、入力信号設定回路２３０によって入力端子２１
０を“Ｈ”、“Ｌ”または“ハイインピーダンス”の状
態に設定することによって行っている。

【００６１】また、入力信号設定回路２３０では、基板
３０２上に形成したプリント配線２３１，２３２を切断
部２３３，２３４によって切断することにより、入力端
子２１０の状態を設定している。これにより、論理緩急
データ生成回路２００では、基板３０２上に各回路を実
装した後に、基準信号となる制御信号ＳDが絶対時間に
対して誤差が生じていた場合には、基板３０２上の高圧
側切断部２３３または低圧側切断部２３４の少なくとも
いずれか一方を切断することによって、分周回路群１２
０に向けて出力されるセット／リセット信号ＳA，ＳB，
ＳCを“Ｈ”、“Ｌ”状態に設定している。

【００６２】即ち、図３に示すように、低圧側切断部２
３４Ａを切断して入力信号Ｓxを“Ｈ”状態とした場合
には、サンプリング信号ＳＰ1，ＳＰ2のいずれかが
“Ｈ”のときに、ディレイ信号設定回路２２５から出力
されるディレイ信号ＳYが“Ｈ”状態となる。これによ
り、ＦＦ２２６，２２７から出力される変換信号Ｑ1A、
Ｑ2Aは、両方とも“Ｈ”状態に設定される。

【００６３】また、高圧側切断部２３３Ａを切断して入
力信号Ｓxを“Ｌ”状態とした場合には、サンプリング
信号ＳＰ1，ＳＰ2のいずれかが“Ｈ”のときであって
も、ディレイ信号設定回路２２５から出力されるディレ
イ信号ＳYが“Ｌ”状態となる。これにより、ＦＦ２２
６，２２７から出力される変換信号Ｑ1A、Ｑ2Aは、両方
とも“Ｌ”状態に設定される。

【００６４】さらに、切断部２３３Ａ，２３４Ａの両方
を切断して入力信号Ｓxを“ハイインピーダンス”状態
とした場合には、第１のサンプリング信号ＳＰ1が
“Ｈ”のときにのみディレイ信号設定回路２２５から出
力されるディレイ信号ＳYが“Ｈ”状態となる。これに
より、第１のＦＦ２２６から出力される変換信号Ｑ1Aは
“Ｈ”状態、第２のＦＦ２２７から出力される変換信号
Ｑ2Aは“Ｌ”状態に設定される。このように、入力信号
設定回路２３０によって、入力信号Ｓxを“Ｈ”、
“Ｌ”または“ハイインピーダンス”状態に設定するこ
とにより、１個の入力端子に対して２個の変換信号を得
ることができる。

【００６５】〈３・３〉 デコーダの動作 次に、デコーダ２４０は、前述した如く、入力される４
個の変換信号Ｑ1A，Ｑ2A，Ｑ1B，Ｑ2Bを受けて論理緩急
データＡ，Ｂ，Ｃの“Ｈ”または“Ｌ”を設定するもの
で、本実施形態によるデコーダ２４０による回路構成で
は、８（２³）通り状態を設定することができる。

【００６６】〔４〕 実施形態の効果 前述した如く、論理緩急データ生成回路２００では、基
板３０２上に形成した切断部２３３，２３４のうち、少
なくともいずれか一方を切断することにより、入力信号
Ｓxの状態を、“Ｈ”、“Ｌ”または“ハイインピーダ
ンス”に設定するようにしている。これにより、例え
ば、ＩＣにおいて５個の入力端子が使用可能であった場
合には、従来技術では（２状態）⁵＝３２の状態に設定
できたものが、本実施形態では、（３状態）⁵＝２４３
の状態を設定することができる。これにより、入力信号
Ｓxに入力可能なデータ量を増やすことができる。

【００６７】即ち、従来技術では、１個の入力端子１２
に対する接続を“Ｈ”または“ハイインピーダンス”の
２種類の状態を選択し、変換信号を“Ｈ”または“Ｌ”
状態に設定するようにしていたため、３個の論理緩急デ
ータを設定するためには、３個の入力端子をＩＣに形成
しなくてはならなかった。これに対し、本実施形態で
は、３個の論理緩急データを得るためであっても、入力
端子は２個で済ませることができ、入力端子数を削減す
ることができる。また、入力端子に適用される端子を減
らすことにより、残りの端子を用いてＩＣ３０１の機能
を増やすことも可能となる。

【００６８】さらに、基準信号発生装置１０１の分周回
路群１２０を適宜にセットする論理緩急データＡ，Ｂ，
Ｃを、基板３０２上の切断部２２３Ａ，２２３Ｂ，２２
４Ａ，２２４Ｂを切断するという簡単な作業によって得
られるようにしているから、基板３０２上に回路実装し
た後であっても、基準信号の周波数を容易に調整するこ
とができる。

【００６９】〔５〕 変形例 〈５・１〉 第１変形例 前記実施形態では、入力端子２１０の個数を２個にして
分周回路群１２０を制御するためのセット／リセット信
号を３個にした場合を例示したが、本発明はこれに限ら
ず、３個以上であってもよい。

【００７０】〈５・２〉 第２変形例 前記実施形態では、ディレイ信号設定回路２２５の回路
構成を、入力信号Ｓxが“ハイインピーダンス”状態に
なったときに、変換信号Ｑ1を“Ｈ”状態、変換信号Ｑ2
を“Ｌ”状態となるようにしたが、変換信号Ｑ1を
“Ｌ”状態、変換信号Ｑ2を“Ｈ”状態となるようディ
レイ信号設定回路を構成してもよい。

【００７１】〈５・３〉 第３変形例 図３に示すプルアップ側スイッチ２２２およびプルダウ
ン側スイッチ２２４は、ＦＥＴ等の半導体スイッチング
素子によって形成してもよい。

【００７２】〈５・４〉 第４変形例 前記実施形態による入力信号設定回路２３０では、高圧
側断線部２３３または低圧側断線部２３４のうち、少な
くともいずれか一方を切断させるようにしたが、本発明
はこれに限らず、予めプリント配線を切断した部分をハ
ンダ等によって接続するようにしてもよく、要は入力端
子２１０を高電圧側または低電圧側のうち少なくともい
ずれか一方を切離す構造であればよい。

【００７３】

【発明の効果】上述したように本発明によれば、
“Ｈ”、“Ｌ”または“ハイインピーダンス”の３つの
状態のうちいずれかの状態を入力信号として入力端子に
入力するようにし、処理部では、入力信号に基づいて
“Ｈ，Ｈ”、“Ｌ，Ｈ”または“Ｌ，Ｌ”の３つの組合
わせのうち１つの組合わせによる変換信号を出力するよ
うにしたから、例えばｎ個の入力端子に対して３ⁿ個の
変換信号を得ることができる。このように、本発明で
は、１個の入力端子で得られるデータを従来の２個から
３個に増やすことが可能となるため、従来技術では入力
端子数ｎに対して合計で２ⁿ個のデータ量であったもの
が、本発明では３ⁿ個のデータ量に増やすことができ
る。

【図面の簡単な説明】

【図１】 実施形態に用いられる電子時計の回路構成を
示すブロック図である。

【図２】 基板上に実装された集積回路等を示す平面図
である。

【図３】 論理緩急データ生成回路を示す回路構成図で
ある。

【図４】 入力信号の状態に対する２個の変換信号の状
態を示す説明図である。

【図５】 デコーダを示す回路図である。

【図６】 ４個の変換信号に対する論理緩急データの状
態を示す説明図である。

【図７】 基準信号発生装置の動作を説明するタイムチ
ャートである。

【図８】 論理緩急データ生成回路従来技術による論理
緩急データ生成回路を示す回路図である。

【図９】 基板上に実装された集積回路等を示す平面図
である。

【符号の説明】

１０１・・・基準信号発生装置 １１０・・・発振回路 １２０・・・分周回路群 １４０・・・セット／リセット信号出力回路 １４１・・・緩急周期信号生成回路 １４２・・・緩急実行タイミング信号生成回路 １４５・・・セット／リセット信号出力回路 １５０・・・モータ １６０・・・モータ駆動回路 ２００・・・論理緩急データ生成回路 ２１０，２１０Ａ，２１０Ｂ・・・入力端子 ２２０，２２０Ａ，２２０Ｂ・・・処理部 ２２１・・・プルアップ抵抗 ２２２・・・プルダウン抵抗 ２２３・・・プルアップスイッチ ２２４・・・プルダウンスイッチ ２２５・・・ディレイ信号設定回路 ２２６・・・第１のフリップフロップ ２２７・・・第２のフリップフロップ ２３０，２３０Ａ，２３０Ｂ・・・入力信号設定回路 ２３１，２３１Ａ，２３１Ｂ，２３２、２３２Ａ，２３
２Ｂ・・・プリント配線 ２３３，２３３Ａ，２３３Ｂ・・・高圧側断線部 ２３４，２３４Ａ，２３４Ｂ・・・低圧側断線部 ２４０・・・デコーダ ３０１・・・ＩＣ（半導体装置） ３０２・・・基板 ３０３・・・電源 ３０４・・・高電圧ライン ３０５・・・低電圧ライン

Claims (18)

【特許請求の範囲】
1. 【請求項１】 “Ｈ”、“Ｌ”または“ハイインピーダ
   ンス”の３つの状態のうちいずれかの状態を入力信号と
   して入力する入力端子と、 前記入力信号に基づいて“Ｈ，Ｈ”、“Ｌ，Ｈ”または
   “Ｌ，Ｌ”の３つの組合わせのうち１つの組合わせによ
   る２個の変換信号を出力する処理部と、 を備えたことを特徴とする信号変換回路。
2. 【請求項２】 請求項１記載の信号変換回路において、 前記処理部は、第１のサンプリング信号に基づいて前記
   入力端子を高電圧ライン側にプルアップ抵抗を介して接
   続するプルアップ側スイッチと、 第２のサンプリング信号に基づいて前記入力端子を低電
   圧ライン側にプルダウン抵抗を介して接続するプルダウ
   ン側スイッチと、 前記各サンプリング信号と前記入力信号に基づいてディ
   レイ信号を設定するディレイ信号設定回路と、 前記ディレイ信号と前記第１のサンプリング信号とに基
   づいて第１の変換信号を生成する第１のフリップフロッ
   プ回路と、 前記ディレイ信号と前記第２のサンプリング信号とに基
   づいて第２の変換信号を生成する第２のフリップフロッ
   プ回路と、 を具備することを特徴とする信号変換回路。
3. 【請求項３】 請求項１記載の信号変換回路において、 前記入力信号の状態は、基板に設けられる入力信号設定
   手段によって設定されることを特徴とする信号変換回
   路。
4. 【請求項４】 請求項３記載の信号変換回路において、 前記入力信号設定手段は、前記入力端子と高電圧ライン
   側との間、入力端子と低電圧ライン側との間に接続され
   たスイッチング素子によって構成し、該各スイッチング
   素子のうち少なくともいずれか一方を切離すことを特徴
   とする信号変換回路。
5. 【請求項５】 請求項３記載の信号変換回路において、 前記入力信号設定手段は、前記入力端子を高電圧ライン
   側または低電圧ライン側とのうち少なくともいずれか一
   方を切離すことを特徴とする信号変換回路。
6. 【請求項６】 請求項３記載の信号変換回路において、 前記入力信号設定手段は、前記入力端子と高電圧ライン
   側との間、入力端子と低電圧ライン側との間を接続する
   ために前記基板に形成されたプリント配線によって構成
   し、該各プリント配線を切断または断線部分をボンディ
   ングすることにより、前記入力端子を高電圧ライン側ま
   たは低電圧ライン側とのうち少なくともいずれか一方を
   切離すことを特徴とする信号変換回路。
7. 【請求項７】 請求項１記載の信号変換回路において、 前記入力端子および処理部は、基板上に実装した集積回
   路内に収容することを特徴とする信号変換回路。
8. 【請求項８】 請求項１記載の信号変換回路において、 当該処理部の後段には、前記各変換信号に基づいて出力
   信号を設定する出力信号設定回路を接続することを特徴
   とする信号変換回路。
9. 【請求項９】 請求項８記載の信号変換回路において、 前記信号変換回路の数は、出力信号の数によって設定さ
   れることを特徴とする信号変換回路。
10. 【請求項１０】 “Ｈ”、“Ｌ”または“ハイインピー
    ダンス”の３つの状態のうちいずれかの状態を入力信号
    として入力する入力端子に接続され、前記入力信号に基
    づいて“Ｈ，Ｈ”、“Ｌ，Ｈ”または“Ｌ，Ｌ”の３つ
    の組合わせのうち１つの組合わせによる２個の変換信号
    を出力する処理部を半導体基板上に形成したことを特徴
    とする半導体装置。
11. 【請求項１１】 基本クロック信号を出力する発振回路
    と、 該発振回路から出力される基本クロック信号を順次分周
    する複数個の分周回路を備えた分周回路群と、 論理緩急データを生成する論理緩急データ生成回路と、 前記論理緩急データに基づいて所定の周期毎に前記各分
    周回路をそれぞれセット／リセットするセット／リセッ
    ト信号を出力するセット／リセット信号出力回路と、 を備えてなる基準信号発生装置であって、 前記論理緩急データ生成回路は、 “Ｈ”、“Ｌ”または“ハイインピーダンス”の３つの
    状態のうちいずれかの状態を入力信号として入力する入
    力端子と、 前記入力信号に基づいて“Ｈ，Ｈ”、“Ｌ，Ｈ”または
    “Ｌ，Ｌ”の３つの組合わせのうち１つの組合わせによ
    る２個の変換信号を出力する処理部と、 前記各変換信号に基づいて論理緩急データを設定するデ
    ータ設定回路と、 を具備することを特徴とする基準信号発生装置。
12. 【請求項１２】 請求項１１記載の基準信号発生装置に
    おいて、 前記処理部は、第１のサンプリング信号に基づいて前記
    入力端子を高電圧ライン側にプルアップ抵抗を介して接
    続するプルアップ側スイッチと、 第２のサンプリング信号に基づいて前記入力端子を低電
    圧ライン側にプルダウン抵抗を介して接続するプルダウ
    ン側スイッチと、 前記各サンプリング信号と前記入力信号に基づいてディ
    レイ信号を設定するディレイ信号設定回路と、 前記ディレイ信号と前記第１のサンプリング信号とに基
    づいて第１の変換信号を生成する第１のフリップフロッ
    プ回路と、 前記ディレイ信号と前記第２のサンプリング信号とに基
    づいて第２の変換信号を生成する第２のフリップフロッ
    プ回路と、 を具備したことを特徴とする基準信号発生装置。
13. 【請求項１３】 請求項１１記載の基準信号発生装置に
    おいて、 前記各サンプリング信号は、前記分周回路群から出力さ
    れる基準信号を用いることを特徴とする基準信号発生装
    置。
14. 【請求項１４】 請求項１１記載の基準信号発生装置に
    おいて、 前記セット／リセット信号出力回路は、前記分周回路群
    から出力される基準信号に基づいて緩急周期信号を生成
    する緩急周期信号生成回路と、 前記緩急周期信号と前記基準クロック信号とに基づいて
    緩急実行タイミング信号を生成する緩急実行タイミング
    信号生成回路と、 前記論理緩急データと前記緩急実行タイミング信号とに
    基づき、前記分周回路群の各分周回路に向けて出力され
    るセット／リセット信号を制御するセット／リセット信
    号制御回路と、 を備えることを特徴とする基準信号発生装置。
15. 【請求項１５】 基本クロック信号を出力する発振回路
    と、 該発振回路から出力される基本クロック信号を順次分周
    する複数個の分周回路を備えた分周回路群と、 論理緩急データを生成する論理緩急データ生成回路と、 前記論理緩急データに基づいて所定の周期毎に前記各分
    周回路をそれぞれセット／リセットするセット／リセッ
    ト信号を出力するセット／リセット信号出力回路と、 前記分周回路から出力される基準信号を受けて駆動信号
    を発生する駆動信号発生回路と、 該駆動信号発生回路から出力される駆動信号によって時
    刻表示を行う表示装置と、 を備えてなる電子時計であって、 前記論理緩急データ生成回路は、“Ｈ”、“Ｌ”または
    “ハイインピーダンス”の３つの状態のうちいずれかの
    状態を入力信号として入力する入力端子と、 前記入力信号に基づいて“Ｈ，Ｈ”、“Ｌ，Ｈ”または
    “Ｌ，Ｌ”の３つの組合わせのうち１つの組合わせによ
    る２個の変換信号を出力する処理部と、 前記各変換信号に基づいて論理緩急データを設定するデ
    ータ設定回路と、 を具備することを特徴とする電子時計。
16. 【請求項１６】 請求項１５記載の電子時計において、 前記処理部は、第１のサンプリング信号に基づいて前記
    入力端子を高電圧ライン側にプルアップ抵抗を介して接
    続するプルアップ側スイッチと、 第２のサンプリング信号に基づいて前記入力端子を低電
    圧ライン側にプルダウン抵抗を介して接続するプルダウ
    ン側スイッチと、 前記各サンプリング信号と入力信号に基づいてディレイ
    信号を設定するディレイ信号設定手段と、 前記ディレイ信号と前記第１のサンプリング信号とに基
    づいて第１の変換信号を生成する第１のフリップフロッ
    プ回路と、 前記ディレイ信号と前記第２のサンプリング信号とに基
    づいて第２の変換信号を生成する第２のフリップフロッ
    プ回路と、 を具備したことを特徴とする電子時計。
17. 【請求項１７】 請求項１５記載の電子時計において、 前記各サンプリング信号は、前記分周回路群から出力さ
    れる基準信号を用いることを特徴とする電子時計。
18. 【請求項１８】 請求項１５記載の電子時計において、 前記セット／リセット信号出力回路は、前記分周回路群
    から出力される基準信号に基づいて緩急周期信号を生成
    する緩急周期生成回路と、 前記緩急周期信号と前記基本クロック信号とに基づいて
    緩急実行タイミング信号を生成する緩急実行タイミング
    信号生成回路と、 前記論理緩急データと前記緩急実行タイミング信号とに
    基づき、前記分周回路群の各分周回路に向けて出力され
    るセット／リセット信号を制御するセット／リセット信
    号出力回路と、 を備えることを特徴とする電子時計。