JPS61228703A - 電子時計用回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、レギュレータ回路を有する電子時計用回路の
改良に関し、特に前記電子時計用回路のテストを考慮し
た改良に関する。

〔従来の技術〕

従来の電子時計用回路のブロック図を第２図に示す。１
．２は水晶接続端子、６は水晶接続端子に接続された水
晶振動子である。なお、水晶接続端子１．２はＩＣチッ
プ上に構成されており、水晶振動子６とワイアボンディ
ング等の手段を用いて接続されている。４は発振回路で
あり、前記水晶接続端子１．２を介して水晶振動子６と
接続されており、発振動作を行って基準信号を出力して
いる。５は第１の分周回路であり、前記発振回路４から
の基準信号を分周して、分周信号を出力している。６は
レギュレータ回路であり、電源電圧Ｖｓｓの供給により
ＶＤＤに対して安定な低電圧Ｖｒｅｇ　　（ｌＶｒｅｇ
ｌ＜１Ｖｓｓ　ｌ）を発生しており、前記発振回路４及
び分周回路５に駆動電圧の供給を行っている。７はレベ
ルシフタ、８は第２の分周回路であり、前記分周回路５
からの分周信号がレベルシフタ７を介して分周回路８に
供給されており、該分周回路８は分周信号をさらに分周
して時間信号を出力している。９は波形整形回路であり
、前記分周回路８からの分周信号を運針信号に変換し、
ドライバ１０を介して出力端子１１．１２に出力してい
る。該出力端子１１．１２は水晶接続端子１．２と同様
にＩＣチップ上に構成されており、ワイアボンディング
等の手段によりモータ１６に接続され、該モータ１６は
前記ドライバ１０より出力された運針信号によって、時
刻表示装置１４を駆動して時刻表示を行っている。また
、前記レベルシフタ７、分周回路８、波形成形回路９、
ドライバ１０の駆動電圧は電源電圧（Ｖｓｇ）が直接供
給されている。なお、第２図破線で囲まれた部分はＩＣ
チップ内に構成された要素であることを示す。

上記のごと〈従来の電子時計用回路は発振回路４及び比
較的速い周波数で動作する第１の分周回路５を低電圧Ｖ
ｒｅｇで駆動することにより、消費電流を低くする方式
が用いられている。

〔発明が解決しようとする問題点〕

通常、電子時計用回路においては、製造完了後及び、回
路基板への実装後それぞれ回路の動作を確認するための
ロジックテストを行う必要がある。

第２図に示す様な電子時計用回路においてロジックテス
トを行う場合、前記水晶接続端子１．２のいずれから、
水晶振動子乙の固有振動数より速い高速テストクロンク
を入力し、前記電子時計用回路を通常動作より速（動作
させ、ロジックテストを行っている。しかしながら一般
に電子時計用回路を構成しているＣ−ＭＯＳは、電源電
圧の低下に従って動作速度が遅くなる特性を有するため
、前記発振回路４及び分周回路５を低電圧のＶｒｅｇ電
圧で動作させると、発振回路４及び分周回路５の最高動
作周波数が低下してしまい、高速テストクロックの周波
数をあまり高くすることができず、テスト時間を長いも
のにしていた。

本発明の目的は、通常状態の消費電流を高くすることな
く、上述の様な従来の問題点を解消させ、ロジックテス
トのテスト時間を短かくすることが可能な、電子時計用
回路を提供するものである。

〔問題点を解決するための手段〕

上記の目的を達成させるために、本発明は次の様な構成
としている。すなわち、本発明における電子時計用回路
は発振回路と該発振回路からの基準信号を分周し単位時
間信号を得る分周回路と表示駆動回路を備え、少なくと
も前記発振回路と分周回路の一部をレギーレータ回路の
出力電圧によって低電圧駆動する電子時計用ＩＣチップ
において、前記発振回路と分周回路の一部に対して、レ
ギュレータ回路の出力電圧と電源電圧とを切換供給する
ための電源切換回路を設け、該電源切換回路は前記ＩＣ
チップに設けられた外部端子により制御されることを特
徴とする。

〔実施例〕

以下に本発明の実施例を、図面に基づいて説明する。

第１図は、本発明の実施例を示す電子時計用回路のブロ
ック図である。第１図において、第２図と同一要素には
同一番号を付し説明を省略する。

第１図において第２図と異なる部分について説明すると
、２０はテストモード指定端子（Ｔ端子）であり、通常
プルダウン抵抗２１により論理レベルＬ（■８８レベル
）になっている。２２は電源切換回路であり、Ａ端子に
はレギーレータ回路１６からのＶｒｅｇ電圧が、Ｂ端子
には電源電圧であるＶｓ　ｓ電圧がそれぞれ供給されて
おり、さらに、Ｔ端子２０がインバータ２３を介して電
源切換回路２２のＣ端子に接続されている。また、前記
電源切換回路２２のＣ端子は前記発振回路４及び分周回
路５の電源供給出力端子となっており、電源切換回路２
２はＣ端子がＨの時Ａ端子のＶｒｅｇ電圧を、又Ｙの時
Ｂ端子の■８８電圧をＣ端子より切換出力している。

次に上記構成を有する電子時計用回路の動作について説
明する。

通常Ｔ端子２０はＬであるからインバータ２３を介して
電源切換回路２２のＣ端子はＨとなっている。よって、
電源切換回路２２の０端子からは、Ａ端子に供給されて
いるＶｒｅｇ電圧が出力され、前記発振回路４及び分周
回路５を低電圧で駆動し　　　゛ている。この結果、通
常状態において第２図に示した従来例と同じ回路構成と
なり、電子時計用回路の消費電流を低減している。

次に本発明の特徴である電子時計用回路の動作確認を行
うためのロジックテストを行う場合の動作について説明
する。

ロジックテスト時には外部操作によりＴ端子２０をＨに
する。すると、インバータ２６を介して前記電源切換回
路２２のＣ端子はＬとなる。従って、電源切換回路２２
のＯ端子からは、Ｂ端子に供給されている■８８電圧が
出力され、前記発振回路４及び分周回路５を電源電圧で
ある■８ｓ電圧で駆動することになり、前記発振回路４
及び分周回路５の最高動作周波数が高くなる。この結果
、前記水晶接続端子１．２のいずれかより入力する高速
テストクロックの周波数を従来より高くする事ができ、
高速テストを行うことができる。′〔発明の効果〕 以上詳述したごと（、本発明によれば、レギュレータ回
路による低電圧Ｖｒｅｇと電源電圧であるＶ５６を前記
発振回路及び分周回路の一部に切換供給する電源切換回
路を設け、ロジックテスト時前記発振回路及び分周回路
の一部に供給する電圧なＶｓ　ｓとすることにより、通
常状態での消費電流を低くしたまま、テスト時間を短縮
することができた。

【図面の簡単な説明】

第１図は本発明における電子時計用回路のブロック図、
第２図は従来の電子時計用回路のブロック図である。 ４・・・・・・発振回路、 ５・・・・・・第１図の分周回路、 ６・・・・・・レギュレータ回路、 ２０・・・・・・テストモード指定端子、２２・・・・
・・電源切換回路。

Claims (1)

【特許請求の範囲】
1. 発振回路と該発振回路からの基準信号を分周し単位時間
   信号を得る分周回路と表示駆動回路を備え、少なくとも
   前記発振回路と分周回路の一部をレギュレータ回路の出
   力電圧によって低電圧駆動する電子時計用ＩＣチップに
   おいて、前記発振回路と分周回路の一部に対して、レギ
   ュレータ回路の出力電圧と電源電圧とを切換供給するた
   めの電源切換回路を設け、該電源切換回路は前記ＩＣチ
   ップに設けられた外部端子により制御されることを特徴
   とする電子時計用回路。