JP2001007689A - アナログ信号処理装置 - Google Patents
アナログ信号処理装置Info
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- JP2001007689A JP2001007689A JP17792099A JP17792099A JP2001007689A JP 2001007689 A JP2001007689 A JP 2001007689A JP 17792099 A JP17792099 A JP 17792099A JP 17792099 A JP17792099 A JP 17792099A JP 2001007689 A JP2001007689 A JP 2001007689A
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Abstract
(57)【要約】
【課題】 選択するアナログ信号を切り替えても以前の
信号成分が新しい信号に洩れ込まないようにする。 【解決手段】 ローパスフィルタ３、６とＡＤ変換装置
１４との間にスイッチ９、１１を接続し、電位の固定さ
れた端子２０と前記ＡＤ変換装置１４との間にスイッチ
１３を接続し、前記スイッチ９または１１のうちの一つ
が短絡した状態から他のスイッチの一つが短絡した状態
に移る前に前記スイッチ１３を短絡させることにより線
間の浮遊容量１３による悪影響を防止する。
信号成分が新しい信号に洩れ込まないようにする。 【解決手段】 ローパスフィルタ３、６とＡＤ変換装置
１４との間にスイッチ９、１１を接続し、電位の固定さ
れた端子２０と前記ＡＤ変換装置１４との間にスイッチ
１３を接続し、前記スイッチ９または１１のうちの一つ
が短絡した状態から他のスイッチの一つが短絡した状態
に移る前に前記スイッチ１３を短絡させることにより線
間の浮遊容量１３による悪影響を防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のアナログ信
号を選択して処理を行うアナログ信号処理装置に関す
る。
号を選択して処理を行うアナログ信号処理装置に関す
る。
【０００２】
【従来の技術】自動制御等の信号処理システム等では、
処理すべきアナログ信号が複数ある場合が多い。このよ
うな場合、以前は、アナログ信号の数に相当するアナロ
グ信号処理装置を設け、それぞれ処理していたが、近
年、アナログ信号処理装置が高速化してきたために複数
のアナログ信号を選択入力して一つのアナログ信号処理
装置で処理することが可能となってきた。このことによ
り、信号処理システムのコストダウンを図ることができ
る。
処理すべきアナログ信号が複数ある場合が多い。このよ
うな場合、以前は、アナログ信号の数に相当するアナロ
グ信号処理装置を設け、それぞれ処理していたが、近
年、アナログ信号処理装置が高速化してきたために複数
のアナログ信号を選択入力して一つのアナログ信号処理
装置で処理することが可能となってきた。このことによ
り、信号処理システムのコストダウンを図ることができ
る。
【０００３】図４は従来のアナログ信号処理装置の一例
としてＡＤ変換装置を示すもので、以下、図面と共に説
明する。
としてＡＤ変換装置を示すもので、以下、図面と共に説
明する。
【０００４】１、２は処理すべき第１、第２のアナログ
信号がそれぞれ入力される入力端子である。なお、第
１、第２のアナログ信号はアンプなど駆動能力の高い素
子から供給されている。３は抵抗４および容量５により
構成されたローパスフィルタ、６は抵抗７および容量８
で構成されたローパスフィルタである。９は制御端子１
０に印加された制御信号によりオンオフ（短絡／開放）
制御されるスイッチで、第１のアナログ信号をＡＤ変換
する場合に短絡する。１１は制御端子１２に印加された
制御信号により制御されるスイッチで、第２のアナログ
信号をＡＤ変換する場合に短絡する。
信号がそれぞれ入力される入力端子である。なお、第
１、第２のアナログ信号はアンプなど駆動能力の高い素
子から供給されている。３は抵抗４および容量５により
構成されたローパスフィルタ、６は抵抗７および容量８
で構成されたローパスフィルタである。９は制御端子１
０に印加された制御信号によりオンオフ（短絡／開放）
制御されるスイッチで、第１のアナログ信号をＡＤ変換
する場合に短絡する。１１は制御端子１２に印加された
制御信号により制御されるスイッチで、第２のアナログ
信号をＡＤ変換する場合に短絡する。
【０００５】１３は信号線路に分布的に形成された容量
（浮遊容量）である。１４は入力されたアナログ信号を
デジタル値に変換するＡＤ変換装置で、スイッチ１５、
容量１６および比較ブロック１７から構成されている。
なお、スイッチ１５は制御端子１８に印加された制御信
号により制御され、入力されたアナログ信号をサンプリ
ングする場合に短絡され、ＡＤ変換中は開放される。ま
た容量１６はサンプリングしたアナログ信号を電荷量と
して保存し、比較ブロック１７はこの容量１６に蓄積さ
れた電荷を元にＡＤ変換を実施し、出力端子１９に出力
する。
（浮遊容量）である。１４は入力されたアナログ信号を
デジタル値に変換するＡＤ変換装置で、スイッチ１５、
容量１６および比較ブロック１７から構成されている。
なお、スイッチ１５は制御端子１８に印加された制御信
号により制御され、入力されたアナログ信号をサンプリ
ングする場合に短絡され、ＡＤ変換中は開放される。ま
た容量１６はサンプリングしたアナログ信号を電荷量と
して保存し、比較ブロック１７はこの容量１６に蓄積さ
れた電荷を元にＡＤ変換を実施し、出力端子１９に出力
する。
【０００６】以上のように構成されたアナログ信号処理
装置について、その動作を説明する。図５は図４に示す
アナログ信号処理装置の動作を説明するタイミング図
で、スイッチ９、１１、１５の短絡（ＯＮ）／開放（Ｏ
ＦＦ）の状態を示すものである。
装置について、その動作を説明する。図５は図４に示す
アナログ信号処理装置の動作を説明するタイミング図
で、スイッチ９、１１、１５の短絡（ＯＮ）／開放（Ｏ
ＦＦ）の状態を示すものである。
【０００７】最初（ｔ１以前）、スイッチ９のみが短絡
状態である。これにより入力端子１に入力された第１の
アナログ信号がローパスフィルタ３、スイッチ９を介し
てＡＤ変換装置１４に入力されるが、スイッチ１５は開
放のため、このＡＤ変換装置１４は入力信号のサンプリ
ングを行なわない。ｔ１において、スイッチ１５が短絡
され、ＡＤ変換装置１４が入力信号のサンプリングを開
始する。
状態である。これにより入力端子１に入力された第１の
アナログ信号がローパスフィルタ３、スイッチ９を介し
てＡＤ変換装置１４に入力されるが、スイッチ１５は開
放のため、このＡＤ変換装置１４は入力信号のサンプリ
ングを行なわない。ｔ１において、スイッチ１５が短絡
され、ＡＤ変換装置１４が入力信号のサンプリングを開
始する。
【０００８】ｔ２において、ＡＤ変換装置１４が入力信
号のサンプリングを終了し、スイッチ１５を開放する。
ｔ３において、スイッチ９を開放し、スイッチ１１を短
絡する。これにより入力端子２に加わった第２のアナロ
グ信号がローパスフィルタ６、スイッチ１１を介してＡ
Ｄ変換装置１４に入力されるが、スイッチ１５は開放の
ため、この変換装置１４は入力信号のサンプリングを行
わない。ｔ４において、スイッチ１５が短絡され、ＡＤ
変換装置１４が入力信号のサンプリングを開始する。ｔ
５においてＡＤ変換装置がサンプリングを終了し、スイ
ッチ１５を開放する。
号のサンプリングを終了し、スイッチ１５を開放する。
ｔ３において、スイッチ９を開放し、スイッチ１１を短
絡する。これにより入力端子２に加わった第２のアナロ
グ信号がローパスフィルタ６、スイッチ１１を介してＡ
Ｄ変換装置１４に入力されるが、スイッチ１５は開放の
ため、この変換装置１４は入力信号のサンプリングを行
わない。ｔ４において、スイッチ１５が短絡され、ＡＤ
変換装置１４が入力信号のサンプリングを開始する。ｔ
５においてＡＤ変換装置がサンプリングを終了し、スイ
ッチ１５を開放する。
【０００９】以降は、上記動作と同様にしてスイッチ９
とスイッチ１１の切替えを行うと共に、スイッチ１５の
短絡／開放を繰り返してＡＤ変換を行う。
とスイッチ１１の切替えを行うと共に、スイッチ１５の
短絡／開放を繰り返してＡＤ変換を行う。
【００１０】
【発明が解決しようとする課題】このようなアナログ信
号処理装置の場合、実際の回路には容量１３で示す浮遊
容量が存在する。この容量１３は、ｔ３以前には第１の
アナログ信号による電荷蓄積が行われている。次にｔ３
にスイッチ９が開放されてスイッチ１１が短絡された場
合、第１のアナログ信号による電荷を容量８に再配分す
る。その結果、ｔ３以降にＡＤ変換装置に入力すべき第
２のアナログ信号に第１のアナログ信号成分が加わり、
正しいＡＤ変換結果が得られないという問題があった。
号処理装置の場合、実際の回路には容量１３で示す浮遊
容量が存在する。この容量１３は、ｔ３以前には第１の
アナログ信号による電荷蓄積が行われている。次にｔ３
にスイッチ９が開放されてスイッチ１１が短絡された場
合、第１のアナログ信号による電荷を容量８に再配分す
る。その結果、ｔ３以降にＡＤ変換装置に入力すべき第
２のアナログ信号に第１のアナログ信号成分が加わり、
正しいＡＤ変換結果が得られないという問題があった。
【００１１】また、ｔ４以前には、容量１６には第１の
アナログ信号による電荷が蓄積されているが、ｔ４にス
イッチ１８が短絡されるとその電荷が容量８に再配分さ
れる。ここでも、ＡＤ変換装置１４に入力すべき第２の
アナログ信号に第１のアナログ信号成分が加わり、正し
いＡＤ変換結果が得られないという問題があった。
アナログ信号による電荷が蓄積されているが、ｔ４にス
イッチ１８が短絡されるとその電荷が容量８に再配分さ
れる。ここでも、ＡＤ変換装置１４に入力すべき第２の
アナログ信号に第１のアナログ信号成分が加わり、正し
いＡＤ変換結果が得られないという問題があった。
【００１２】本発明はこれらの問題を考慮してなされた
もので、選択するアナログ信号を切り替えても以前の信
号成分が新しい信号に洩れ込まないようにし、その結
果、本来の信号成分のみを処理するアナログ信号処理装
置を提供することを目的とするものである。
もので、選択するアナログ信号を切り替えても以前の信
号成分が新しい信号に洩れ込まないようにし、その結
果、本来の信号成分のみを処理するアナログ信号処理装
置を提供することを目的とするものである。
【００１３】
【課題を解決するための手段】本発明によるアナログ信
号処理装置は上記目的を達成するためにｎ個のアナログ
信号入力手段の出力端子に各々接続された第１の端子と
アナログ信号処理手段の入力端子に共通に接続された第
２の端子を有するｎ個のスイッチと、電位の固定された
端子に一端が接続され、他端が前記アナログ信号処理手
段の入力端子に接続された特定スイッチとを設け、前記
ｎ個スイッチのうちの一つが短絡した状態から他のスイ
ッチの一つが短絡した状態に移る前に前記特定スイッチ
を短絡させるようにしたものである。
号処理装置は上記目的を達成するためにｎ個のアナログ
信号入力手段の出力端子に各々接続された第１の端子と
アナログ信号処理手段の入力端子に共通に接続された第
２の端子を有するｎ個のスイッチと、電位の固定された
端子に一端が接続され、他端が前記アナログ信号処理手
段の入力端子に接続された特定スイッチとを設け、前記
ｎ個スイッチのうちの一つが短絡した状態から他のスイ
ッチの一つが短絡した状態に移る前に前記特定スイッチ
を短絡させるようにしたものである。
【００１４】したがってアナログ信号入力手段の切替え
時に、信号線路等に分布した浮遊容量に蓄積された電荷
を制御することができ、その蓄積電荷による悪影響を防
止することができる。
時に、信号線路等に分布した浮遊容量に蓄積された電荷
を制御することができ、その蓄積電荷による悪影響を防
止することができる。
【００１５】またアナログ信号処理手段の内部スイッチ
の短絡期間のうち最初の一定期間は同時に特定スイッチ
を短絡し、ｎ個のスイッチを開放する手段とを設けるこ
とにより、アナログ信号処理手段の内部容量の蓄積電荷
による悪影響を防止することができる。
の短絡期間のうち最初の一定期間は同時に特定スイッチ
を短絡し、ｎ個のスイッチを開放する手段とを設けるこ
とにより、アナログ信号処理手段の内部容量の蓄積電荷
による悪影響を防止することができる。
【００１６】
【発明の実施の形態】（実施の形態１）図１は、本発明
の実施の形態１に係わるアナログ信号処理装置の回路図
である。同図において、符号１〜１９で示したものは図
４に示した従来のアナログ信号処理装置の同符号のもの
にそれぞれ対応する。２０は変動しない固定の基準電位
が加わる端子、２１は制御端子２２に印加される制御信
号により制御されるスイッチで、容量１３や容量１５の
電荷を放電する際に短絡する。
の実施の形態１に係わるアナログ信号処理装置の回路図
である。同図において、符号１〜１９で示したものは図
４に示した従来のアナログ信号処理装置の同符号のもの
にそれぞれ対応する。２０は変動しない固定の基準電位
が加わる端子、２１は制御端子２２に印加される制御信
号により制御されるスイッチで、容量１３や容量１５の
電荷を放電する際に短絡する。
【００１７】以上のように構成されたアナログ信号処理
装置について、その動作を説明する。図２は図１に示す
アナログ信号選択装置の動作を示すタイミング図であ
る。
装置について、その動作を説明する。図２は図１に示す
アナログ信号選択装置の動作を示すタイミング図であ
る。
【００１８】最初（ｔ１１以前）、スイッチ９のみが短
絡状態である。これにより入力端子１に加わった第１の
アナログ信号がローパスフィルタ３、スイッチ９を介し
てＡＤ変換装置１４に入力されるが、スイッチ１５は開
放のため、ＡＤ変換装置１４は入力信号のサンプリング
を行わない。ｔ１１において、スイッチ１５が短絡さ
れ、ＡＤ変換装置１４が入力信号のサンプリングを開始
する。
絡状態である。これにより入力端子１に加わった第１の
アナログ信号がローパスフィルタ３、スイッチ９を介し
てＡＤ変換装置１４に入力されるが、スイッチ１５は開
放のため、ＡＤ変換装置１４は入力信号のサンプリング
を行わない。ｔ１１において、スイッチ１５が短絡さ
れ、ＡＤ変換装置１４が入力信号のサンプリングを開始
する。
【００１９】ｔ１２において、ＡＤ変換装置１４が入力
信号サンプリングを終了し、スイッチ１５を開放する。
ｔ１３において、スイッチ９を開放し、スイッチ２１を
短絡する。これにより容量１３に蓄積された第１のアナ
ログ信号による電荷を端子２０を介して基準電位に向け
て放電する。
信号サンプリングを終了し、スイッチ１５を開放する。
ｔ１３において、スイッチ９を開放し、スイッチ２１を
短絡する。これにより容量１３に蓄積された第１のアナ
ログ信号による電荷を端子２０を介して基準電位に向け
て放電する。
【００２０】ｔ１４において、スイッチ２１を開放しス
イッチ１１を短絡する。これにより入力端子２に加わっ
た第２のアナログ信号がローパスフィルタ６、スイッチ
１１を介して、ＡＤ変換装置１４に入力されが、スイッ
チ１５は開放のため、ＡＤ変換装置１４は入力信号のサ
ンプリングを行わない。ｔ１５において、スイッチ１５
が短絡され、ＡＤ変換装置１４が入力信号のサンプリン
グを開始する。
イッチ１１を短絡する。これにより入力端子２に加わっ
た第２のアナログ信号がローパスフィルタ６、スイッチ
１１を介して、ＡＤ変換装置１４に入力されが、スイッ
チ１５は開放のため、ＡＤ変換装置１４は入力信号のサ
ンプリングを行わない。ｔ１５において、スイッチ１５
が短絡され、ＡＤ変換装置１４が入力信号のサンプリン
グを開始する。
【００２１】ｔ１６において、ＡＤ変換装置１４が入力
信号サンプリングを終了し、スイッチ１５を開放する。
ｔ１７において、スイッチ１１を開放し、スイッチ２１
を短絡する。これにより容量１３に蓄積された第１のア
ナログ信号による電荷を端子２０を介して基準電位に向
けて放電する。
信号サンプリングを終了し、スイッチ１５を開放する。
ｔ１７において、スイッチ１１を開放し、スイッチ２１
を短絡する。これにより容量１３に蓄積された第１のア
ナログ信号による電荷を端子２０を介して基準電位に向
けて放電する。
【００２２】以降は、上記動作と同様にしてスイッチ９
とスイッチ１１とスイッチ２１の切替えを行うと共に、
スイッチ１５の短絡／開放を繰り返してＡＤ変換を行
う。
とスイッチ１１とスイッチ２１の切替えを行うと共に、
スイッチ１５の短絡／開放を繰り返してＡＤ変換を行
う。
【００２３】以上のように、この実施形態１では第１の
入力信号選択と第２の入力信号選択の切替えの間に基準
電位を選択するようにしたので、容量１３に蓄積された
以前のアナログ信号成分の電荷は基準電位に放電されて
容量５や容量８に再配分されることが無い。これは、容
量１３のような浮遊容量が、フィルタの容量５や容量８
に比べて無視できない場合に有効である。
入力信号選択と第２の入力信号選択の切替えの間に基準
電位を選択するようにしたので、容量１３に蓄積された
以前のアナログ信号成分の電荷は基準電位に放電されて
容量５や容量８に再配分されることが無い。これは、容
量１３のような浮遊容量が、フィルタの容量５や容量８
に比べて無視できない場合に有効である。
【００２４】（実施の形態２）図１のアナログ信号処理
装置の回路図は、本発明の実施の形態２にも係わる。図
３は図１に示すアナログ信号選択装置の本発明の実施の
形態２に係わる動作を示すタイミング図である。
装置の回路図は、本発明の実施の形態２にも係わる。図
３は図１に示すアナログ信号選択装置の本発明の実施の
形態２に係わる動作を示すタイミング図である。
【００２５】最初（ｔ２１以前）、スイッチ９のみが短
絡状態である。これにより入力端子１に加わった第１の
アナログ信号がローパスフィルタ３、スイッチ９を介し
てＡＤ変換装置１４に入力されるが、スイッチ１５は開
放のためＡＤ変換装置１４は入力信号のサンプリングを
行なわない。
絡状態である。これにより入力端子１に加わった第１の
アナログ信号がローパスフィルタ３、スイッチ９を介し
てＡＤ変換装置１４に入力されるが、スイッチ１５は開
放のためＡＤ変換装置１４は入力信号のサンプリングを
行なわない。
【００２６】ｔ２１において、スイッチ９を開放すると
ともに、スイッチ１５とスイッチ２１を同時に短絡す
る。これにより容量１６に蓄積されていた以前のアナロ
グ信号の電荷が端子２０を介して基準電位に放電され
る。ｔ２２において、スイッチ２１を開放するとともに
スイッチ９を短絡する。これにより、ＡＤ変換装置１４
には本来サンプリングすべき第１のアナログ信号が入力
され、そのサンプリングを行う。ｔ２３において、ＡＤ
変換装置１４が入力信号のサンプリングを終了し、スイ
ッチ１５を開放する。
ともに、スイッチ１５とスイッチ２１を同時に短絡す
る。これにより容量１６に蓄積されていた以前のアナロ
グ信号の電荷が端子２０を介して基準電位に放電され
る。ｔ２２において、スイッチ２１を開放するとともに
スイッチ９を短絡する。これにより、ＡＤ変換装置１４
には本来サンプリングすべき第１のアナログ信号が入力
され、そのサンプリングを行う。ｔ２３において、ＡＤ
変換装置１４が入力信号のサンプリングを終了し、スイ
ッチ１５を開放する。
【００２７】ｔ２４において、スイッチ９を開放しスイ
ッチ１１を短絡する。これにより入力端子２に加わった
第２のアナログ信号がローパスフィルタ６、スイッチ１
１を介してＡＤ変換装置１４に入力されるが、スイッチ
１５は開放のためＡＤ変換装置１４は入力信号のサンプ
リングを行なわない。
ッチ１１を短絡する。これにより入力端子２に加わった
第２のアナログ信号がローパスフィルタ６、スイッチ１
１を介してＡＤ変換装置１４に入力されるが、スイッチ
１５は開放のためＡＤ変換装置１４は入力信号のサンプ
リングを行なわない。
【００２８】ｔ２５において、スイッチ１１を開放する
とともに、スイッチ１５とスイッチ２１を同時に短絡す
る。これにより容量１６に蓄積されていた以前のアナロ
グ信号の電荷が端子２０を介して基準電位に放電され
る。ｔ２６において、スイッチ２１を開放するとともに
スイッチ１１を短絡する。これにより、ＡＤ変換装置１
４には本来サンプリングすべき第１のアナログ信号が入
力され、そのサンプリングを行う。ｔ２７において、Ａ
Ｄ変換装置１４が入力信号のサンプリングを終了し、ス
イッチ１５を開放する。
とともに、スイッチ１５とスイッチ２１を同時に短絡す
る。これにより容量１６に蓄積されていた以前のアナロ
グ信号の電荷が端子２０を介して基準電位に放電され
る。ｔ２６において、スイッチ２１を開放するとともに
スイッチ１１を短絡する。これにより、ＡＤ変換装置１
４には本来サンプリングすべき第１のアナログ信号が入
力され、そのサンプリングを行う。ｔ２７において、Ａ
Ｄ変換装置１４が入力信号のサンプリングを終了し、ス
イッチ１５を開放する。
【００２９】以降は、上記動作と同様にして、スイッチ
９とスイッチ１１の切り替えを行うと共に、スイッチ１
６の短絡直後はスイッチ２１も短絡することを繰り返し
てＡＤ変換を行う。
９とスイッチ１１の切り替えを行うと共に、スイッチ１
６の短絡直後はスイッチ２１も短絡することを繰り返し
てＡＤ変換を行う。
【００３０】以上のように、スイッチ１５の短絡時には
同時にスイッチ２１を短絡するようにしたので、容量１
６に蓄積された以前のアナログ信号成分の電荷は基準電
位に放電されて容量５や容量８に再配分されることが無
い。これは、容量１６のようなＡＤ変換装置の入力容量
が、フィルタの容量５や容量８に比べて無視できない場
合に有効である。
同時にスイッチ２１を短絡するようにしたので、容量１
６に蓄積された以前のアナログ信号成分の電荷は基準電
位に放電されて容量５や容量８に再配分されることが無
い。これは、容量１６のようなＡＤ変換装置の入力容量
が、フィルタの容量５や容量８に比べて無視できない場
合に有効である。
【００３１】なお、上記した実施の形態１および実施の
形態２においてはそれぞれ容量１３および容量１６の充
電電荷を巧みに個々に処理するものであるが、先ず容量
１３の充電電荷を処理し、続いて容量１６の充電電荷を
連続処理する手段を設けることにより、各容量１３、１
６の充電電荷による相互干渉を同時に防止することがで
きる。
形態２においてはそれぞれ容量１３および容量１６の充
電電荷を巧みに個々に処理するものであるが、先ず容量
１３の充電電荷を処理し、続いて容量１６の充電電荷を
連続処理する手段を設けることにより、各容量１３、１
６の充電電荷による相互干渉を同時に防止することがで
きる。
【００３２】また上記実施の形態１、２ではブロック
３、４としてローパスフィルタを用いたものであるが、
これに代えハイパスフィルタ、バンドパスフィルタ、増
幅器、単なる抵抗結合の入力回路などのようなアナログ
回路であっても本発明を適用することができる。同様に
ブロック１４はＡＤ変換装置であるが、他のアナログ回
路でも本発明を適用することができる。
３、４としてローパスフィルタを用いたものであるが、
これに代えハイパスフィルタ、バンドパスフィルタ、増
幅器、単なる抵抗結合の入力回路などのようなアナログ
回路であっても本発明を適用することができる。同様に
ブロック１４はＡＤ変換装置であるが、他のアナログ回
路でも本発明を適用することができる。
【００３３】また実施の形態１、２のように入力回路が
２個の装置に限らず、任意の数（ｎ個）の入力回路の装
置にも本発明を適用することができる。
２個の装置に限らず、任意の数（ｎ個）の入力回路の装
置にも本発明を適用することができる。
【００３４】さらに実施の形態１、２では、ブロック
３、４は入力端子１、２からそれぞれ外部のアナログ信
号を印加されるもの（ローパスフィルタ）であるが、そ
のブロック３、４自身がアナログ信号を発生するもの
（アナログ信号発生手段）であっても同様に本発明を適
用することができる。
３、４は入力端子１、２からそれぞれ外部のアナログ信
号を印加されるもの（ローパスフィルタ）であるが、そ
のブロック３、４自身がアナログ信号を発生するもの
（アナログ信号発生手段）であっても同様に本発明を適
用することができる。
【００３５】
【発明の効果】以上のように、本発明のアナログ信号処
理装置によれば、以前のアナログ信号成分の電荷を蓄積
している容量成分を基準電位に接続してその電荷を放電
するようにしたので、以前の信号成分が新しい信号に洩
れ込まず、アナログ信号処理装置に本来の信号成分のみ
を供給して処理することができる効果がある。
理装置によれば、以前のアナログ信号成分の電荷を蓄積
している容量成分を基準電位に接続してその電荷を放電
するようにしたので、以前の信号成分が新しい信号に洩
れ込まず、アナログ信号処理装置に本来の信号成分のみ
を供給して処理することができる効果がある。
【図１】本発明の実施の形態１に係わるアナログ信号処
理装置の回路図
理装置の回路図
【図２】本発明の実施の形態１のアナログ信号処理装置
のタイミング図
のタイミング図
【図３】本発明の実施の形態２のアナログ信号処理装置
のタイミング図
のタイミング図
【図４】従来のアナログ信号処理装置の回路図
【図５】同アナログ信号処理装置のタイミング図
３ フィルタ ５ 容量 ６ フィルタ ８ 容量 ９ スイッチ １１ スイッチ １３ 容量 １４ ＡＤ変換装置 １５ スイッチ １６ 容量 １７ 比較ブロック ２１ スイッチ
フロントページの続き (72)発明者 苅田 吉博 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 山元 猛晴 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5J022 AA01 BA02 CA07 CA10 CF07 5J055 AX28 AX55 AX56 AX66 BX03 BX17 CX26 DX01 DX02 DX44 DX48 DX61 DX83 EY01 EY10 EZ01 EZ12 EZ13 EZ14 EZ24 GX01 GX02
Claims (6)
- 【請求項１】 ｎ個のアナログ信号入力端子と、 前記ｎ個のアナログ信号入力端子に各々接続された入力
端子と内部の容量成分に接続された出力端子を有するｎ
個のアナログ信号入力手段と、 １つの入力端子を有するアナログ信号処理手段と、 前記ｎ個のアナログ信号入力手段の出力端子に各々接続
された第１の端子と前記アナログ信号処理手段の入力端
子に共通に接続された第２の端子を有するｎ個のスイッ
チと、 電位の固定された端子に一端が接続され、他端が前記ア
ナログ信号処理手段の入力端子に接続された特定スイッ
チと、 前記ｎ個スイッチのうちの一つが短絡した状態から他の
スイッチの一つが短絡した状態に移る前に前記特定スイ
ッチを短絡させる手段とを設けたことを特徴とするアナ
ログ信号処理装置。 - 【請求項２】 ｎ個のアナログ信号入力端子と、 前記ｎ個のアナログ信号入力端子に各々接続された入力
端子と内部の容量成分に接続された出力端子を有するｎ
個のアナログ信号入力手段と、 １つの入力端子を有し、この入力端子に内部スイッチを
介して内部の容量成分が短絡される状態を有するアナロ
グ信号処理手段と、 前記ｎ個のアナログ信号入力手段の出力端子に各々接続
された第１の端子と前記アナログ信号処理手段の入力端
子に共通に接続された第２の端子を有するｎ個のスイッ
チと、 電位の固定された端子に一端が接続され、他端が前記ア
ナログ信号処理手段の入力端子に接続された特定スイッ
チと、 前記アナログ信号処理手段の前記内部スイッチの短絡の
期間のうち最初の一定期間は同時に前記特定スイッチを
短絡し、前記ｎ個のスイッチを開放する手段とを設けた
ことを特徴とするアナログ信号処理装置。 - 【請求項３】 アナログ信号処理手段は入力端子に内部
スイッチを介して内部の容量成分が短絡される状態を有
し、 前記内部スイッチの短絡の期間のうち最初の一定期間は
同時に特定スイッチを短絡し、ｎ個のスイッチを開放す
ることを特徴とする請求項１記載のアナログ信号処理装
置。 - 【請求項４】 ｎ個のアナログ信号入力手段は抵抗とコ
ンデンサより構成されるローパスフィルタであり、選択
アナログ信号処理手段はＡＤ変換装置であることを特徴
とする請求項１ないし３記載のアナログ信号処理装置。 - 【請求項５】 内部の容量成分に接続された出力端子を
有するｎ個のアナログ信号発生手段と、 １つの入力端子を有するアナログ信号処理手段と、 前記ｎ個のアナログ信号発生手段の出力端子に各々接続
された第１の端子と前記アナログ信号処理手段の入力端
子に共通に接続された第２の端子を有するｎ個のスイッ
チと、 電位の固定された端子に一端が接続され、他端が前記ア
ナログ信号処理手段の入力端子に接続された特定スイッ
チと、 前記ｎ個スイッチのうちの一つが短絡した状態から他の
スイッチの一つが短絡した状態に移る前に前記特定スイ
ッチを短絡させる手段とを設けたことを特徴とするアナ
ログ信号処理装置。 - 【請求項６】 内部の容量成分に接続された出力端子を
有するｎ個のアナログ信号発生手段と、 １つの入力端子を有し、この入力端子に内部スイッチを
介して内部の容量成分が短絡される状態を有するアナロ
グ信号処理手段と、 前記ｎ個のアナログ信号発生手段の出力端子に各々接続
された第１の端子と前記アナログ信号処理手段の入力端
子に共通に接続された第２の端子を有するｎ個のスイッ
チと、 電位の固定された端子に一端が接続され、他端が前記ア
ナログ信号処理手段の入力端子に接続された特定スイッ
チと、 前記アナログ信号処理手段の前記内部スイッチの短絡の
期間のうち最初の一定期間は同時に前記特定スイッチを
短絡し、前記ｎ個のスイッチを開放する手段とを設けた
ことを特徴とするアナログ信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17792099A JP3374788B2 (ja) | 1999-06-24 | 1999-06-24 | アナログ信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17792099A JP3374788B2 (ja) | 1999-06-24 | 1999-06-24 | アナログ信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001007689A true JP2001007689A (ja) | 2001-01-12 |
| JP3374788B2 JP3374788B2 (ja) | 2003-02-10 |
Family
ID=16039387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17792099A Expired - Fee Related JP3374788B2 (ja) | 1999-06-24 | 1999-06-24 | アナログ信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3374788B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011077847A (ja) * | 2009-09-30 | 2011-04-14 | Renesas Electronics Corp | Ａ／ｄコンバータ及びそのオープン検出方法 |
-
1999
- 1999-06-24 JP JP17792099A patent/JP3374788B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011077847A (ja) * | 2009-09-30 | 2011-04-14 | Renesas Electronics Corp | Ａ／ｄコンバータ及びそのオープン検出方法 |
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| Publication number | Publication date |
|---|---|
| JP3374788B2 (ja) | 2003-02-10 |
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