JP2001000042U - 電気アセンブリ - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 複数の回路からなる電気アセンブリにおい
て、各々の回路の試験が他の回路に影響を与えない電気
アセンブリを提供する。 【解決手段】 デジタル論理回路10、アナログ信号処理
回路11及びアナログ電力回路12が試験装置２に接続さ
れ、試験データがシフトレジスタ20を介して前記各回路
に供給される。シフトレジスタの部分21，２３は二つの
回路を相互に分離することができ、シフトレジスタの部
分２３はアナログ電力回路１２の出力に接続され、試験
中の回路に試験データを供給することができる。各回路
からの試験データ出力はシフトレジスタ２０に沿って出
力へクロックされる。

Description

【考案の詳細な説明】

【０００１】

【考案の属する技術分野】

本考案は、第１及び第２電気回路を含む種類の電気アセンブリに関するもので ある。

【０００２】

【従来の技術】

多くの電気アセンブリは、一つの集積回路又はプリント回路板の上に形成され た異なる種類の複数の電気回路を含む。このアセンブリは、例えば、アナログ回 路とディジタル回路との混合回路、又は、信号処理回路と電力回路のような異な る型のアナログ回路を含む。これらの混合技術からなるアセンブリは、設計及び 試験について種々の問題を提起する。

【０００３】 異なる技術を用いる回路は、特定の技術に特化されている技術者によって独立 に設計されることが望ましい。しかしながら、その場合、それらの回路が一体と なって所期の機能を確実に発揮し得るか否かが問題になる可能性がある。この危 険性を減らすために、一つの技術分野の一人技術者が、異なる技術分野の技術者 の仕事を度々監視し、コンパチビリティを保証する必要があるが、これは、開発 期間及びコストの増加を招く。同様に、完成したアセンブリを試験することも困 難である。一般的に、異なる回路を試験するためには異なる試験装置が必要であ り、時には、試験が他の回路の影響を受けないこと及び一つの回路の試験が他の 回路を破壊しないことを保証するために、複数の回路を相互に隔離することが必 要になる。

【０００４】

【考案が解決しようとする課題】

本考案の目的は、上述の困難を軽減するために用いることができる電気アセン ブリを提供することにある。

【０００５】

【課題を解決するための手段】 本考案の一つの観点によれば、上述の種類の電気アセンブリにおいて、シフト レジスタの複数の個々のセルに対するそれぞれの接続により回路が相互接続され ていること、該シフトレジスタをアドレスし該シフトレジスタをシフトさせ該シ フトレジスタ中のデータの流れを決めるための回路を含むこと、該シフトレジス タで第１回路を第２回路から隔離させること、及び、該シフトレジスタに沿って データをクロックし第１回路又は第２回路のいずれかに選択的に試験データを供 給することを特徴とする電気アセンブリが提供される。

【０００６】 シフトレジスタのセルの少なくとも一つが、シフトレジスタを介して第１回路 と第２回路との間に供給される信号に対して電圧シフトを行うように構成される ことが望ましい。このアセンブリが第３電気回路を含み、シフトレジスタが二つ の部分を持ち、その第１部分が第１回路と第２回路とを相互接続し、その第２部 分が第２回路と第３回路とを相互接続するようにしてもよい。三つの回路がディ ジタル論理回路、アナログ処理回路及びアナログ電力回路を含んでいてもよい。 シフトレジスタが、第３回路の出力に接続された第３部分を有していてもよい。 シフトレジスタの三つの部分が相互に直列に接続されていてもよい。シフトレジ スタがゲートで分岐した三つの部分を含み、シフトレジスタの各部分が各回路に 接続されていてもよい。電気回路及びシフトレジスタが一つの集積回路基板上に 形成されていてもよい。

【０００７】

【考案の実施の形態】

本考案による複数の異なる電気アセンブリについて、図面を用いて例示の方法 により説明する。

【０００８】 図１は、試験装置２に接続された電気アセンブリ１を示す図である。電気アセ ンブリ１は、ディジタル論理回路10、それに接続されたアナログ信号処理回路11 及びそれに順次接続されたアナログ電力回路12を含む。アセンブリ１は更にシフ トレジスタ20を含み、それは直列に接続されたノード又は部分21、22及び23に分 割されている。第１部分21は、１１個のセル24を持つように図示されているが、 それが接続されている回路の特性により任意の数を用いることができる。シフト レジスタ20のこの部分21はディジタル論理回路10とアナログ信号処理回路11との 間に接続され、二つの回路間に、それぞれ一つのセル24を介して１１個の異なる 並列の相互接続が形成されている。

【０００９】 セル24は電圧レベルシフト機能を具えるように構成されているので、これによ り、回路10又は11の一方からその動作電圧で出力される信号出力は、他方の回路 の動作電圧に変わる（上昇又は低下する）。アセンブリ１が通常の動作を行って いる時は、信号は、シフトレジスタの第１部分21を介して二つの回路10と11との 間を自由に通過する。シフトレジスタ20の第１部分21は試験装置２に接続された 入力線25を有し、試験装置２により、試験データ及びシフトレジスタ制御信号（ クロック、アップ／ダウン、イネーブル及びリセット）が供給される。その方法 は後述される。

【００１０】 シフトレジスタ20の第２部分22は、８個の個別のセル26を持つように図示され ており、アナログ信号処理回路11とアナログ電力回路12との間に接続されている 。二つの回路11と12との間に、それぞれ一つのセル26を介して８個の異なる並列 の相互接続が形成されている。通常の動作を行っている時は、第１部分21におけ ると同様に、セル26により入力信号と出力信号の間の電圧レベルが調整され、二 つの回路11と12との間を信号が自由に流れる。第２部分22の入力は第１部分の出 力を受信し、一方、第２部分の出力は第３部分23の入力に接続されている。

【００１１】 シフトレジスタ20の第３部分23は、それぞれ個別の接続を介して電力回路12の みに接続された１２個のセル27を持つように図示されている。通常の動作を行っ ている時は、上述のように、電圧レベルシフト機能を具えているので、シフトレ ジスタの最初の二つの部分21及び22が、ディジタル回路10と信号処理回路11との 間の通信及び信号処理回路11と電力回路12との間の通信を可能にする。通常の動 作を行っている間は、シフトレジスタ20の第３部分23は何の機能も提供しない。

【００１２】 回路10、11又は12のうちのいずれか一つを試験する場合は、試験装置２が線25 に、その回路を他の回路から隔離するための信号を供給する。例えば信号処理回 路11を試験する場合は、試験装置２からの信号が、第１部分21のセル24及び第２ 部分22のセル26を通る信号の通過を阻止することにより、信号処理回路11を論理 回路10及び電力回路12双方から隔離する。次に、試験装置２によって１と０との パターンからなる試験信号が供給され、シフトレジスタ20に沿って、第１部分21 を通り第２部分22の第１パートにシフトされる。このようにして、試験装置２は 、シフトレジスタ中のデータの流れを決める。試験データは、第２部分22の第１ パートのそれぞれのセル26から回路11に出力される。この試験データが生成する 応答は、回路11から第２部分22の第２パートに出力され、更に、それはシフトレ ジスタ20に沿って第３部分23にクロックされる。応答データは、データ線28によ り、第３部分23から試験装置２に出力される。

【００１３】 また、ディジタル論理回路10を試験する場合は、試験データ及びその応答は、 シフトレジスタ20の第１部分21を介して、論理回路10に供給され且つそれから供 給される。電力回路12の試験は、シフトレジスタ20の第２部分22が電力回路12を 信号処理回路11から隔離している間に、第３部分23を介して行われる。

【００１４】 このようにして、機械的に分離することなく、一つのアセンブリ中の複数の回 路を容易に隔離することができる。アセンブリの一つの接続点を介して複数の点 に対するアクセスを行うことができ、それにより、容易に自動試験を行うことが できる。各回路の異なる部分に対する個々の接続を必要とするアセンブリに比較 して、試験のためのアセンブリへの接続点の数を減らすことができるので、それ により、アセンブリの全体のサイズを小さくすることが可能になる。アセンブリ が一つの集積回路基板上に形成される場合は、サイズの減少により、アセンブリ の製造コストを著しく低下させることができる。

【００１５】 更に、本考案を用いることにより、外部での再接続を行うことなく、アセンブ リ中の各回路を同時に試験することが可能であり、それにより、試験時間を短縮 し、従って製造コストを低減することができる。アセンブリ中の個々の回路につ いてシフトレジスタとのインターフェースを可能にするためには、複数の回路が 相互間で正しく機能するために、各回路の設計者に規則を守らせることが必要で ある。それにより、複数の設計者が独立に仕事を行うことが可能になり、開発に 要する時間が短縮される。

【００１６】 同様に、ディジタル論理回路10'、アナログ信号処理回路11'、アナログ電力回 路12'及びシフトレジスタ20'を含む他のアセンブリが図２に示されている。シフ トレジスタ20'は、図１の直列レジスタ20と異なり、分岐構造を持ち、三つの部 分21'乃至23'が共通接続部30に接続されている。共通接続部30は、部分21'から 所望の部分22'又は23'へのデータ出力の流れを決めるための手段を具えるゲート 素子の形をとる。ゲート素子30は、外部制御線31又はメッセージ信号のリーダー に含まれデコーダ32によりデコードされるコードのいずれかによって制御される 。更に特別な場合は、部分22'及び23'への入力は、両者共第１部分21'の出力に 接続される。

【００１７】 この構成は、更に、第３部分23'がディジタル論理回路10'とアナログ電力回路 12'とを相互接続する機能を具える点で、図１の構成と異なる。第３部分23'のセ ル27'は、通常の場合、（必要な場合は電圧レベルシフトにより）二つの回路10' と12'との間の信号の自由な通過を可能にするが、試験を行う場合、それらのセ ルはスイッチされ、二つの回路は隔離される。

【００１８】 本考案は、任意の数の異なる回路を持つアセンブリに適用することができ、同 様の外部制御又はデコーダを用いて、一つの部分からの出力を３又はそれ以上の 異なる部分に分岐することができる。図３においては、５個の異なる回路41乃至 45を持つアセンブリが図示されている。このアセンブリ中のシフトレジスタ50は ７個の部分51乃至57を含み、それは相互に分岐している三つの部分51乃至53、53 乃至55及び55乃至57に分けられる。各分岐点にはゲート素子（図示されていない ）が含まれている。それらのゲート素子は、個別に、それぞれの外部制御線によ り制御される。これに代わり、連続する部分に対するコードを連結しておき、ゲ ート素子がそれぞれデコーダによって制御されるようにしてもよい。

【００１９】 この場合、一つのデコーダを用い、このデコーダで全てのゲート素子を制御す ることが可能である。シフトレジスタ50の部分51は、回路41と42とを接続するた め及び回路42を試験するために用いられる。部分52は、回路41と45とを接続する ため及び回路41を試験するために用いられる。部分53は、回路42と45とを接続す るため及び回路45を試験するために用いられる。部分54は、回路42と43とを接続 するため及び回路43を試験するために用いられる。部分55は、回路43と45とを接 続するために用いられる。部分56は、回路43と44とを接続するため及び回路44を 試験するために用いられる。部分57は、回路44と45とを接続するために用いられ る。

【００２０】 従って、シフトレジスタ50の二つの部分、即ち部分55及び57は、いずれの試験 の機能にも寄与していないことが解かる。即ち、それらの部分は試験の間スイッ チされ、それらの個々のセルは試験中の回路を隔離しており、それらが接続して いるいずれの回路とも試験データの授受を行わない。追加の試験接続が必要な場 合は、部分55及び57で形成される接続を用いることができる。例えば、シフトレ ジスタの部分55は回路43への追加の試験接続を提供することができ、部分57は回 路44への追加の試験接続を提供することができる。

【００２１】 アセンブリは、基板上に集積によって形成されるシフトレジスタを含め、一つ の集積回路基板上に形成することができる。これに代えて、アセンブリの一部又 は全ての回路を異なる基板又はチップ上に形成し、それらを共に一つのプリント 回路板上にマウントしてもよい。そのような構成の例が図４に示されている。図 ４においては、個別のチップ61及び62上に形成された二つの回路が、例えばハン ダによってプリント回路板60上にマウントされている。シフトレジスタ63は回路 チップの一つ61の上に集積され、各セル64は、チップ61の種々の部分と出力パッ ド65のそれぞれの一つとの間に接続される。出力パッド65は、それぞれ、各線66 を介して他のチップ62上の個々のパッド67に接続される。シフトレジスタ63は、 一つのチップが試験される場合は二つのチップを隔離するために用いられ、従っ て、一つの接続点で双方のチップを試験することが可能になる。

【図面の簡単な説明】

【図１】 試験装置に接続された電気アセンブリを示す
図である。

【図２】 試験装置に接続された他の電気アセンブリを
示す図である。

【図３】 試験装置に接続された更に他の電気アセンブ
リを示す図である。

【図４】 複数のチップからなる電気アセンブリを示す
図である。

【符号の説明】

１ 電気アセンブリ ２ 試験装置 １０ ディジタル論理回路 １１ アナログ信号処理回路 １２ アナログ電力回路 ２０ シフトレジスタ ２１〜２３ シフトレジスタの部分 ２４、２６、２７ シフトレジスタのセル ２５、２８ 線 ３０ 共通接続部（ゲート素子） ３１ 外部制御線 ３２ デコーダ ４１〜４５ 回路 ５０ シフトレジスタ ５１〜５７ シフトレジスタの部分 ６０ プリント回路板 ６１、６２ チップ ６３ シフトレジスタ ６４ シフトレジスタのセル ６５ 出力パッド ６６ 線 ６７ パッド

───────────────────────────────────────────────────── フロントページの続き (72)考案者 クリストファー ミカエル トーマス イギリス国 ジーエル50 ４エスエフ グ ルーセスターシャー チェルテンハム ワ イマンス ブルーク セネカ ウエイ２ (72)考案者 ジェームス カリー グリーン イギリス国 ジーエル20 ８ジェーエイ グルーセスターシャー テウケスバリイ テディントン ウォルナット コート ザ コープス３ (72)考案者 デービッド ジョン ヴァリンス イギリス国 ジーエル52 ６エルエフ グ ルーセスターシャー チェルテンハム チ ャールトン キングス アシュレイ コー ト５ Ｆターム(参考） 2G032 AA09 AB01 AD07 AG07

Claims (8)

【実用新案登録請求の範囲】
1. 【請求項１】 第１及び第２電気回路を含む電気アセン
   ブリにおいて、シフトレジスタ(20,20',50,63)の複数の
   個々のセル(24,26,27,24',26',27',64)に対するそれぞ
   れの接続により回路(10,11,12,10',11',12',41-45,61,6
   2)が相互接続されていること、該シフトレジスタ(20,2
   0',50,63)をアドレスし該シフトレジスタをシフトさせ
   該シフトレジスタ中のデータの流れを決めるための回路
   (2)を含むこと、該シフトレジスタ(20,20',50,63)で第
   １回路(10,10')を第２回路(11,11')から隔離させるこ
   と、及び、該シフトレジスタに沿ってデータをクロック
   し第１回路(10,10')又は第２回路(11,11')のいずれかに
   選択的に試験データを供給することを特徴とする電気ア
   センブリ。
2. 【請求項２】 前記シフトレジスタ(20,20',50,63)のセ
   ル(24,26,27,24',26',27',64) の少なくとも一つが、該
   シフトレジスタを介して前記第１回路と第２回路と(10,
   10' と11,11'と) の間に供給される信号に対して、電圧
   シフトを行うことを特徴とする請求項１に記載の電気ア
   センブリ。
3. 【請求項３】 第３電気回路(12,12')を含むこと、及
   び、前記シフトレジスタ(20,20')が二つの部分(21,22,2
   1',22')を持ち、その第１部分(21,21')が前記第１回路
   と第２回路と(10及び11と10'及び11'と)を相互接続し、
   その第２部分(22,22')が前記第２回路と第３回路と(11
   及び12と11'及び12'と)を相互接続することを特徴とす
   る請求項１又は２に記載の電気アセンブリ。
4. 【請求項４】 三つの回路がディジタル論理回路(10,1
   0')、アナログ処理回路(11,11')及びアナログ電力回路
   (12,12')を含むことを特徴とする請求項３に記載の電気
   アセンブリ。
5. 【請求項５】 前記シフトレジスタ(20,20')が、前記第
   ３回路(12,12')の出力に接続された第３部分(23,23')を
   有することを特徴とする請求項３又は４に記載の電気ア
   センブリ。
6. 【請求項６】 前記シフトレジスタ(20)の三つの部分(2
   1,22,23)が、相互に直列に接続されたことを特徴とする
   請求項５に記載の電気アセンブリ。
7. 【請求項７】 前記シフトレジスタ(20',50)がゲート(3
   0)で分岐した三つの部分(21,22,23,51-57)を含むこと、
   及び、該シフトレジスタ(20',50)の各部分(21,22,23,51
   -57)が各回路(10',11',12',41-45)に接続されたことを
   特徴とする請求項１乃至５のいずれか１項に記載の電気
   アセンブリ。
8. 【請求項８】 前記電気回路(10,11,12,10',11',12',41
   -45)及び前記シフトレジスタ(20,20',50)が一つの集積
   回路基板(1)上に形成されたことを特徴とする請求項１
   乃至７のいずれか１項に記載の電気アセンブリ。