DE19744818B4

DE19744818B4 - Verfahren zum Prüfen einer Mischsignalschaltung und Mischsignalschaltung

Info

Publication number: DE19744818B4
Application number: DE19744818A
Authority: DE
Inventors: Fazal Ur Rehman San Jose Qureshi
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1997-04-11
Filing date: 1997-10-10
Publication date: 2006-06-01
Anticipated expiration: 2017-10-11
Also published as: DE19744818A1

Abstract

Verfahren zum Prüfen einer Mischsignalschaltung (1), bei welcher Analogschaltkreise (2, 4, 6), von den Analogschaltkreisen (2, 4, 6) getrennte Digitalschaltkreise (10) und ein zwischen die Analog- (2, 4, 6) und die Digitalschaltkreise (10) gekoppelter Zwischenschaltkreis vorgesehen sind, wobei während eines Normalbetriebs der Mischsignalschaltung (1) die Digitalschaltkreise (10) Digital-Analog-Signale über den Zwischenschaltkreis an die Analogschaltkreise (2, 4, 6) anlegen und die Analogschaltkreise (2, 4, 6) Analog-Digital-Signale über den Zwischenschaltkreis an die Digitalschaltkreise (10) anlegen, gemäß welchem dem Zwischenschaltkreis seriell über einen Eingangsanschluß (12) der Mischsignalschaltung (1) Testsignale zugeführt werden und danach die in den Zwischenschaltkreis geladenen Testsignale parallel an die Analog- (2, 4, 6) und/oder die Digitalschaltkreise (10) in Reaktion auf Steuersignale (CTRL, TEST ENABLE) angelegt werden, dadurch gekennzeichnet, daß der eine Grenzabtastzellenkette (50) bildende Zwischenschaltkreis im Normalbetrieb mit Testsignalen geladen wird, und dass die Grenzabtastzellenkette (50) die Analogschaltkreise (2, 4, 6) zu Beginn des Anlegens der geladenen Testsignale an die...

Description

Die Erfindung betrifft Verfahren zum Prüfen einer Mischsignalschaltung nach dem Oberbegriff der Ansprüche 1, 4 und 6 und eine Mischsignalschaltung nach dem Oberbegriff des Anspruchs 8.
Nach dem Herstellen einer integrierten Schaltung ist es üblicherweise erforderlich, die Schaltung zu prüfen. Es ist bekannt, daß das Testen eines integrierten Schaltkreises einen wichtigen Teil der Gesamtkosten ausmacht. Techniken, welche solche Prüfungen vereinfachen, können zur Reduzierung von Herstellungskosten beitragen.
Es wird zunehmend üblich, integrierte Schaltkreise Kundenwünschen anzupassen, indem neue oder unterschiedliche Möglichkeiten aus existierenden Komponenten geschaffen werden. Beispielweise können Analogschaltkreise mit Digitalschaltkreisen verdrahtet werden, und die verdrahteten Analog- und Digitalschaltkreise werden dann in einen einzigen integrierten Chip eingebettet. Bei einem solchen integrierten Schaltkreis hängt die Funktion bezüglich der Analogschaltkreise generell von dem Zustand der Digitalschaltkreise ab, welche ihrerseits von dem Zustand der Analogschaltkreise abhängen, so daß es entweder sehr schwierig oder sogar unmöglich ist, die Funktion der Analogschaltkreise allein durch Anlegen von Testsignalen an die externen Anschlußstifte des integrierten Schaltkreises zu testen, ohne den Zustand der internen Knoten des integrierten Schaltkreises an den Begrenzungen zwischen den analogen und digitalen Schaltkreisen zu steuern. Dasselbe gilt natürlich auch in umgekehrtem Sinne.
Solange die Analogschaltkreise als ein integrierter Schaltkreis und die Digitalschaltkreise als ein getrennter integrierter Schaltkreis realisiert werden, wird typischerweise eine erhebliche Zeit benötigt, um Testsimulussignale und -reaktionen darauf zu gewinnen, welche spezifisch für das Testen jedes einzelnen individuellen integrierten Schaltkreises ausgelegt sind. Wenn jedoch beide in einem einzigen Chip integriert sind, in welchem sie miteinander in Wechselwirkung treten, können die Stimulussignale und -reaktionen, die für das Testen der einzelnen Komponenten verwendet wurden, nicht eingesetzt werden, weil die Eingänge und Ausgänge jeder Komponente nicht mehr zugänglich sind.

Aus Auer, A., Kimmelmann, R.: Schaltungstest mit Boundary Scan, Hüthig Verlag, Heidelberg, 1996, ist es bekannt, über einen internen Knotenpunkt einer Schaltung, der im allgemeinen über die externen Pins eines Bausteins nicht zugänglich ist, eine Scan-Zelle zu legen und diese mit einem Schieberegister, auch Scan-Kette genannt, zu verbinden. Ferner ist eine Schaltungsanordnung zur Überwachung von analogen Signalen bekannt, bei welcher Spannungen von internen Knotenpunkten einer Schaltung abgegriffen und einem seriell programmierbaren integrierten Schaltkreis zugeführt werden, welcher die analogen Spannungen digitalisiert, mit in Registern abgelegten digitalen Grenzwerten vergleicht und gegebenenfalls einen Interrupt-Ausgang ansteuert, um ein Überschreiten der einprogrammierten Grenzwerte anzuzeigen.

Aus der DE 691 20 142 T2 ist ein elektrischer Aufbau mit zwei elektrischen Schaltkreisen bekannt, zwischen welche ein Schieberegister gekoppelt ist, über dessen Zellen der Datenaustausch zwischen den Schaltkreisen stattfindet. Ferner ist ein Testschaltkreis zur Versorgung des Schieberegisters mit Testdaten und Steuersignalen vorgesehen. Zum Testen dieses elektrischen Aufbaus werden die beiden elektrischen Schaltkreise zunächst durch die Zellen des Schieberegisters voneinander isoliert. Digitale Testdaten werden dann vom Testschaltkreis seriell in das Schieberegister geladen und anschließend an einen der Schaltkreise ausgegeben. Danach wird die Antwort, welche diese Testdaten erzeugen, vom Schaltkreis in in einem anderen Abschnitt des Schieberegisters angeordnete Zellen geladen und seriell durch eine am Ende des Schieberegisters angekoppelte Datenleitung zum Testgerät ausgegeben. Durch die lange Trennung der beiden elektrischen Schaltkreise können testbedingte Störungen entstehen.

Aufgabe der Erfindung ist es, Verfahren zum Prüfen einer Mischsignalschaltung und eine Mischsignalschaltung zu schaffen, bei welchen testbedingte Störungen minimiert werden.

Diese Aufgabe wird entsprechend den Merkmalen der Ansprüche 1, 4, 6 bzw. 8 gelöst.

Weitere Ausgestaltungen der Erfindung sind der nachfolgenden Beschreibung und den Unteransprüchen zu entnehmen.

In bevorzugten Ausführungsformen betrifft die Erfindung eine Mischsignalschaltung mit Analogschaltkreisen, von den Analogschaltkreisen getrennten Digitalschaltkreisen und einer Grenzabtastzellenkette, die längs der Grenze zwischen den Analogschaltkreisen und Digitalschaltkreisen geschaltet ist, um selektiv die Analogschaltkreise von den Digi talschaltkreisen zu entkoppeln und um ausgewählte Signale den Knoten längs der Grenze während des Testens zuzuführen. Die Grenzabtastzellenkette umfaßt Zellen, wobei jede Zelle so angeschlossen ist, daß sie ein unterschiedliches der zwischen den Analog- und Digitalschaltkreisen auszutauschenden Signale abfängt, und jede Zelle in einem Nicht-Test-Modus betreibbar ist, in welchen sie für die Analog- und Digitalschaltkreise in dem Sinne transparent ist, daß sie über die Grenze hinweg jedes empfangene Signal von einem der analogen und digitalen Schaltkreise passieren läßt, das für den jeweils anderen bestimmt ist. Vorzugsweise ist die Mischsignalschaltung ein integrierter Schaltkreis, der externe Stifte für das Aktivieren von Signalen direkt zu und empfangen von Signalen direkt von jedem der Analogschaltkreise, Digitalschaltkreise und Grenzabtastzellenkette aufweist.

In bevorzugten Ausführungsformen umfaßt jede Zelle der Grenzabtastzellenkette einen ersten Multiplexer mit einem Dateneinleseein gang, einem Ausgangsdateneingang und einem Ausgang, ein Flipflop mit einem Testtakteingang, mit einem Dateneingang, der an den Ausgang des ersten Multiplexers angekoppelt ist, und mit einem Ausgang, und einen zweiten Multiplexer mit einem ersten Eingang, der an einen der analogen bzw. digitalen Schaltkreise angekoppelt ist, einem zweiten Eingang, der an den Ausgang des Flipflops angekoppelt ist, und einem Ausgang, der an den an deren analogen bzw. digitalen Schaltkreis gekoppelt ist. Die Zellen sind seriell gekoppelt, derart, daß die Kette gesteuert werden kann, um in einem von vier Moden zu arbeiten: einem Nicht-Test- oder Normalbetriebsmodus, in welchem die Kette transparent für die Analog- und Digitalsignale ist, einem Abtastschiebemodus, der auch als serieller Schiebemodus bezeichnet wird, bei welchem Datenwerte sequentiell in die Kette hinein oder aus ihr herausgeschoben werden, während die Kette transparent für die Analog- und Digitalschaltkreise ist, einem Parallellademodus, in welchem Datenwerte sequentiell in die Kette geschoben werden und diese Datenwerte auch sequentiell in die Analogschaltkreise und Digitalschaltkreise verschoben werden, und einem Testmodus, in welchem Datenwerte, die vorher in die Kette geladen worden waren, gleichzeitig in den Analog- und Digitalschaltkreisen aktiviert werden.

Andere Gegenstände der Erfindung sind eine Grenzabtastzellenkette, wie sie in dem Mischsignalschaltkreis verwendet wird, sowie Verfahren zum Prüfen einer solchen Mischsignalschaltung. Bei dem Prüfverfahren werden die Analog-Digital-Signale bzw. Digital-Analog-Signale durch die Grenzabtastzellenkette unverändert hindurchgeschleust, während im Prüfmodus die folgenden Schritte vorgesehen sind:

a) Setzen aller Digital-Analog-Signale auf gewünschte Testwerte durch Ausführen eines Abtastverschiebevorgangs, bei dem Testsignale mit den Testwerten sequentiell in die Grenzabtastzellenkette geschoben werden, und
b) Testen der Analogschaltung durch Anlegen eines oder mehrerer Testsignale von einer externen Komponente direkt an einen oder mehrere externe Anschlußstifte der Analogschaltung, wobei resultierende Ausgangssignale an einem oder mehreren externen Anschlußstiften der Analogschaltung von einer externen Komponente zwecks Analyse empfangen werden.

Optional sind auch die folgenden Schritte möglich:

c) Ausführen einer Ladeoperation zum Einfangen von Analag-Digital-Signalen, die von der Analogschaltung am Ende des Schrittes b) aktiviert werden, und
d) nach Schritt c) Ausführen einer weiteren Abtastschiebeoperation, um die eingefangenen Analog-Digital-Signale sequentiell aus der Grenzabtastzellenkette herauszuschieben.

Diese Schritte können – jedesmal unter Verwendung eines unterschiedlichen Satzes von Eingangsaktivierungssignalen – (d.h. unter Aktivieren jeweils eines unterschiedlichen Satzes von Digital-Analog-Signalen während Schritt a) und/oder eines unterschiedlichen Satzes von Testsignalen während Schritt b) wiederholt werden. Zu jedem Zeitpunkt während des Schrittes b) kann die Grenzabtastzellenkette gesteuert werden, um einen Satz von parallelen Analog-Digital-Signalen von den Analogschaltkreisen einzufangen, und diese eingefangenen Signale können aus der Grenzabtastzellenkette zu einer externen Komponente zwecks Analyse herausgeschoben werden, um so das reale Zusammenwirken zwischen den analogen und digitalen Schaltkreisen zu prüfen.

Entsprechende Schritte sind zum Prüfen der digitalen Schaltkreise vorgesehen.

Die Erfindung wird nachstehend anhand der in den beigefügten Abbildungen dargestellten Ausführungsbeispiele näher erläutert.
1 zeigt ein Blockdiagramm eines integrierten Schaltkreises gemäß einer bevorzugten Ausführungsform.
2 zeigt ein mehr ins einzelne gehendes Blockdiagramm der Schaltung nach 1.
Der integrierte Schaltkreis 1 ("Chip") der 1 und 2 ist eine Mischsignalschaltung, welche digitale Logikschaltkreise 10, analoge Schaltkreise 2, analoge Schaltkreise 4 und analoge Schaltkreise 6 sowie eine Grenzabtastzellenkettenschaltung 50 umfaßt. Der Ausdruck "Mischsignal" wird hier verwendet, um eine Schaltung zu definieren, die sowohl analoge Schaltkreise als auch digitale Schaltkreise enthält. Die Mischsignalschaltung umfaßt analoge Schaltkreise, die von den digitalen Schaltkreisen in dem Sinne getrennt sind, daß jedes von der Analogschaltung für den Empfang durch die digitale Schaltung aktivierte Signal (Analog-Digital-Signal) sich zu dem digitalen Schaltkreis durch eine Zelle einer Grenzabtastzellenkette ausbreitet und jedes von der digitalen Schaltung aktivierte Signal für den Empfang durch die Analogschaltung (Digital-Analog-Signal) sich zu der Analogschaltung durch eine Zelle der Grenzabtastzellenkette ausbreitet.
Gemäß 1 und 2 umfaßt die Grenzabtastzellenkettenschaltung 50 Grenzzellen 3, 5 und 7, die in Serie zwischen einen externen Stift 12 und einen externen Stift 15 geschaltet sind. Der Chip 1 ist so aufgebaut, daß die Analogschaltungen 2, 4 und 6 von der digitalen Logikschaltung 10 in dem Sinne getrennt sind, daß der Signalfluß zwischen den Analogschaltungen 2, 4, 6 und der Digitalschaltung 10 nur durch die Zellen der Grenzabtastzellenkette 50 erfolgen kann.
Die Analogschaltungen 2, 4 und 6 sind in Serie zwischen den externen Stift 11 (der durch einen Satz von externen Stiften in alternativen Ausführungsformen ersetzt werden kann) und den externen Stift 14 (der gleichermaßen durch einen Satz von externen Stiften ersetzt sein kann) geschaltet. Die digitale Logikschaltung 10 ist zwischen den exter nen Stift 13 (der durch einen Satz externer Stifte in alternativen Ausführungsformen ersetzt sein kann) und externen Stift 16 (der ebenfalls durch einen Satz externer Stifte in alternativen Ausführungsformen ersetzt sein kann) geschaltet.
Die Grenzabtastzellenkette 50 und Variationen derselben sind selbst Ausführungsformen der Erfindung. Jede solche Zellenkette ist ein Merkmal, das in irgendeiner Mischsignalschaltung mit getrennten Digital- und Analogschaltungsabschnitten implementiert werden kann, um das Testen solcher Schaltungen zu vereinfachen. Die Zellenkette 50 liefert die Möglichkeit, entweder die Analogschaltung oder die Digitalschaltung zu isolieren und zu testen, so als handele es sich um eigenständige Schaltungen.
Während des Normalbetriebes, d.h. außerhalb des Testmodus, der integrierten Schaltung 1 aktiviert die digitale Logik 10 Signale (nachstehend als Digital-Analog-Signale bezeichnet) durch die Kette 50 zu den Analogschaltungen 2, 4 und 6, und die Analogschaltung aktiviert Signale (nachstehend als Analog-Digitalsignale bezeichnet) durch die Kette 50 zu der Digitallogik 10. Die Zellen 3, 5 und 7 der Kette 50 können sämtlich identischen Aufbau haben, obwohl einige von ihnen (beispielsweise Zelle 3) nur Digital-Analog-Signale während des Normalbetriebs durchläßt und andere von ihnen (beispielsweise Zelle 5) nur Analog-Digital-Signale während des Normalbetriebes passieren lassen.
In Variationen der bevorzugten Ausführungsform der Zellen 3, 5 und 7 unterscheidet sich jede Zelle, die Analog-Digital-Signale empfängt, in einem Punkt von jeder Zelle, welche Digital-Analog-Signale empfängt: Der erstere Zellentyp umfaßt einen Signalumsetzschaltkreis, während der letztere Typ von Zelle keinen Signalumsetzschaltkreis enthält. Die Signalumsetzschaltung ist zwischen die Analogschaltung, welche Analog-Digital-Signale zu der Zelle aktiviert, und den Zelleneingangsdatenmultiplexer geschaltet (beispielsweise zwischen Analogschaltung 4 und Eingangsdatenmultiplexer 34 der 2). Der Signalumsetzschaltkreis führt jegliche Signalumsetzung (beispielsweise Strom/Spannungs-Umsetzung und/oder Spannungspegelverschiebung) an den Analog-Digitalsignalen aus, welche benötigt werden, um diese Signale in eine Form zu bringen, in der sie durch den Eingangsdatenmultiplexer verarbeitet werden können.
In Reaktion auf die Steuersignale "TEST ENABLE" (Testfreigabe) und "CTRL" (Steuerung) und das Taktsignal "TEST CLOCK" (Testtakt) kann die Grenzabtastzellenkette 50 auch in irgendeinem der folgenden Moden arbeiten: einem seriellen Verschiebemodus, bei dem Datenwerte sequentiell in die Kette (von Stift 12) oder aus der Kette (an Stift 15) verschoben werden, während die Kette für Analog- und Digitalschaltkreise transparent ist, derart, daß jeder Ausgangsmultiplexer der Kette gesteuert wird, um Digital-Analog-Signale zu der Analogschaltung passieren zu lassen, die sie von der Digitalschaltung empfängt, und um zu der Digitalschaltung die Analog-Digitalsignale passieren zu lassen, die sie von der Analogschaltung empfängt, und einem Parallellademodus, in welchem Datenwerte sequentiell in die Kette (von Stift 12) geschoben werden und diese Datenwerte ebenfalls sequentiell in die Analogschaltung und Digitalschaltung geschoben werden, und einem Textmodus, in welchem Datenwerte (vorher in die Kette geladen) gleichzeitig zu den Analogschaltungen 2, 4, 6 und der Digitalschaltung 10 aktiviert werden. In dem Testmodus (und dem Parallellademodus) entkoppeln die Zellen 3, 5 und 7 die Analogschaltungen 2, 4 bzw. 6 von der Digitalschaltung 10 und aktivieren ausgewählte Signale (beispielsweise Testwerte, die seriell in die Kette 50 von einer externen Komponente geschoben worden sind) an Knoten des Chips 1 zusammen mit der Grenze zwischen Analogschaltungen 2, 4, 6 und Digitalschaltung 10.
Die Signale TEST ENABLE, TEST CLOCK und CTRL werden von einem externen Gerät an die externen Stifte 51, 52 bzw. 53 der Zellenkette 50 angelegt (wie in 1 und 2 gezeigt). In alternativen Ausführungsformen werden diese Signale durch Steuerschaltkreise innerhalb der Zellenkette (oder innerhalb der integrierten Schaltung, welche diese Zellenkette enthält) erzeugt. Die Digitalschaltung 10 kann ihre eigene Testschaltung enthalten, welche ihrerseits eine digitale Abtastkette enthalten kann, für die Verwendung in einem Testmodus, in welchem die Digitalschaltung 10 allein getestet wird. Das Signal TEST ENABLE kann sowohl an die Testschaltung innerhalb des Schaltkreises 10 angelegt werden, um eine solche Testschaltung zur Verwendung in einem Testmodus freizugeben, als auch an die Grenzabtastzellenkette 50.
Während des Normalbetriebsmodus des Chips 1 haben die Signale TEST ENABLE, CTRL und TEST CLOCK Werte (beispielsweise können CTRL und TEST ENABLE einen konstanten Wert aufweisen, der eine logische Null bedeutet), welche bewirken, daß die Zellen 3, 5 und 7 der Zellenkette 50 transparent für die analogen Schaltungen 2, 4, 6 und die Digitalschaltung 10 in dem Sinne sind, daß die Zellen 3 und 7 die Digital-Analog-Signale, die sie von der Digitalschaltung 10 empfangen, zu der Analogschaltung 2 bzw. 6 passieren lassen und die Zelle 5 jedes Analog-Digital-Signal, das sie von Analogschaltung 4 empfängt, zu der Digitalschaltung 10 passieren läßt. In einem solchen Normalbetriebsmodus empfängt der Chip 1 typischerweise analoge Eingangssignale am Stift 11 und/oder digitale Eingangssignale am Stift 13 und aktiviert in Reaktion darauf analoge Ausgangssignale am Stift 14 und digitale Ausgangssignale am Stift 16, während Digital-Analog-Signale und Analog-Digital-Signale an internen Knoten der Grenze zwischen Analogschaltungen 2, 4 und 6 und Digitalschaltung 10 aktiviert werden. Im Normalbetriebsmodus hat TEST CLOCK typischerweise eine Rechteckwellenform, könnte jedoch auch eine andere Wellenform aufweisen, wie eine flache Wellenform, die eine logische Null indiziert.
Während eines ersten Testmodus des Chips 1 wird ein erster Satz von Testsignalen in die Zellen der Kette 50 geschoben und dann in den Analogschaltungen 2, 4, 6 und der Digitalschaltung 10 aktiviert, während die analogen und digitalen Schaltkreise voneinander entkoppelt sind, und danach wird eine (oder beide) von den Analogschaltungen und Digitalschaltungen getestet, während sie voneinander entkoppelt bleiben. Während eines ersten Abschnitts des ersten Testmodus wird die Kette 50 gesteuert, um in dem oben beschriebene seriellen Schiebemodus zu arbeiten. Während des seriellen Schiebemodus haben die Signale TEST ENABLE, CTRL und TEST CLOCK anfänglich Werte, die sequentiell einen ersten Satz von Testsignalen zu den Zellen 3, 5 und 7 schieben, womit die Zellen 3, 5 und 7 dazu gebracht werden, mit dem ersten Satz von Testsignalen geladen zu werden. Beispielsweise hat TEST ENABLE einen Wert, der für eine logische Eins steht, CTRL hat einen Wert, der für eine logische Null steht, und TEST CLOCK hat eine Rechteckwellenform während einer festgelegten Dauer, während sie für die Schaltkreise 2, 4, 6 und 10 transparent bleiben. Während eines zweiten Abschnittes des ersten Testmodus, nachdem der erste Satz von Testsignalen seriell in die Kette 50 geschoben worden ist, nehmen die Signale TEST ENABLE, CTRL und TEST CLOCK Werte an, die die Zellen 3, 5 und 7 dazu veranlassen, in einem Testmodus zu bleiben, in welchem sie alle Testsignale des ersten Satzes gleichzeitig (parallel zueinander) zu den analogen und digitalen Schaltkreisen aktivierten. Beispielsweise nimmt TEST ENABLE einen Wert der Bedeutung logisch Null an, CTRL nimmt einen Wert der Bedeutung logisch Eins an, und TEST CLOCK bleibt eine Rechteckwellenform. Während dieses Testmodus werden, während der erste Satz von Testsignalen parallel den Analog- und Digitalschaltungen zugeführt wird, zusätzliche Testsignale an die Analogschaltung und/oder Digitalschaltung angelegt (beispielsweise von einer oder mehreren externen Komponenten an Stift 12 und/oder Stift 13 nach 1 und 2) und die Reaktion der analogen und/oder digitalen Schaltung auf sowohl den ersten Satz von Testsignalen als auch die zusätzlichen Testsignale wird überwacht, beispielsweise durch Überwachen der Ausgangssignale, die an den Stiften 14 und 16 anstehen.
In typischen Realisierungen des Chips 1 triggert jeder Signalsprung TEST CLOCK sowohl das Laden eines Bits, beispielsweise eines Testbits) vom Multiplexer 20 in das Flipflop 22 und das Aktivieren eines vorher geladenen Bits vom Flipflop 22 zu den Multiplexern 24 und 30, und triggert sowohl das Laden eines Bits vom Multiplexer 30 in das Flipflop 32 und die Aktivierung eines vorher geladenen Bits vom Flipflop 32 zu den Multiplexern 34 und 40 und triggert sowohl das Laden eines Bits vom Multiplexer 40 in das Flipflop 42 als auch die Aktivierung eines vorher geladenen Bits vom Flipflop 42 zum Multiplexer 44 und zum Stift 15. Das Steuersignal TEST ENABLE steuert, welcher der beiden Eingänge zu jedem der Multiplexer 20, 30 und 40 zum Ausgang jedes solchen Multiplexers durchgeschaltet wird, und das Steuersignal CTRL steuert, welcher der beiden Eingänge zu jedem der Multiplexer 24, 34 und 44 zum Ausgang jedes solchen Multiplexers durchgeschaltet wird.
In dem oben erwähnten Parallellademodus des Chips 1 wird die Kette 50 gesteuert, um Datenwerte sequentiell vom Stift 12 in die Zellen der Kette 50 zu schieben und auch diese Datenwerte sequentiell in die Analogschaltungen 2 und 6 und Digitalschaltung 10 zu schieben. In einer bevorzugten Ausführungsform hat das Signal TEST ENABLE einen Wert, der eine logische Eins bedeutet, CTRL hat einen Wert, der eine logische Eins bedeutet, und TEST CLOCK hat eine Rechteckwellenform während einer festen Dauer des Parallellademodus. Der Eingangsmultiplexer wählt in jeder Zelle (Multiplexer 20, 30 bzw. 40) SCAN IN DATA von Stift 12 oder SCAN OUT DATA vom Flipflop der vorhergehenden Zelle, und die Ausgangsmultiplexer in jeder Zelle (Multiplexer 24, 34 bzw. 44) wählen den Ausgang des Flipflops einer solchen Zelle, beispielsweise wählt Multiplexer 24 den Ausgang von Flipflop 22 in Zelle 3. In Reaktion auf Sprünge von TEST CLOCK werden Datenwerte sequentiell von Stift 12 durch Flipflop 22, 32 und 42 der Kette 50 geschoben und auch durch Ausgangsmultiplexer 24 zur Analogschaltung 2 durch Ausgangsmultiplexer 34 zur Digitalschaltung 10 und durch Ausgangsmultiplexer 44 zur Analogschaltung 6.
Während eines dritten Testmodus des Chips 1 wird ein Satz von Signalen (als "Statussignale" bezeichnet, da sie indikativ für den Status eines oder mehrerer der Analogschaltkreise 2, 4 und 6 oder Digitalschaltkreise 10 sind) in Zellen der Kette 50 parallel zueinander geladen, entweder von der Analogschaltung oder der Digitalschaltung, und die Statussignale werden dann aus den Zellen ausgeschoben, beispielsweise zum Stift 15 in 1 und 2, für eine externe Komponente. Beispielsweise kann die Kette 50 im dritten Testmodus nach einem vorhergehenden Test der Analogschaltungen 2, 4, 6 arbeiten wie folgt: Zu einem gewünschten Zeitpunkt, nachdem Testsignale von einer externen Komponente zum externen Stift 11 der Analogschaltung aktiviert worden sind, während ein erster Untersatz von Zellen der Zellenkette 50 Testwerte an interne Knoten der Analogschaltung aktiviert, wird die Kette 50 gesteuert, um eine Ladeoperation auszuführen, um bei einem zweiten Untersatz von Zellen der Kette 50 Analog-Digital-Signale einzufangen, die von den Analogschaltungen in Reaktion auf entsprechende Werte der Signale TEST ENABLE, CTRL und TEST CLOCK aktiviert wurden, beispielsweise in Reaktion auf Werte von TEST ENABLE und CTRL, die eine logische Null bedeuten, und einer Ak tivierung eines Sprunges von TEST CLOCK, um die Analog-Digital-Signale in die Flipflops innerhalb jeder Zelle in dem zweiten Untersatz "einzutakten". Dann werden die eingefangenen Werte aus der Kette 50 zum Stift ausgeschoben, der typischerweise mit einer externen Komponente gekoppelt ist, beispielsweise durch Aktivieren von TEST ENABLE mit einem Wert, der für eine logische Eins indikativ ist, und TEST CLOCK als Rechteckwelle für eine feste Dauer. Bei einem anderen Beispiel kann die Kette 50 im dritten Testmodus nach einem vorhergehenden Test des Digitalschaltkreises 10 wie folgt arbeiten: Bei einem gewünschten Zeitpunkt nach Aktivieren der Testsignale von einer externen Komponente am externen Stift 13 der Digitalschaltung 10, während die Zellen in dem zweiten Untersatz Testwerte an internen Knoten der Digitalschaltung aktivieren, wird eine Ladeoperation ausgeführt, um bei dem ersten Untersatz von Zellen der Kette 50 Digital-Analog-Signale einzufangen, die von der Digitalschaltung aktiviert wurden, beispielsweise durch Aktivieren von TEST ENABLE and CTRL mit einem für logisch Null indikativen Wert und Aktivieren eines Übergangs von TEST CLOCK, um die Digital-Analog-Signale in das Flipflop innerhalb jeder Zelle in dem ersten Untersatz "einzutakten". Dann werden die eingefangenen Werte aus der Kette 50 zum Stift 15 ausgeschoben, der typischerweise mit einer externen Komponente gekoppelt ist, beispielsweise durch Akivieren von TEST ENABLE mit einem Wert, der logisch Eins bedeutet, und TEST CLOCK als Rechteckwelle über eine feste Dauer.
Gemäß 2 umfaßt jede Zelle der Grenzabtastzellenkette 50 vorzugsweise einen Eingangsmultiplexer mit einem Eingang "SCAN IN DATA" ("Dateneingabe), einem Eingang "OUTPUT DATA" ("Ausgabedaten") und einem Ausgang, einem Flipflop mit einem Testtakteingang, einem Dateneingang, der an den Eingang des Multiplexerausgangs angekoppelt ist, und einem Ausgang und einem Ausgangsmultiplexer mit einem ersten Eingang, der an entweder die Analogschaltung oder die Digitalschaltung angekoppelt ist, einem zweiten Eingang, der an den Flipflopausgang angekoppelt ist, und einem Ausgang, der mit einer anderen Analogschaltung oder Digitalschaltung gekoppelt ist. Beispielsweise umfaßt die Zelle 3 den Eingangsmultiplexer 20 dieses Typs, das Flipflop 22 dieses Typs und den Aus gangsmultiplexer 24 dieses Typs, die Zelle 5 umfaßt den Eingangsmultiplexer 30 dieses Typs, das Flipflop 32 dieses Typs und den Ausgangsmultiplexer 34 dieses Typs und die Zelle 7 umfaßt den Eingangsmultiplexer 40 dieses Typs, das Flipflip 42 dieses Typs und den Ausgangsmultiplexer 44 dieses Typs. Der "erste Eingang" des Multiplexers 34 der Zelle 5 ist mit der Analogschaltung 4 gekoppelt, um ein Analog-Digital-Signal von einem internen Knoten derselben zu empfangen. Im Gegensatz dazu ist der erste Eingang jedes der Multiplexer 24 und 44 jeweils für den Empfang eines Digital-Analog-Signals von einem internen Knoten der Digitalschaltung 10 mit der Digitalschaltung 10 gekoppelt.
Die Zellen 3, 5 und 7 sind seriell verkoppelt, wobei der SCAN-IN-DATA-Eingang des Multiplexers 20 mit dem Stift 12 und der Ausgang des Flipflops 42 mit dem Stift 15 gekoppelt ist, um in der Lage zu sein, die folgenden Operationen auszuführen: eine serielle Schiebeoperation, bei der Testwerte vom Stift 12 sequentiell in die Kette 50 geschoben werden, während die Zellen 3, 5 und 7 transparent für die Analogschaltung und Digitalschaltung des Chips 1 sind, oder eine Parallelladeoperation, bei der Datenwerte sequentiell in die Kette geschoben werden (von Stift 12) und diese Werte auch sequentiell in die Analogschaltung und die Digitalschaltung geschoben werden, oder einen Satz von drei Signalen zu aktivieren, von denen jedes vorher in eine andere der Zellen geladen worden ist, parallel zu einem oder mehreren der Schaltungen 2, 4, 6 und 10.
Obwohl die Kette 50 der 1 und 2 drei identische Zellen umfaßt (Zellen 3, 5 und 7), kann die Kette alternativ irgendeine Anzahl solcher Zellen aufweisen, wobei jede Zelle mit ihrem ersten Eingang iqhres Ausgangsmultiplexers an einen anderen Knoten von einer der Analog- oder Digitalschaltungen 2, 4, 6 bzw. 10 angekoppelt ist. Allgemeiner gesagt, kann die Kette irgendeine Anzahl von seriell verbundenen Zellen, die vorzugsweise identisch sind, umfassen, wobei jede Zelle einen 2:1-Multiplexer für den Anschluß zwischen eine Analogschaltung und eine Digitalschaltung besitzt, wobei die Analog- und Digitalschaltungen Abschnitte einer integrierten Schaltung bilden, die voneinander getrennt sind. Der 2:1-Multiplexer hat einen Eingang, der für die Verbindung mit einem Knoten einer der Analog- oder Digitalschaltungen konfiguriert wird, einen anderen Eingang, der für den Anschluß an eine andere der Zellen konfiguriert ist, und einen Ausgang, der für die Verbindung mit dem jeweils anderen Analogschaltkreis bzw. Digitalschaltkreis konfiguriert ist.
In bevorzugten Ausführungsformen wird die Mischsignalschaltung gemäß der Erfindung mit einer Analogschaltung, einer von der Analogschaltung getrennten Digitalschaltung, und einer Grenzabtastzellenkette längs der Begrenzung zwischen Analog- und Digitalschaltung als ein integrierter Schaltkreis realisiert. Die Zellenkette bietet Zugriff auf interne Knoten der integrierten Schaltung (d.h. Knoten längs der Grenze zwischen Analog- und Digitalschaltung, welche nicht direkt mit externen Stiften der integrierten Schaltung verbunden sind), um den Status dieser internen Knoten überwachen zu können, während die Schaltung getestet wird, und um dem internen Knoten zu ermöglichen, bei gewünschten Testspannungen gehalten zu werden oder durch eine gewünschte Sequenz von Testspannungen stimuliert zu werden, während die integrierte Schaltung geprüft wird. Alternativ wird die Mischsignalschaltung mit einer Analogschaltung, einer von der Analogschaltung getrennten Digitalschaltung und einer Grenzabtastzellenkette längs der Grenze zwischen der Analog- und der Digitalschaltung nicht als ein integrierter Schaltkreis realsiert. In solchen alternativen Ausführungsformen bietet selbst dann, wenn die Knoten längs der Grenze zwischen der Analog- und der Digitalschaltung, mit denen die Grenzabtastzelle gekoppelt ist, für Prüfsonden oder dergleichen zugänglich sein können, das Vorhandensein der Grenzabtastzellenkette nichtdesto weniger wichtige Vorteile. Das Vorhandensein der Kette ermöglicht der Mischsignalschaltung, in einem der folgenden Moden zu arbeiten: einem Normalbetriebsmodus, in welchem die Zellenkette für die Analog- und Digitalschaltungen transparent ist, und mindestens einem Testmodus, in welchem die Kette die Analogschaltung von der Digitalschaltung entkoppelt und Testsignale aktiviert, die vorher in die Kette geladen worden sind und die an die Analog- bzw. Digitalschaltung anzulegen sind anstelle der Analog-Digital- und Digital-Analog-Signale, die sonst über die Grenze hinweg im Normalbetriebsmodus aktiviert würden.
Ein anderer Aspekt der Erfindung betrifft ein Verfahren für die Auslegung und Herstellung einer Mischsignalschaltung, die vorzugsweise als integrierter Schaltkreis realisiert wird, mit den Schritten:

a) Auslegen der Mischsignalschaltung derart, daß Analogabschnitte der Schaltung von Digitalabschnitten der Schaltung getrennt sind,
b) Einfügen einer Grenzabtastzellenkette zwischen den Analog-Abschnitt und den Digitalabschnitt derart, daß jede Zelle der Kette ein unterschiedliches Signal auffängt, das zwischen Analog- und Digitalabschnitten auszutauschen ist, und
c) Herstellung der Mischsignalschaltung entsprechend der Auslegung.

Der Digitalabschnitt kann so ausgelegt werden, daß er seine eigene Abtastkette, eine "Digitalabtastkette", für die Verwendung in einem Testmodus umfaßt, bei dem nur der Digitalabschnitt geprüft wird. Die Grenzabtastzellenkette kann als Teil der Digitalabtastkette realisiert werden.

Claims

Verfahren zum Prüfen einer Mischsignalschaltung (1), bei welcher Analogschaltkreise (2, 4, 6), von den Analogschaltkreisen (2, 4, 6) getrennte Digitalschaltkreise (10) und ein zwischen die Analog- (2, 4, 6) und die Digitalschaltkreise (10) gekoppelter Zwischenschaltkreis vorgesehen sind, wobei während eines Normalbetriebs der Mischsignalschaltung (1) die Digitalschaltkreise (10) Digital-Analog-Signale über den Zwischenschaltkreis an die Analogschaltkreise (2, 4, 6) anlegen und die Analogschaltkreise (2, 4, 6) Analog-Digital-Signale über den Zwischenschaltkreis an die Digitalschaltkreise (10) anlegen, gemäß welchem dem Zwischenschaltkreis seriell über einen Eingangsanschluß (12) der Mischsignalschaltung (1) Testsignale zugeführt werden und danach die in den Zwischenschaltkreis geladenen Testsignale parallel an die Analog- (2, 4, 6) und/oder die Digitalschaltkreise (10) in Reaktion auf Steuersignale (CTRL, TEST ENABLE) angelegt werden, dadurch gekennzeichnet, daß der eine Grenzabtastzellenkette (50) bildende Zwischenschaltkreis im Normalbetrieb mit Testsignalen geladen wird, und dass die Grenzabtastzellenkette (50) die Analogschaltkreise (2, 4, 6) zu Beginn des Anlegens der geladenen Testsignale an die Analog- (2, 4, 6) und/oder Digitalschaltkreise (10) von den Digitalschaltkreisen (10) entkoppelt.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß mindestens ein zusätzliches Testsignal an mindestens einen Eingangsanschluß (11, 13) der Analog- (2, 4, 6) bzw. Digitalschaltkreise (10) angelegt und resultierende Ausgangssignale von mindestens einem Ausgangsanschluß (14, 16) der Analog- (2, 4, 6) bzw. Digitalschaltkreise (10) erfaßt werden.
Verfahren nach Anspruch 2, gekennzeichnet durch Erfassen der Analog-Digital-Signale bzw. der Digital-Analog-Signale, die durch die Analog- (2, 4, 6) bzw. Digitalschaltkreise (10) nach Anlegen des mindestens einen zusätzlichen Testsignals erzeugt werden, in dem Zwischenschaltkreis und durch serielles Herausschieben der erfaßten Analog-Digital-Signale bzw. Digital-Analog-Signale aus dem Zwischenschaltkreis zu einem Ausgangsanschluß (15) der Mischsignalschaltung (1).
Verfahren zum Prüfen einer Mischsignalschaltung (1), bei welcher Analog-Schaltkreise (2, 4, 6), von den Analog-Schaltkreisen (2, 4, 6) getrennte Digitalschaltkreise (10) und ein zwischen die Analog- (2, 4, 6) und die Digitalschaltkreise (10) gekoppelter Zwischenschaltkreis vorgesehen sind, wobei während eines Normalbetriebs der Mischsignalschaltung (1) die Digitalschaltkreise (10) Digital-Analog-Signale über den Zwischenschaltkreis an die Analog-Schaltkreise (2, 4, 6) anlegen und die Analog-Schaltkreise (2, 4, 6) Analog-Digital-Signale über den Zwischenschaltkreis an die Digitalschaltkreise (10) anlegen, gemäß welchem die Analog-Digital-Signale oder die Digital-Analog-Signale in Reaktion auf Steuersignale (CTRL, TEST ENABLE) parallel in den Zwischenschaltkreis geladen und danach seriell zu einem Ausgangsanschluß (15) der Mischsignalschaltung (1) herausgeschoben werden, dadurch gekennzeichnet, daß das Laden des eine Grenzabtastzellenkette (50) bildenden Zwischenschaltkreises mit den Analog-Digital-Signalen oder den Digital-Analog-Signalen und das Herausschieben der Signale den Normalbetrieb nicht unterbrechen.
Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß mindestens ein zusätzliches Testsignal an mindestens einen Eingangsanschluß (11, 13) der Analog- (2, 4, 6) bzw. Digitalschaltkreise (10) angelegt und resultierende Ausgangssignale von mindestens einem Ausgangsanschluß (14, 16) der Analog- (2, 4, 6) bzw. Digitalschaltkreise (10) erfaßt werden.
Verfahren zum Prüfen einer Mischsignalschaltung (1), bei welcher Analogschaltkreise (2, 4, 6), von den Analogschaltkreisen (2, 4, 6) getrennte Digitalschaltkreise (10) und ein zwischen die Analog- (2, 4, 6) und die Digitalschaltkreise (10) gekoppelter Zwischenschaltkreis mit einem Satz seriell verbundener Zellen (3, 5, 7) vorgesehen sind, wobei während eines Normalbetriebs der Mischsignalschaltung (1) die Digitalschaltkreise (10) Digital-Analog-Signale über den Zwischenschaltkreis an die Analogschaltkreise (2, 4, 6) anlegen und die Analog-Schaltkreise (2, 4, 6) Analog-Digital-Signale über den Zwischenschaltkreis an die Digitalschaltkreise (10) anlegen, gemäß welchem in die Zellen des Zwischenschaltkreises seriell über einen Eingangsanschluß (12) der Mischsignalschaltung (1) Testsignale geladen werden, die von den Zellen (3, 5, 7) an die Analog- (2, 4, 6), und/oder die Digitalschaltkreise (10) in Reaktion auf Steuersignale (CTRL, TEST ENABLE) unter Entkopplung der Analog- (2, 4, 6) von den Digitalschaltkreisen (10) angelegt werden, und wobei die Testsignale während des seriellen Ladens in die Zellen (3, 5, 7) auch sequentiell von den Zellen (3, 5, 7) an mindestens einen der Analog- (2, 4, 6) und Digitalschaltkreise (10) angelegt werden, dadurch gekennzeichnet, daß mindestens ein zusätzliches Testsignal an mindestens einen Eingangsanschluß (11, 13) der Analog- (2, 4, 6) bzw. Digitalschaltkreise (10) angelegt und resultierende Ausgangssignale von mindestens einem Ausgangsanschluß (14, 16) der Analog- (2, 4, 6) bzw. Digitalschaltkreise (10) erfaßt werden.
Verfahren nach Anspruch 6, gekennzeichnet durch Erfassen der Analog-Digital-Signale bzw. der Digital-Analog-Signale, die durch die Analog- (2, 4, 6) bzw. Digitalschaltkreise (10) nach Anlegen des mindestens einen zusätzlichen Testsignals erzeugt werden, in dem Zwischenschaltkreis, und durch serielles Herausschieben der erfaßten Analog-Digital-Signale bzw. Digital-Analog-Signale aus dem Zwischenschaltkreis zu einem Ausgangsanschluß (15) der Mischsignalschaltung (1).
Mischsignalschaltung (1) mit Analogschaltkreisen (2, 4, 6), mit von den Analogschaltkreisen (2, 4, 6) getrennten Digitalschaltkreisen (10) und mit Steueranschlüssen (51, 52, 53) zum Empfang von Steuersignalen (CTRL, TEST ENABLE), dadurch gekennzeichnet, daß eine zwischen die Analog- (2, 4, 6) und Digitalschaltkreise (10) gekoppelte Grenzabtastzellenkette (50) vorgesehen ist und so ausgestaltet ist, daß sie bei einer ersten Konfiguration der Steuersignale (CTRL, TEST ENABLE) eine für Signale transparente Verbindung zwischen den Analog- (2, 4, 6) und den Digitalschaltkreisen (10) bildet und bei einer zweiten Konfiguration der Steuersignale die Analog- (2, 4, 6) von den Digitalschaltkreisen (10) entkoppelt, und dass die Grenzabtastzellenkette (50) einen Satz von seriell verbundenen Zellen (3, 5, 7) zwischen einem Eingangs- (12) und einem Ausgangsanschluß (15) der Mischsignalschaltung (1) umfaßt, wobei die Zellen (3, 5, 7) ein Speicherelement enthalten und untereinander und mit dem Eingangsanschluß (12) oder dem Ausgangsanschluß (15) derart verbunden sind, daß abhängig von den Steuersignalen (CTRL, TEST ENABLE) eine serielle Schiebeoperation zum sequentiellen Einschieben von Testsignalen in die Speicherelemente von dem Eingangsanschluß (12) bzw. zum sequentiellen Herausschieben der Inhalte der Speicherelemente zum Ausgangsanschluß (15) ausführbar ist, während die Grenzabtastzellenkette (50) die transparente Verbindung zwischen den Analog- (2, 4, 6) und den Digitalschaltkreisen bildet, wobei die Zellen jeweils einen Eingangsmultiplexer (20, 30, 40) mit einem ersten Eingang, einem zweiten Eingang, einem Steuereingang zum Empfang eines ersten Steuersignals (TEST ENABLE) und einem Ausgang, ein Flipflop (22, 32, 42) mit einem Takteingang, zum Empfang eines Testtaktsignals (TEST CLOCK), einem an den Ausgang des Eingangsmultiplexers (20, 30, 40) angekoppelten Dateneingang und einem Datenausgang, und einen Ausgangsmultiplexer (24, 34, 44) aufweisen, der mit einem ersten Eingang an einen der Analog- (2, 4, 6) oder Digitalschaltkreise (10), mit einem zweiten Eingang an den Datenausgang des Flipflops (22, 32, 42) und mit einem Ausgang an einen der Digital- (10) bzw. Analogschaltkreise (2, 4, 6) und den ersten Eingang des Eingangsmultiplexers (20, 30, 40) angekoppelt ist sowie einen Steuereingang zum Empfang eines weiteren Steuersignals (CTRL) aufweist, und daß der zweite Eingang des Eingangsmultiplexers (20) einer ersten Zelle (3) an den Eingangsanschluß (12), der zweite Eingang des Eingangsmultiplexers (30, 40) jeder anderen Zelle (5, 7) an den Datenausgang des Flipflops (22, 32) einer vorhergehenden Zelle (3, 5) und der Datenausgang des Flipflops (42) der letzten Zelle (7) an den Ausgangsanschluß (15) angekoppelt ist.
Mischsignalschaltung (1) nach Anspruch 8, dadurch gekennzeichnet, daß schaltbare Verbindungen (24, 34, 44) zwischen den Speicherelementen der Zellen (3, 5, 7) einerseits und den Analog- (2, 4, 6) und Digitalschaltkreisen (10) andererseits zum Anlegen der in den Speicherelementen gespeicherten Testsignale an die Analog- bzw. Digitalschaltkreise vorgesehen sind.
Mischsignalsschaltung (1) nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß die Grenzabtastzellenkette (50) abhängig von den Steuersignalen zum sequentiellen Weiterleiten von seriell am Eingangsknoten (12) ankommenden Testsignalen in mindestens einen der Analog- oder Digitalschaltkreise konfigurierbar ist.
Mischsignalschaltung (1) nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, daß eine erste Untergruppe (3, 7) von Zellen zum Speichern eines der Digital-Analog-Signale in ihrem Flipflop (22, 42) in Reaktion auf die erste Konfiguration der Steuersignale verschaltet ist und eine zweite Untergruppe (5) von Zellen zum Speichern eines der Analog-Digital-Signale in ihrem Flipflop (32) in Reaktion auf die erste Konfiguration der Steuersignale verschaltet ist.
Mischsignalschaltung (1) nach einem der Ansprüche 8 bis 11, dadurch gekennzeichnet, daß sie als integrierter Schaltkreis ausgebildet ist.
Mischsignalschaltung (1) nach Anspruch 12, gekennzeichnet durch mindestens einen externen Anschlußstift (11), über den Signale direkt an die Analogschaltkreise (2, 4, 6) anlegbar sind, durch mindestens einen externen Anschlußstift (14), an dem Signale direkt von den Analogschaltkreisen (2, 4, 6) abgreifbar sind, durch mindestens einen externen Anschlußstift (13), über den Signale direkt an die Digitalschaltkreise (10) anlegbar sind, durch mindestens einen externen Anschlußstift (16), an dem Signale direkt von den Digitalschaltkreisen (10) abgreifbar sind, durch mindestens einen externen Anschlußstift (12), über den Signale direkt an die Grenzabtastzellenkette (50) anlegbar sind, und durch mindestens einen externen Anschlußstift (15), an dem Signale direkt von der Grenzabtastzellenkette (50) abgreifbar sind.