JP2000513136A - マルチレベル導電性黒色マトリックス - Google Patents

Abstract

(57)【要約】 平坦パネルディスプレーデバイスの面板（１０４）上のサブピクセルの横列（１０６，１０８）と縦列（１１０−１２２）を分離するためのマルチレベル導電性マトリックス構造が開示される。このマトリックス構造は一定の高さを有する複数の相互に平行に離間された第１導電性リッジと、この第１導電性リッジの高さより高い高さを有する複数の相互に平行に離間された第２導電性リッジとを有し、これらの第１および第２導電性リッジの交点において第２導電性リッジの高さが第１導電性リッジの高さまで低下する。

Description

【発明の詳細な説明】 マルチレベル導電性黒色マトリックス発明の分野 本発明は、平坦パネルディスプレーの分野に関するものである。さらに詳しく は、本発明は、平坦パネルディスプレースクリーン構造の黒色マトリックスに関 するものである。背景技術 平坦パネルディスプレーの面板のサブピクセル領域は、典型的には、一般に黒 色マトリックスと呼ばれる不透明メッシュ様構造によって分離されている。サブ ピクセル領域の分離により、黒色マトリックスは、１つのサブピクセルに指向さ れた電子が「逆散乱」させられて他のサブピクセルに衝突する事が防止される。 このようにして、通常の黒色マトリックスは平坦パネルディスプレーが鮮明な解 像度を保持するのを支援する。さらに黒色マトリックスは例えば支承壁体などの 構造を配置するためのベースとして役立つ。 先行技術の１つの黒色マトリックスにおいては、導電性物質の非常に薄い層（ 例えばおよそ２〜３ミクロン）が、サブピクセル領域を包囲する面板の内側面に 対して被着される。一般的には、導電性黒色マトリックスは導電性黒鉛物質から 成る。導電性黒色マトリックスを有する事により、黒色マトリックスの頂面また は側面に衝突する電子によって誘発される過剰電荷を面板の内側面から排出させ る事ができる。さらに導電性黒色マトリックスを有する事により、平坦パネルデ ィスプレーの電界エミッターと面板との間に生じる電気アークがさらに容易に黒 色マトリックスに衝突する事ができる。サブピクセルと電界エミッターとの間で は なく、黒色マトリックスと電界エミッターとの間に電気アークを発生させる事に より、蛍光体とこれを覆うアルミニウム層との一体性が保持される。不幸にして 先行技術の導電性黒色マトリックスの高さが比較的低いので、なおも電界エミッ ターからサブピクセル領域にアークが生じる。このようなアーク形成の結果、蛍 光体とその上のアルミニウム層が損傷される。しかし前述のように、黒色マトリ ックスはまた１つのサブピクセルから他のサブピクセルへの電子の逆散乱を防止 するためのものである。従って、各サブピクセルをそれぞれ隣接のサブピクセル から十分に遮断する高さを有する黒色マトリックスを持つことが望ましい。しか し、導電性黒鉛物質の物理的特性の故に、黒色マトリックスの高さは前記の２〜 ３ミクロンに限定される。 他の先行技術による黒色マトリックスにおいては、黒色マトリックスの内側面 全体に非導電性ポリイミド物質のパタンが形成される。このような通常の黒色マ トリックスにおいては、黒色マトリックスはおよそ２０〜４０ミクロンの均一高 さを有する。従って、このような黒色マトリックスの高さは、各サブピクセルを それぞれ隣接のサブピクセルから分離するには好適である。その結果、このよう な黒色マトリックス構造は、隣接サブピクセル中への電子の望ましくない逆散乱 を効果的に防止する。不幸にして、先行技術のポリイミド黒色マトリックスは導 電性でない。その結果、ポリイミド黒色マトリックスの上縁部が電界エミッター に対してサブピクセル領域よりもはるかに近いが、なおも電界エミッターからサ ブピクセル領域への望ましくない電気アーク形成が生じる。このようなアーク形 成を防止するため、導電性被覆（すなわち、酸化インジウム(ＩＴＯ：indium ti noxide)）が非導電性ポリイミドマトリックスに対して被着される。しかしＩＴ Ｏ被覆非導電性黒色マトリックスは問題がなくはない。例えば、非導電性マトリ ックスをＩＴＯで被覆するのは、平坦パネルディスプレーの製造プロセスにおけ る、複雑さとコストを増大させる。また、ＩＴＯの高原子量の結果、望ましくな い原 子の逆散乱を生じる。さらにＩＴＯは望ましくないほどに高い二次放射計数、δ を有する。 従って、隣接サブピクセルを効果的に分離できる高さを有する導電性ブラック ・マトリックス構造が必要とされる。さらに、電界エミッターからサブピクセル へのアーク形成を減少させる事のできるブラック・マトリックス構造が必要とさ れる。さらにコストおよび複雑さの増大、後方散乱の増大、およびＩＴＯ被覆ブ ラック・マトリックス構造に伴なう望ましくないほどに高い二次放出係数を有し ない導電性ブラック・マトリックスが必要とされる。発明の概要 本発明は隣接サブピクセルを効果的に分離できる高さを有する導電性ブラック ・マトリックス構造を提供する。さらに、本発明は電界エミッターからサブピク セルへの電気アーク形成を減少させる事のできるブラック・マトリックス構造を 提供する。さらに本発明はコストおよび複雑さの増大、後方散乱の増大、および ＩＴＯ被覆ブラック・マトリックス構造に伴なう望ましくないほどに高い二次放 出係数を有しない導電性ブラック・マトリックスを提供する。 さらに詳しくは、１つの実施態様において、本発明は部分的に前記面板上に、 それぞれの隣接サブピクセル領域の横列の間に配置された複数の第１導電性リッ ジから形成される。本発明はさらにマトリックス構造を形成するように前記複数 の第１導電性リッジに対して直交してこれと一体を成す複数の第２導電性リッジ から形成される。本発明の導電性マトリックスにおいては、前記の複数の第２導 電性リッジは前記複数の第１導電性リッジの高さより高い高さを有し、このよう にしてマルチレベル導電性マトリックスが形成される。しかしながら、前記複数 の第１および第２導電性リッジのそれぞれの交点において、前記複数の第２導電 性リッジの高さが前記複数の第１導電性リッジの高さまで低下する。このように して本発明は、平坦パネルディスプレーデバイスの面板上のサブピクセルの横列 および縦列を分離するためのマルチレベル導電性マトリックスを提供する。 他の実施態様において、本発明は前記の実施態様の特徴を含むと共に、さらに 前記サブピクセル領域のそれぞれの横列間に配置された複数の１つ導電性リッジ はそれぞれおよそ１８乃至２０ミクロンの高さを有する。この実施態様において 、サブピクセル領域のそれぞれの縦列の間に配置された複数の第２導電性リッジ はそれぞれおよそ３０乃至４０ミクロンの最大限高さを有する。 さらに他の実施態様において本発明は、平坦パネルディスプレーデバイスの面 板上のサブピクセルの横列および縦列を分離するためのマルチレベル導電性マト リックス構造の形成法を提供する。この実施態様において本発明は、前記平坦パ ネルディスプレーデバイスの面板の内側面上にホトレジスト構造の横列と縦列を 形成する事によりサブピクセル領域を画成する。ホトレジスト構造は、サブピク セル領域として使用されるべき区域を直接にカバーするように面板上に形成され る。次に、前記ホトレジスト構造の間に導電性物質を加えて少し硬化させる。こ の実施態様において、導電性物質がホトレジスト構造の横列の間に第１高さに配 置され、ホトレジスト構造の縦列の間において第２高さに配置され、前記第１高 さが前記第２高さより低くなるように、ホトレジスト構造を離間させる。硬化段 階後に、前記ホトレジスト構造に対してアセトンを加えて、前記面板から前記ホ トレジスト構造を除去する。このようにして、本発明は平坦パネルディスプレー 構造の面板上に前記導電性物質のマトリックスを形成する。 さらに他の実施態様において、前記の方法のすべての方法を含むと共に、本発 明によればホトレジスト構造の横列が隣接の横列からおよそ７５乃至８０ミクロ ン離間される。またこの実施態様において、ホトレジスト構造の縦列は隣接の縦 列からおよそ２５乃至３０ミクロン離間される。さらにこの実施態様において、 ホトレジスト構造の縦列の間に存在する導電性物質がホトレジスト構造の横列の 間に存在する導電性物質と交差する点において、縦列間の導電性物質の第２高さ が横列間の導電性物質の第１高さまで低下する。 本発明のこれら及び他の目的及び利点は、以下の種々の図面に示された好まし い実施形態の詳細な説明を読むことにより、当該技術分野の通常の知識を有する 者にとって、明白になることに疑いはない。図面の簡単な説明 添付した図面は、本出願に組み込まれ、本出願の一部を構成する。この添付し た図面は、本発明の実施例を示しており、記述とともに本発明の原理を説明する 。 第１図は本発明によるマルチレベル導電性マトリックス構造の形成中に作成さ れるホトレジスト構造の簡略化された斜視図、 第２図は本発明により導電性物質層を堆積された第１図のホトレジスト構造の 簡略化された斜視図、 第３図は本発明によるマルチレベル導電性マトリックス構造の斜視図、 第４図は本発明により支持構造を配置されたマルチレベル導電性マトリックス 構造の斜視図である。好ましい実施態様の説明 以下、本発明を図面に示す実施例について詳細に説明するが、本発明はこれら の実施態様によって限定されるものではなく、本発明の主旨の範囲内において任 意に変更実施できる。さらに、下記の本発明の詳細な説明においては、本発明の 完全な理解のため特定の細部を記載したが、当業者には明かなように、本発明の このような特定の細部を使用しないで実施する事ができる。また本発明の説明を 不必要に分かりにくくしないように、公知の方法、手順、部品を回路については 詳細に説明しない。 この実施態様の第１図について述べれば、本発明のマルチレベル導電性マトリ ックス構造の形成中に作製されるホトレジスト構造１００の簡略化された斜視図 が図示されている。本発明は、平坦パネルディスプレーデバイスの面板上のサブ ピクセルの横列と縦列を分離するマルチレベル導電性ブラック・マトリックスか ら成る。本発明はブラック・マトリックスと呼ばれるが、用語「ブラック」はマ トリックスの不透明特性を示すものと了解されたい。従って本発明はブラック以 外のカラーを有するものにも適している。本発明を形成するため、ホトレジスト 構造１００が面板１０４の内側面１０２の上に形成される。図面の簡略化のため 、第１図には面板の内側面の一部のみが示されている。この実施態様においては 、例えばニュージャージ、サマービルのヘキスト・セラニーズから市販されるＡ Ｚ４６２０ Ｐｈｏｔｏｒｅｓｉｓｔなどのホトレジストを面板１０４の内側面 １０２上に被着させる事によってホトレジスト構造１００が形成される。次に、 硬化されたホトレジスト構造のみが面板１０４上に残存するように、ホトレジス トを硬化させ、軟化焼成し、露光し、現像する。本発明においては、ホトレジス ト構造１００は面板１０４上に、直接にサブピクセルの形成される区域の上に形 成される。さらに本発明においては、約６５ミクロンの幅、ｗと、約４０ミクロ ンの高さ、ｈと、約２１５ミクロンの長さ、ｌとを有するホトレジスト構造１０ ０が形成される。本発明のホトレジスト構造１００について、このようなサイズ が特定されているが、本発明のホトレジスト構造はその他種々のサイズを有する のに適している。 第１図について述べれば、本発明のホトレジスト構造１００は面板上に横列( １０６と１０８)および縦列（１１０乃至１２２）を成して形成される。第１図 において図面の簡略化のため２横列（１０６，１０８）と７縦列（１１０乃至１ ２２）のみが図示されているが、面板の内側面上にホトレジスト構造１００の多 数の横列および縦列を形成できるものと事を了解されたい。１つの実施態様にお い て、横列１０６，１０８は相互に第１距離、ｄ１によって分離されている。同様 に隣接の縦列（例えば１１０，１１２）は第２距離、ｄ２によって分離されてい る。この実施態様においてｄ２はｄ１より小である。さらに詳しくはこの実施態 様において、ホトレジスト構造１００の隣接横列１０６，１０８はおよそ７５〜 ８０ミクロンの距離をもって離間されている。隣接縦列（例えば１１０，１１２ ）はおよそ２５〜３０ミクロンの距離をもって離間されている。この実施態様に おいてはこれらの横列と縦列の間隔はこのように特定されているが、本発明はそ の他種々の間隔によって隣接横列と隣接縦列とを分離するにも適している。 第２図について述べれば、ホトレジスト構造１００が形成された後に、導電性 材料２００がホトレジスト構造１００の間に被着される。さらに詳しくは、１つ の実施態様においては、導電性材料２００が面板１０４の内側面とホトレジスト 構造１００の上に噴霧されて、導電性材料がホトレジスト構造１００の上および その間に配置される。この実施態様において、導電性材料２００は例えばミシガ ン、ポート・ヒューロンのアチソン・コロイドによって製造されるＣＢ８００Ａ ＤＡＧから成る。次にこの実施態様においては、ホトレジスト構造１００の上 側面から導電性材料２００をスキージーで除去する事によって、ホトレジスト構 造１００の上方および／または上側面に堆積した過剰導電性材料２００を除去す る。この実施態様は特に面板１０４の内側面上にＤＡＧを噴霧する場合について 述べたが、面板１０４の内側面上にホトレジスト構造１００の間にその他種々の 導電性材料を堆積するなどその他種々の堆積法を使用するのに適している。 さらに第２図について述べれば、隣接横列（１０６，１０８）間の距離と隣接 縦列（例えば１１０と１１２）間の距離との相違により、導電性材料はホトレジ スト構造１００の横列１０６と１０８の間において第１高さに堆積され、またホ トレジスト構造１００の縦列１１０と１１２との間において第２高さに堆積され る。ホトレジスト構造１００の横列の間の導電性材料２００の第１高さは、ホト レジスト構造１００の縦列間の導電性材料２００の第２高さより小である。すな わち、毛管作用により、ホトレジスト構造１００の狭い間隔の縦列１１０−１２ ２の間に配置された導電性材料２００は、ホトレジスト構造１００のこれより広 く離間された横列１０６と１０８間の導電性材料２００の高さよりも高い高さに 堆積させられる。この実施態様において、ホトレジスト構造１００の横列の間に 堆積する導電性材料２００の第１高さはおよそ１８〜２０ミクロンの範囲内にあ る。ホトレジスト構造１００の縦列間の導電性材料２００の高さはおよそ３０〜 ４０ミクロンの範囲内にある。この実施態様においてこのような高さが特定され たが、本発明は導電性材料２００の高さの変動にも適している。このような導電 性材料２００の高さの変動は、例えば面板１０４に加えられる導電性材料の量を 変動させる事により、または導電性材料２００の粘度を変動させる事により、ま たはホトレジスト構造１００の間隔を変動させる事により達成される。 さらに第２図について述べれば、ホトレジスト構造１００のカム１１０−１２ ２間に配置された導電性材料は、種々の箇所においてホトレジスト構造１００の 横列１０６と１０８の間に配置された導電性材料と交差する。第２図の区域２０ ２は、縦列１１６と１１８との間の導電性材料が横列１０６と１０８との間の導 電性材料と交差する区域を示す。このような区域（すなわち交差区域）において は、ホトレジスト構造１００の縦列間の導電性材料の高さは横列間の導電性材料 の高さまで低下する。従ってこの実施態様の区域２０２において、縦列１１６， １１８の間の導電性材料の高さはおよそ１８〜２０ミクロンまで減少する。 導電性材料２００が加えられた後に、ホトレジスト構造１００間の導電性材料 が硬化される。この実施態様において、ＤＡＧは摂氏約８０〜９０度で、およそ 約４〜５分間、焼成される。その結果、面板１０４上に硬化したマルチレベル導 電性マトリックスが形成される。 導電性材料２００が硬化した後に、本発明はホトレジスト構造１００を除去す る。この実施態様において、ホトレジスト構造１００を面板１０４から除去する ために、テクニカルグレードのアセトンをホトレジスト構造１００に加える。そ の結果、本発明のマルチレベル導電性マトリックスのみが面板１０４の上に残存 する。このようにして本発明のマルチレベル導電性マトリックスが面板上に形成 されるべきサブピクセルの場所を画成する。 第３図について述べれば、面板１０４上に配置された本発明のこのマルチレベ ル導電性マトリックス３００の斜視図を示す。第３図に示すように、マルチレベ ル導電性マトリックス３００はサブピクセルの縦列を分離する部分、代表的には ３０４ａおよび３０４ｂを有する。またマルチレベル導電性マトリックス３００ はサブピクセルの横列を分離する部分、代表的には３０２ａおよび３０２ｂを有 する。第３図に見られるように、本発明のマルチレベル導電性マトリックス３０ ０の縦列分離部分３０４ａと３０４ｂは横列分離部分３０２ａと３０２ｂよりも 高い。さらに詳しくは、前述のようにマルチレベル導電性マトリックスを形成す る導電性材料２００の高さは、横列分離部分３０２ａおよび３０２ｂにそってお よそ１８〜２０ミクロンである。またこの高さは縦列分離部分３０４ａおよび３ ０４ｂにそっておよそ３０〜４０ミクロンである。本発明のマルチレベル導電性 マトリックス３００の実質的高さは隣接サブピクセルを効果的に遮断し、また望 ましくない後方散乱を防止する。本発明のマルチレベル導電性マトリックスの実 質的な高さと導電性は電界エミッターから面板への電気アーク形成を防止する。 電界エミッターから面板への電気アーク形成を防止する事により、本発明はマル チレベル導電性マトリックス３００の使用される平坦パネルディスプレーの高圧 耐久性を増大する。さらに本発明のマルチレベル導電性マトリックス３００の導 電性は、平坦パネルディスプレーの面板から過剰電荷を容易に除去させる。本発 明は前記の機能をＩＴＯ被覆の施用を必要とせずに達成させる。 さらに第３図について述べれば、例えば区域２０２において、縦列分離部分 ３０４ｂが横列分離部分３０２ａと交差している。区域２０２において、縦列分 離部分３０４ｂの高さは横列分離部分３０２ａの高さまで低下している。従って この実施態様においては、縦列分離部分３０４ｂの高さは約１８〜２０ミクロン まで低下する。 第４図について述べれば、横列分離部分３０２ａ、３０２ｂとの交点における 縦列分離部分３０４ａ、３０４ｂの高さの低下によるトラフまたは凹部はきわめ て有効である。さらに詳しくは、この交点における縦列分離部分３０４ａ、３０ ４ｂの高さの高い部分が横列分離部分３０２ａ、３０２ｂにそって配置される支 承構造４００ａ、４００ｂの控え壁を成す。すなわち、壁体またはリブ（４００ ａおよび４００ｂ）またはその他、一般に横列分離部分３０２ａ、３０２ｂの上 に載置される支承構造が隣接配置された高い縦列分離部分３０４ａ、３０４ｂに よって安定化されまたは控えられる。 再び第３図について述べれば、ホトレジスト構造１００の横列と縦列の間の間 隔の前述のような差違の故に、マルチレベル導電性マトリックス３００の厚さを 相違させる事ができる。すなわち、この実施態様においては、横列分離部分３０ ２ａおよび３０２ｂはおよそ７５〜８０ミクロンの厚さを有するが、他方縦列分 離部分３０４ａ、３０４ｂはおよそ２５〜３０ミクロンの厚さを有する。 このようにして本発明は、隣接サブピクセルを効果的に分離できる高さを有す る導電性ブラック・マトリックス構造を提供する。さらに、本発明は電界エミッ ターからサブピクセルへの電気アーク形成を減少させる事のできるブラック・マ トリックス構造を提供する。さらに本発明はコストおよび複雑さの増大、後方散 乱の増大、およびＩＴＯ被覆ブラック・マトリックス構造に伴なう望ましくない ほどに高い二次放出係数を有しない導電性ブラック・マトリックスを提供する。 前述した本発明の特定の実施例の記述は、図示して説明する目的で存在する。 これらは、網羅的な意図ではなく、発明を開示した形式に限定する意図ではない 。 明らかな多くの改良と変形が上述した教示により可能である。当該技術分野の知 識を有する者が最善に利用し実際に適用し、種々の変形を加えた様々な形態で特 定の意図した使用に適合できるように、これらの実施例は、本発明の原理を最良 に説明するために選択し、記述されている。発明の範囲は、ここに添付したクレ ームとその均等の範囲により定義されると意図される。

Claims (1)

1. 【特許請求の範囲】 １． 平坦パネルディスプレーデバイスの中にサブピクセル配置箇所を画成す るマルチレベル導電性マトリックス構造において、前記のマルチレベル導電性マ トリックス構造は、 相互に平行に離間された複数の第１導電性リッジと、 前記複数の相互に平行に離間された第１導電性リッジに対して直角方向に配置 された複数の相互に平行に離間された第２導電性リッジであって、前記の複数の 相互に平行に離間された第２導電性リッジは前記の複数の相互に平行に離間され た第１導電性リッジの高さより高い高さを有し、前記第１および第２の複数の相 互に平行に離間された導電性リッジのそれぞれの交点において、前記の複数の相 互に平行に離間された第２導電性リッジの高さが前記の複数の相互に平行に離間 された第１導電性リッジの高さまで低下する、複数の相互に平行に離間された第 ２導電性リッジと、 を備える事を特徴とするマルチレベル導電性マトリックス構造。 ２．前記の第１および第２の複数の相互に平行に離間された導電性リッジは、 前記平坦パネルディスプレーデバイスの面板の内側面に配置されるように成され た事を特徴とする請求項１に記載のマルチレベル導電性マトリックス。 ３． 前記の第１の複数の相互に平行に離間された導電性リッジは前記平坦パ ネルディスプレー構造の前記サブピクセルの横列を分離する事を特徴とする請求 項１または２のいずれかに記載のマルチレベル導電性マトリックス構造。 ４． 前記の第２の複数の相互に平行に離間された導電性リッジは前記平坦パ ネルディスプレー構造の前記サブピクセルの縦列を分離する事を特徴とする請求 項１または２のいずれかに記載のマルチレベル導電性マトリックス構造。 ５． 前記の第１の複数の相互に平行に離間された導電性リッジは、それぞれ 隣接の前記の第１の複数の相互に平行に離間された導電性リッジからおよそ２１ ５ミクロンの間隔で分離されている事を特徴とする請求項１または２のいずれか に記載のマルチレベル導電性マトリックス構造。 ６． 前記の第２の複数の相互に平行に離間された導電性リッジは、それぞれ 隣接の前記の第２の複数の相互に平行に離間された導電性リッジからおよそ６５ ミクロンの間隔で分離されている事を特徴とする請求項１または２のいずれかに 記載のマルチレベル導電性マトリックス構造。 ７． 平坦パネルディスプレーデバイスの面板上のサブピクセルの横列および 縦列を分離するためのマルチレベル導電性マトリックス構造において、前記のマ ルチレベル導電性マトリックス構造は、 前記平坦パネルディスプレーデバイス中のそれぞれの隣接サブピクセル領域横 列の間における前記面板上に配置された複数の第１導電性リッジと、 マトリックス構造を形成するように前記複数の第１導電性リッジに対して直交 してこれと一体を成す複数の第２導電性リッジであって、前記面板上に配置され た前記複数の第２導電性リッジはそれぞれ前記平坦パネルディスプレーデバイス 中の前記サブピクセル領域の隣接縦列の間に配置され、前記の複数の第２導電性 リッジは前記複数の第１導電性リッジの高さより高い高さを有し、前記複数の第 １および第２導電性リッジのそれぞれの交点において、前記複数の第２導電性リ ッジの高さが前記複数の第１導電性リッジの高さまで低下する、複数の第２導電 性リッジと、 を備える事を特徴とするマルチレベル導電性マトリックス構造。 ８． 前記複数の第１導電性リッジはおよそ１８乃至２０ミクロンの高さを有 する事を特徴とする請求項１乃至７のいずれかに記載のマルチレベル導電性マト リックス構造。 ９． 前記複数の第２導電性リッジはおよそ３０乃至４０ミクロンの高さを有 する事を特徴とする請求項１乃至７のいずれかに記載のマルチレベル導電性マト リックス構造。 １０． 前記の複数の第１導電性リッジはおよそ７５乃至８０ミクロンの厚さ を有する事を特徴とする請求項１乃至９のいずれかに記載のマルチレベル導電性 マトリックス構造。 １１． 前記の複数の第２導電性リッジはおよそ２５乃至３０ミクロンの厚さ を有する事を特徴とする請求項１乃至１０のいずれかに記載のマルチレベル導電 性マトリックス構造。 １２． 前記複数の第１導電性リッジはそれぞれ隣接の第１導電性リッジから およそ２１５ミクロンの間隔で分離されている事を特徴とする請求項１乃至１１ のいずれかに記載のマルチレベル導電性マトリックス構造。 １３． 前記複数の第２導電性リッジはそれぞれ隣接の第２導電性リッジから およそ６５ミクロンの間隔で分離されている事を特徴とする請求項１乃至１２の いずれかに記載のマルチレベル導電性マトリックス構造。 １４． 平坦パネルディスプレーデバイスの面板上のサブピクセルの横列およ び縦列を分離するためのマルチレベル導電性マトリックス構造の形成法において 、 ａ）前記平坦パネルディスプレーデバイスの面板の内側面上に、直接にサブピ クセル領域を覆うようにホトレジスト構造を形成する事によって前記サブピクセ ル領域を画成する段階と、 ｂ）前記ホトレジスト構造の間に導電性物質を加える段階と、 ｃ）前記ホトレジスト構造の間に加えられた前記導電性物質を硬化させる段階 と、 ｄ）前記ホトレジスト構造に対してアセトンを加えて、前記面板から前記ホト レジスト構造を除去し、前記面板上に前記導電性物質のマトリックスを残存させ る段階と、 を含む事を特徴とするマルチレベル導電性マトリックス構造の形成法。 １５． 前記請求項１４において、段階（ａ）はさらに、 ａ１）前記面板の前記内側面上に前記ホトレジスト構造の横列をそれぞれ隣接 のホトレジスト構造の横列から第１距離で離間されるように形成する事によって 、前記平坦パネルディスプレーの前記面板の前記内側面上に前記サブピクセル領 域の横列を画成する段階と、 ａ２）前記面板の前記内側面上に前記ホトレジスト構造の縦列をそれぞれ隣接 のホトレジスト構造縦列から前記第１距離より小さい第２距離で離間されるよう に形成する事によって、前記平坦パネルディスプレーの前記面板の前記内側面上 に前記サブピクセル領域の縦列を画成する段階と、 を含む事を特徴とする請求項１４に記載のマルチレベル導電性マトリックス形 成法。 １６． 前記請求項１５の段階（ａ１）はさらに、 前記面板の前記内側面上において前記ホトレジスト構造の前記横列が隣接のホ トレジスト構造の前記横列からおよそ７５乃至８０ミクロンの距離をもって離間 されるように、前記ホトレジスト構造の前記横列を形成する段階を含む事を特徴 とする請求項１５に記載のマルチレベル導電性マトリックス形成法。 １７． 前記請求項１５の段階（ａ２）はさらに、 前記面板の前記内側面上において前記ホトレジスト構造の前記縦列が隣接のホ トレジスト構造の前記縦列からおよそ２５乃至３０ミクロンの距離をもって離間 されるように、前記ホトレジスト構造の前記縦列を形成する段階を含む事を特徴 とする請求項１５に記載のマルチレベル導電性マトリックス形成法。 １８． 前記の請求項１４の段階（ｂ）はさらに、 ｂ１）前記導電性物質を前記面板の前記内側面とその上に形成された前記ホト レジスト構造の上に加えて、前記導電性物質を前記ホトレジスト構造の上および その間に配置する段階と、 ｂ２）前記導電性物質を前記ホトレジスト構造の上からスキージーによって払 拭する事によってホトレジスト構造上の導電性物質を除去する段階と、 を含む事を特徴とする請求項１４に記載のマルチレベル導電性マトリックス形 成法。 １９． 前記請求項１４の段階（ｂ）はさらに、 （ｂ１）前記導電性物質が前記ホトレジスト構造の前記横列の間に第１高さで 配置されまた前記ホトレジスト構造の前記縦列の間に第２高さで配置され前記第 １高さが前記第２高さより低くなるように、前記ホトレジスト構造の前記横列の 間と前記縦列の間に前記導電性物質を加える段階を含む請求項１４に記載のマル チレベル導電性マトリックス形成法。 ２０． 前記請求項１９の段階（ｂ１）はさらに、 （ｂ２）前記導電性物質は前記ホトレジスト構造のオ前記横列の間においてお よそ７５乃至８０ミクロンの厚さを有しまた前記ホトレジスト構造の縦列の間に おいておよそ２５乃至３０ミクロンの厚さを有するように、前記ホトレジスト構 造の前記横列の間と前記縦列の間に前記導電性物質を加える段階を含む事を特徴 とする請求項１９に記載のマルチレベル導電性マトリックス形成法。 ２１． 前記請求項１９の段階（ｂ１）はさらに、 前記ホトレジスト構造の前記縦列間に存在する導電性物質が前記ホトレジスト 構造の前記横列の間に存在する導電性物質と交差する点において、前記ホトレジ スト構造の前記縦列間に存在する導電性物質の前記第２高さが前記ホトレジスト 構造の前記横列の間に存在する導電性物質の前記第１高さまで低下するように、 前記ホトレジスト構造の前記横列の間にまた前記縦列の間に前記導電性を加える 段階を含む事を特徴とする請求項１９に記載のマルチレベル導電性マトリックス 形成法。 ２２． 前記請求項１９の段階（ｂ１）はさらに、 前記ホトレジスト構造の前記横列の間に存在する導電性物質の第１高さがおよ そ１８乃至２０ミクロンとなるように、前記ホトレジスト構造の前記横列の間に また前記縦列の間に前記導電性物質を加える段階を含む事を特徴とする請求項１ ９に記載のマルチレベル導電性マトリックス形成法。 ２３． 前記請求項１９の段階（ｂ１）はさらに、 前記ホトレジスト構造の前記縦列の間に存在する導電性物質の第２高さがおよ そ３０乃至４０ミクロンとなるように、前記ホトレジスト構造の前記横列の間に また前記縦列の間に前記導電性物質を加える段階を含む事を特徴とする請求項１ ９に記載のマルチレベル導電性マトリックス形成法。