KR20010005836A - 다레벨 전도성 블랙 매트릭스 - Google Patents

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Abstract

평면 패널 디스플레이 소자의 페이스플레이트(104)상의 서브화소의 행(106,108) 및 열(110-122)을 분리하는 다레벨 전도성 매트릭스 구조가 개시된다. 상기 매트릭스 구조는 평행하게 떨어져 있고 높이를 갖는 다수의 제 1 전도성 리지들을 가지며, 상기 다수의 제 1 리지들의 높이보다 높은 높이를 가진 평행하게 떨어져 있는 다수의 제 2 전도성 리지를 포함하고, 상기 제 2 전도성 리지들의 높이는 상기 제 1 및 제 2 전도성 리지들의 교차부에서 상기 제 1 전도성 리지의 높이로 감소된다.

Description

다레벨 전도성 블랙 매트릭스{MULTI-LEVEL CONDUCTIVE BLACK MATRIX}
평면 패널 디스플레이의 페이스플레이트상의 서브화소 영역은 통상 블랙 매트릭스라 하는 불투명 메쉬형 구조에 의해 분리된다. 서브화소 영역을 분리함에 의해, 블랙 매트릭스는 일 서브화소에서 전자들이 "백 스캐터(back-scattered)"되어 다른 서브화소를 타격함을 방지한다. 이로써, 종래의 블랙 매트릭스는 명확한 해상도를 갖는 평면 패널 디스플레이를 유지하도록 작용한다. 또한, 블랙 매트릭스는, 예컨대 지지 벽등과 같은 구조를 위치시키는 토대로서 사용된다.
종래의 일 블랙 매트릭스에서는, 전도성 재료로 된 매우 얇은 층(예컨대, 약 2-3미크롱)이 서브화소 영역 주변의 페이스플레이트의 내측 표면에 가해진다. 일반적으로, 전도성 블랙 매트릭스는 전도성 흑연 재료로 형성된다. 전도성 블랙 매트릭스를 포함함에 의해, 블랙 매트릭스의 상부 또는 측면을 타격하는 전자들에 의해 유도된 잉여의 전하들이 페이스플레이트의 내측 표면에서 용이하게 배출될 수 있다. 또한, 전도성 블랙 매트릭스를 포함함에 의해, 평면 패널 디스플레이 및 페이스플레이트의 전계 에미터들 사이에서 발생하는 전기 아크가 블랙 매트릭스에 충격을 주기 쉽다. 서브화소와 전계 에미터 사이 대신에 블랙 매트릭스와 전계 에미터 사이에서 발생하는 전기 아크를 포함함에 의해, 인 및 상부의 알루미늄 층이 완전하게 보전된다. 불행히도, 종래의 전도성 블랙 매트릭스의 비교적 낮은 높이로 인해, 전계 에미터에서 서브화소 영역으로 여전히 아크가 발생한다. 상기 아크의 결과로, 인 및 상부의 알루미늄층이 손상을 입을 수 있다. 그러나, 상기한 바와 같이, 블랙 매트릭스는 일 서브화소에서 다른 서브화소로 전자의 백-스캐터링을 방지하려는 것이다. 따라서, 인접한 각 서브화소들에서 각각의 서브화소를 충분하게 분리시키는 높이를 가진 블랙 매트릭스를 포함함이 바람직하다. 그러나, 전도성 흑연 재료의 물리적 특성에 의해, 블랙 매트릭스의 높이는 전술한 2-3미크롱으로 제한된다.
다른 종래의 블랙 매트릭스에서는, 비전도성 폴리이미드 재료가 블랙 매트릭스의 내측 표면에 걸쳐 패터닝된다. 상기 종래의 블랙 매트릭스에서, 블랙 매트릭스는 약 20-40미크롱의 균일한 높이를 가진다. 따라서, 이러한 블랙 매트릭스의 높이는 각각의 인접한 서브화소들에서 각 서브화소를 분리하기에 적합하다. 그 결과, 이러한 블랙 매트릭스 형태는 인접한 서브화소로의 원치 않는 전자의 백-스캐터링을 방지하는데 효과적이다. 불행히도, 종래의 폴리이미드 블랙 매트릭스는 전도성이 아니다. 그 결과, 폴리이미드 블랙 매트릭스의 상부 에지가 서브화소 영역보다 전계 에미터에 더 가깝더라도, 전계 에미터에서 서브화소 영역으로 원치 않는 아크가 여전히 발생한다. 이러한 아크를 방지하기 위한 종래의 시도로서, 비전도성 폴리이미드 블랙 매트릭스에 전도성 코팅(즉, 인듐 주석 산화물(ITO))이 가해진다. ITO 코팅된 비전도성 블랙 매트릭스는 문제가 없는 것이 아니다. 예컨대, 비전도성 매트릭스를 ITO로 코팅하면 평면 패널 디스플레이 제조 공정이 복잡해지고 비용이 증가된다. 또한, ITO의 고원자중량에 의해 전자의 원치 않는 백-스캐터링이 발생된다. 또한, ITO는 바람직스럽지 않게 높은 제 2 방사 계수(δ)를 가진다.
따라서, 인접한 서브화소들을 효과적으로 분리하도록 충분한 높이를 가진 전도성 블랙 매트릭스 구조에 대한 요구가 있다. 또한, 전계 에미터에서 서브화소로의 아크를 감소시키는 블랙 매트릭스에 대한 요구도 있다. 또한, 비용 및 복잡함 을 증가시키지 않고, 백-스캐터링율을 증가시키지 않고, ITO 코팅 블랙 매트릭스 구조와 연관된 바람직스럽지 않게 높은 제 2 방사 계수를 갖지 않는 전도성 블랙 매트릭스에 대한 요구도 있다.
본 발명은 평면 패널 디스플레이 분야에 관한 것이다. 더 구체적으로, 본 발명은 평면 패널 디스플레이 스크린 구조의 블랙 매트릭스에 관한 것이다.
도 1은 본 발명에 따른 다레벨 전도성 매트릭스 구조의 형성중에 발생된 포토레지스트 구조의 사시도,
도 2는 본 발명에 따라 전도성 재료의 층이 배치되어 있는 도 1의 포토레지스트 구조의 개략적인 사시도,
도 3은 본 발명에 따른 다레벨 전도성 매트릭스 구조의 사시도, 및
도 4는 본 발명에 따른 지지 구조가 배치된 다레벨 전도성 매트릭스 구조의 사시도이다.
본 발명에서는 인접한 서브화소들을 효과적으로 분리하도록 충분한 높이를 가진 전도성 블랙 매트릭스 구조를 제공한다. 또한, 본 발명에서는 전계 에미터에서 서브화소로의 아크를 감소시키는 블랙 매트릭스 구조를 제공한다. 또한, 본 발명에서는 비용 및 복잡함을 증가시키지 않고, 백-스캐터링율을 증가시키지 않고, ITO 코팅 블랙 매트릭스 구조와 연관된 바람직스럽지 않게 높은 제 2 방사 계수를 갖지 않는 전도성 블랙 매트릭스를 제공한다.
일 실시예에서, 본 발명에서는 인접한 서브화소 영역들 사이의 페이스플레이트상에 배치된 다수의 제 1 전도성 리지들이 형성된다. 또한, 본 발명에서는 매트릭스 구조가 형성되도록 상기 다수의 제 1 전도성 리지들에 대해 수직하게 배향되어 일체로 된 다수의 제 2 전도성 리지들이 형성된다. 본 발명의 전도성 매트릭스에서, 상기 다수의 제 2 전도성 리지들은 다레벨 전도성 매트릭스가 형성되도록 상기 다수의 제 1 전도성 리지들의 높이보다 높은 높이를 가진다. 그러나, 다수의 제 2 전도성 리지들의 높이는 상기 제 1 및 제 2 전도성 리지들의 교차부에서 상기 다수의 제 1 전도성 리지들의 높이로 감소된다. 이로써, 본 발명에서는 평면 패널 디스플레이 소자의 페이스플레이트상에 서브화소의 행 및 열을 분리하는 다레벨 전도성 매트릭스를 제공한다.
다른 실시예에서, 본 발명은 상기 실시예의 특징들을 포함하며, 상기 서브화소 영역들의 각 행들 사이에 배치된 다수의 제 1 전도성 리지들이 약 18-20미크롱의 높이를 가진다. 이 실시예에서, 상기 서브화소 영역들의 각 열들 사이에 배치된 다수의 제 2 전도성 리지들이 약 30-40미크롱의 최대 높이를 가진다.
또 다른 실시예에서, 본 발명은 평면 패널 디스플레이 소자의 페이스플레이트상의 서브화소의 행 및 열을 분리하는 다레벨 전도성 매트릭스 구조의 형성 방법을 제공한다. 이 실시예에서, 본 발명은 평면 패널 디스플레이 소자의 페이스플레이트의 내측 표면상에 포토레지스트 구조의 행 및 열을 형성함에 의해 서브화소 영역을 형성한다. 상기 포토레지스트 구조는 서브화소 영역으로 이용될 영역상의 페이스플레이트에 직접 형성된다. 그후, 포토레지스트 구조들 사이에 전도성 재료가 가해져서, 약간 경화된다. 이 실시예에서, 상기 포토레지스트 구조는 상기 전도성 재료가 상기 포토레지스트 구조의 행들 사이에 제 1 높이를 가지며, 포토레지스트 구조의 열들 사이에 제 2 높이를 가지며, 제 1 높이가 제 2 높이보다 낮도록 떨어져 있다. 경화 단계후에, 페이스플레이트에서 포토레지스트 구조를 제거하도록 아세톤이 포토레지스트 구조에 가해진다. 이로써, 본 발명에서는 평면 패널 디스플레이 구조의 페이스플레이트상에 전도성 재료의 다레벨 매트릭스를 형성한다.
또 다른 실시예에서, 본 발명은 상기한 방법의 모든 단계들을 포함하고, 포토레지스트 구조의 행들이 포토레2지스트 구조의 인접한 행들에서 약 75-80미크롱의 간격만큼 분리되어 있다. 이 실시예에서, 포토레지스트 구조의 열들은 포토레지스트 구조의 인접한 열들로부터 약 25-30미크롱의 간격만큼 분리된다. 또한, 이 실시예에서, 포토레지스트 구조의 열들 사이에 있는 전도성 재료의 제 2 높이는, 포토레지스트 구조의 열들 사이에 있는 전도성 재료와 포토레지스트 구조의 행들 사이에 있는 전도성 재료와 교차하는 각각의 위치들에서 제 1 높이로 감소된다.
본 발명의 상기 및 다른 목적 및 장점들은 첨부 도면들을 참조하여 상세하게 후술되는 설명을 이해한다면 당업자들에게 명확하게 될 것이다.
첨부 도면들을 참조하여 본 발명의 실시예들을 상세하게 설명한다. 본 발명이 바람직한 실시예들과 관련돠어 설명되지만, 본 발명은 그 실시예들로 제한되지 않는다. 그와 반대로, 본 발명은 첨부된 특허청구의 범위에 포함되는 다른 예들, 개조예들 및 등가물들을 커버하는 것이다. 또한, 이하의 본 발명의 상세한 설명에서, 본 발명의 이해를 돕도록 특정 수치들이 설정된다. 그러나, 당업자들이라면 그 특정 수치들이 아니더라도 본 발명이 실시될 수 있음을 명백하게 알 수 있을 것이다. 다른 사례들, 잘 알려진 방법들, 과정들, 성분들, 및 회로들은 본 발명의 양태를 불필요하게 불명료하게 하지 않도록 상세하게 설명되지 않는다.
도 1의 실시예를 참조하면, 본 발명에 따른 다레벨 전도성 매트릭스 구조의 형성중에 생성된 포토레지스트 구조(100)의 사시도가 도시된다. 본 발명은 평면 패널 디스플레이 소자의 페이스플레이트상의 서브화소의 행과 열을 분리하는 다레벨 전도성 블랙 매트릭스로 구성된다. 본 발명이 블랙 매트릭스로서 설명되지만, "블랙"이라는 용어는 매트릭스의 불투명한 특성을 나타내는 것임을 이해하기 바란다. 따라서, 본 발명은 블랙이 아닌 다른 컬러에도 적합하게 된다. 본 발명에서는, 페이스플레이트(104)의 내측 표면(102)상에 포토레지스트 구조(100)가 형성된다. 명료화를 위해 도 1에는 페이스플레이트의 내측 표면의 일부분만이 도시된다. 본 실시예에서는, 페이스플레이트(104)의 내측 표면(102)에, 예컨대 뉴져지 소머빌의 훽스트 셀라니스에서 제조되는 AZ4620 포토레지스트등의 포토레지스트를 가함에 의해 형성된다. 다음, 상기 포토레지스트가 경화, 소프트 베이킹, 및 현상되어 페이스플레이트(104)상에 경화된 포토레지스트 구조(100)만이 남게된다. 본 발명에서는 서브화소가 형성될 영역상에 직접 포토레지스트 구조(100)가 형성된다. 또한, 본 실시예에서는, 약 65미크롱의 폭(w), 약 40미크롱의 높이(h), 및 약 215미크롱의 길이(l)를 가진 포토레지스트 구조(100)가 형성된다. 이 치수들은 본 실시예의 포토레지스트 구조(100)에 대해서 설정된 것이지만, 본 발명은 다른 치수의 포토레지스트 구조(100)를 이용하는 경우에도 적합하다.
다시 도 1을 참조하면, 행(106,108) 및 열(110,122)로 배열된 페이스플레이트(104)상에 포토레지스트 구조(100)가 형성된다. 도 1에는 간단화를 위해 포토레지스트 구조의 2개의 행(106,108), 및 7개의 열(110-122)만이 도시되었지만, 페이스플레이트의 내측 표면상에 수많은 행들 및 열들이 형성될 것임을 이해하기 바란다. 일 실시예에서, 포토레지스트 구조(100)의 인접한 행(106,108)은 제 1 간격(d1)만큼 서로 분리되어 있다. 유사하게, 인접한 열(110,112)은 제 2 간격(d2)만큼 분리되어 있다. 본 실시예에서, d2는 d1보다 작다. 더 구체적으로, 본 실시예에서, 포토레지스트 구조(100)의 인접한 행(106,108)은 약 75-80미크롱의 간격만큼 분리된다. 인접한 열(110,112)은 약 25-30미크롱의 간격만큼 분리된다. 이러한 행 및 열의 분리 간격이 본 실시예에서 구체화되었지만, 본 발명은 여러 가지 다른 간격들로 인접한 행들 및 인접한 열들을 분리하는 데에도 적합하다.
다음 도 2를 참조하면, 포토레지스트 구조(100)가 형성된후, 포토레지스트 구조들(100) 사이에 전도성 재료(200)가 가해진다. 더 구체적으로, 일 실시예에서, 페이스플레이트(104)의 내측 표면 및 포토레지스트 구조(100)상에 분무되어 그 전도성 재료가 포토레지스트 구조들(100)의 위 및 그 사이에 배치된다. 본 실시예에서, 전도성 재료(200)로는, 예컨대 미시간 포토레지스트 휴론의 아케손 콜로리드에서 제조된 CB800A DAG가 있다. 다음, 본 실시예에서는, 포토레지스트 구조(100)의 위 및/또는 최상부에 있는 잉여의 전도성 재료(200)는 포토레지스트 구조(100)의 최상부면에서 전도성 재료(200)를 짜내어 제거한다. 본 실시예에서는 페이스플레이트(104)의 내측 표면상에 DAG를 분무하는 것으로 구체화하고 있지만, 본 발명은 페이스플레이트(104)의 내측 표면위 및 포토레지스트 구조들(100) 사이에 여러 가지 다른 전도성 재료를 퇴적하는 여러 가지 다른 퇴적방법을 이용하는 경우에도 적용된다.
다시 도 2를 참조하면, 인접한 행들(106,108) 및 인접한 열들(110,112) 사이의 분리 간격의 차로 인해, 전도성 재료는 포토레지스트 구조(100)의 행들(106,108) 사이의 제 1 높이로 존재하며, 포토레지스트 구조(100)의 열들(110,112) 사이에 제 2 높이로 존재한다. 포토레지스트 구조(100)의 행들 사이의 전도성 재료(200)의 제 1 높이는 포토레지스트 구조(100)의 열들 사이의 전도성 재료(200)의 제 2 높이보다 낮다. 즉, 모관(capillary) 작용에 의해 포토레지스트 구조(100)의 좁게 분리된 열들(110-122) 사이에 배치된 전도성 재료(200)가, 포토레지스트 구조(100)의 더 넓게 분리된 행들(106,108) 사이에 전도성 재료(200)가 있을때의 높이보다 더 높은 높이에 존재하게 된다. 본 실시예에서, 포토레지스트 구조(100)의 행들 사이에 존재하는 전도성 재료(200)의 제 1 높이는 약 18-20미크롱이다. 포토레지스트 구조(100)의 열들 사이에 존재하는 전도성 재료(200)의 제 2 높이는 약 30-40미크롱이다. 상기한 높이들이 본 실시예에서 설정되었지만, 본 발명은 전도성 재료(200)의 높이를 변경할때도 적용될 수 있다. 전도성 재료(200)의 이러한 높이의 변화는, 예컨대 페이스플레이트(104)에 가해지는 전도성 재료의 양, 전도성 재료(200)의 점도, 또는 포토레지스트 구조들(100) 사이의 공간을 변화시킴에 의해 실현될 수 있다.
다시 도 2를 참조하면, 여러 위치들에서, 포토레지스트 구조들(100)의 열들(110-122) 사이에 존재하는 전도성 재료는 포토레지스트 구조(100)의 열들(116,118) 사이에 존재하는 전도성 재료와 교차한다. 도 2의 영역(202)은 열들(116,118) 사이에 존재하는 전도성 재료가 행들(106,108) 사이에 존재하는 전도성 재료와 교차하는 위치를 나타내다. 그 영역(즉, 교차부)에서, 포토레지스트 구조(100)의 열들 사이에 존재하는 전도성 재료의 높이는 상기 행들 사이에 존재하는 전도성 재료의 높이로 감소된다. 따라서, 본 실시예의 영역(202)에서는, 열들(116,118) 사이에 존재하는 전도성 재료의 높이가 약 18-20미크롱으로 감소된다.
전도성 재료(200)가 가해진 후, 포토레지스트 구조(100) 사이에 존재하는 전도성 재료가 경화된다. 본 실시예에서, DAG는 약 80-90℃로 약 4-5분간 베이킹된다. 그 결과, 경화된 다레벨 전도성 매트릭스가 페이스플레이트(104)상에 형성된다.
전도성 재료(200)가 경화된 후, 본 발명에서는 포토레지스트 구조(100)를 제거한다. 본 실시예에서, 페이스플레이트(104)에서 포토레지스트 구조(100)를 제거하도록 기술적 등급의 아세톤이 포토레지스트 구조(100)에 도포된다. 그 결과, 페이스플레이트(104)상에 다레벨 전도성 매트릭스만이 남게된다. 뒤이은 처리 단계들에서, 평면 패널 디스플레이의 서브화소들이 포토레지스트 구조(100)의 제거로 인한 갭들 또는 구멍들에 형성된다. 따라서, 본 발명의 다레벨 전도성 매트릭스는 페이스플레이트의 표면에 형성될 서브화소들의 위치를 정한다.
이제 도 3을 참조하면, 본 발명의 다레벨 전도성 매트릭스(300)의 사시도가 도시된다. 도 3에 도시된 바와 같이, 다레벨 전도성 매트릭스(300)는 서브화소의 열들을 분리하는 부분들(304a,304b)을 갖는다. 또한, 상기 다레벨 전도성 매트릭스(300)는 서브화소의 행을 분리하는 부분들(302a,302b)을 가진다. 도 3에 도시된 바와 같이, 상기 다레벨 전도성 매트릭스(300)의 열 분리 부분들(304a,304b)은 행 분리 부분들(302a,302b) 보다 높게 되어 있다. 더 구체적으로, 상기한 바와 같이, 다레벨 전도성 매트릭스를 형성하는 전도성 재료(200)의 높이는 행 분리 부분들(302a,302b)을 따라 약 18-20미크롱이다. 상기 다레벨 전도성 매트릭스를 형성하는 전도성 재료(200)의 높이는 행 분리 부분들(304a,304b)을 따라 약 30-40미크롱이다. 이러한 다레벨 전도성 매트릭스(300)의 높이에 의해 인접한 서브화소들을 분리하여 원치 않는 백-스캐터링(back-scattering)을 방지한다. 상기 다레벨 전도성 매트릭스의 높이 및 전도성은 전계 에미터로부터 페이스플레이트로의 아크를 방지함에 의해, 본 발명에서는 다레벨 전도성 매트릭스가 사용되는 평면 패널 디스플레이의 고전압에 대한 견고성을 증가시킨다. 또한, 본 발명의 다레벨 전도성 매트릭스의 전도 특성에 의해 평면 패널 디스플레이의 페이스플레이트로부터 즉각적으로 제거될 수 있는 잉여의 전하가 허용된다. 본 발명은 ITO코팅을 실시하지 않고 상기한 결과를 실현한다.
다시 도 3을 참조하면, 예컨대 영역(202)에서, 행 분리 부분(302a)과 열 분리 부분(304b)이 교차한다. 그 영역(202)에서 열 분리 부분(304b)의 높이는 행 분리 부분(302a)의 높이로 감소된다. 따라서, 본 실시예에서는, 상기 영역(202)에서, 열 분리 부분(304b)의 높이는 약 18-20미크롱으로 감소된다.
다음 도 4를 참조하면, 본 발명에서, 행 분리 부분(302a,302b)과의 교차부에서의 열 분리 부분(304a,304b)의 높이의 감소 또는 침하는 상당히 유리하다. 구체적으로, 행 분리 부분(302a,302b)과의 교차부 근방의 열 분리 부분(304a,304b)의 더 높은 높이는 행 분리 부분(302a,302b)을 따라 배치된 지지 구조(400a,400b)에 대한 버팀 작용을 한다. 즉, 통상 행 분리 부분들(302a,302b)상에 배치되는 벽 또는 립, 또는 다른 지지 구조(400a,400b)는 근처에 배치된 더 높은 열 분리 부분들(304a,304b)에 의해 안정화되거나 또는 지탱된다.
다시 도 3을 참조하면, 포토레지스트 구조의 상기한 행들 및 열들 사이의 분리 간격 차로 인해, 다레벨 전도성 매트릭스(330)의 두께도 변화한다. 즉, 본 발명에서, 행 분리 부분들(302a,302b)은 약 75-80미크롱의 두께를 가진다. 한편, 열 분리 부분(304a,304b)은 약 25-30미크롱의 두께를 가진다.
따라서, 본 발명에서는 인접한 서브화소들을 효과적으로 분리할 수 있도록 충분한 높이를 가진 전도성 블랙 매트릭스 구조를 제공한다. 또한, 본 발명에서는 전계 에미터로부터 서브화소로의 아크를 감소시키는 블랙 매트릭스 구조를 제공한다. 또한, 본 발명에서는 비용을 증가시키지 않고 복잡하지 않으며, 백-스캐터링울이 감소되고, ITO 코팅 블랙 매트릭스 구조에서 발생되는 바람직스럽지 않은 2차 고방출 계수를 갖지 않는 전도성 블랙 매트릭스를 제공한다.
상기한 본 발명의 특정 실시예는 설명의 목적으로 제공되었다. 본 발명은 상기 설명된 바와 정확한 형태로 제한되지 않고, 상기한 설명에 비추어 여러 가지 개조 및 변화가 가능하다. 상기 실시예는 본 발명의 원리를 가장 잘 설명하도록 선택되어 기술된 것으로서, 특정 용도에 따라 여러 가지 개조예들이 적용될 것이다. 본 발명의 범위는 첨부된 특허청구의 범위 및 그의 등가물에 의해 한정된다.

Claims (23)

  1. 평행하게 떨어져 있는 다수의 제 1 전도성 리지들; 및
    상기 다수의 제 1 리지들에 대해 수직하게 배향되는, 평행하게 떨어져 있는 다수의 제 2 전도성 리지로서, 상기 다수의 제 1 리지들보다 높이가 더 높고, 상기 높이는 상기 다수의 제 1 및 제 2 리지들의 각 교차부들에서 상기 다수의 제 1 리지들의 높이로 감소되는 다수의 제 2 전도성 리지들을 포함하는, 평면 패널 디스플레이 소자에서 서브화소의 위치를 정하는 다레벨 전도성 매트릭스 구조.
  2. 제 1 항에 있어서, 상기 다수의 제 1 및 제 2 전도성 리지들은 상기 평면 패널 디스플레이 소자의 페이스플레이트의 내측 표면상에 배치되는 다레벨 전도성 매트릭스 구조.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 다수의 제 1 리지들은 상기 평면 패널 디스플레이 구조의 서브화소의 행들을 분리하는 다레벨 전도성 매트릭스 구조.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 다수의 제 2 리지들은 상기 평면 패널 디스플레이 구조의 서브화소의 열들을 분리하는 다레벨 전도성 매트릭스 구조.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 다수의 제 1 전도성 리지들이 각각 인접한 상기 다수의 제 1 전도성 리지들로부터 약 215미크롱의 간격만큼 분리되어 있는 다레벨 전도성 매트릭스 구조.
  6. 제 1 항 또는 제 2 항에 있어서, 상기 다수의 제 2 전도성 리지들이 각각 인접한 상기 다수의 제 2 전도성 리지들로부터 약 65미크롱의 간격만큼 분리되어 있는 다레벨 전도성 매트릭스 구조.
  7. 평면 패널 디스플레이 소자의 서브화소 영역의 인접한 행들 사이의 페이스플레이트상에 배치되어 평행하게 떨어져 있는 다수의 제 1 전도성 리지들; 및
    상기 다수의 제 1 리지들과 일체로 그 리지들에 대해 수직하게 배향되어 매트릭스 구조를 형성하는, 평행하게 떨어져 있는 다수의 제 2 전도성 리지로서, 상기 다수의 제 2 리지들은 각각 평면 패널 디스플레이 소자의 서브화소 영역의 인접한 열들 사이의 페이스플레이트상에 배치되며, 상기 다수의 제 1 리지들보다 높이가 더 높고, 상기 높이는 상기 다수의 제 1 및 제 2 리지들의 각 교차부들에서 상기 다수의 제 1 리지들의 높이로 감소되는 다수의 제 2 전도성 리지들을 포함하는, 평면 패널 디스플레이 소자의 페이스플레이트상에서 서브화소의 행 및 열을 분리하는 다레벨 전도성 매트릭스 구조.
  8. 전술한 항들중 어느 한 항에 있어서, 상기 다수의 제 1 리지들이 각각 약 18-20미크롱의 높이를 가지는 다레벨 전도성 매트릭스 구조.
  9. 전술한 항들중 어느 한 항에 있어서, 상기 다수의 제 2 리지들이 각각 약 30-40미크롱의 최대 높이를 가지는 다레벨 전도성 매트릭스 구조.
  10. 전술한 항들중 어느 한 항에 있어서, 상기 다수의 제 1 전도성 리지들은 약 75-80미크롱의 두께를 가지는 다레벨 전도성 매트릭스 구조.
  11. 제 1 항 내지 제 10 항중 어느 한 항에 있어서, 상기 다수의 제 2 전도성 리지들은 각각 25-30미크롱의 두께를 가지는 다레벨 전도성 매트릭스 구조.
  12. 전술한 항들중 어느 한 항에 있어서, 상기 다수의 제 1 전도성 리지들은 각각 인접한 제 1 전도성 리지들로부터 약 215미크롱의 간격만큼 분리되는 다레벨 전도성 매트릭스 구조.
  13. 전술한 항들중 어느 한 항에 있어서, 상기 다수의 제 2 전도성 리지들은 각각 인접한 제 2 전도성 리지들로부터 약 65미크롱의 간격만큼 분리되는 다레벨 전도성 매트릭스 구조.
  14. a) 평면 패널 디스플레이 소자의 페이스플레이트의 내측 표면상에 포토레지스트 구조를 형성함에 의해 상기 내측 표면상에 서브화소 영역을 형성하는 단계로서, 상기 포토레지스트 구조를 상기 서브화소 영역에 직접 형성하는 단계;
    b) 상기 포토레지스트 구조들 사이에 전도성 재료를 가하는 단계;
    c) 상기 포토레지스트 구조들 사이에 가해진 상기 전도성 재료를 경화시키는 단계; 및
    d) 상기 전도성 재료의 매트릭스가 평면 패널 디스플레이 구조의 페이스플레이트상에 남게 되도록 상기 포토레지스트 구조에 아세톤을 가하여 상기 페이스플레이트에서 상기 포토레지스트 구조를 제거하는 단계를 포함하는, 평면 패널 디스플레이 소자의 페이스플레이트상의 서브화소의 행과 열을 분리하는 다레벨 전도성 매트릭스 구조의 형성 방법.
  15. 제 14 항에 있어서, 상기 단계 a)는 :
    a1) 상기 페이스플레이트의 내측 표면상에 상기 포토레지스트 구조의 행들을 형성함에 의해 상기 평면 패널 디스플레이의 페이스플레이트의 내측 표면상에 서브화소 영역의 행들을 형성하고, 상기 포토레지스트 구조의 행들을 상기 포토레지스트 구조의 인접한 행들로부터 제 1 간격만큼 분리시키는 단계; 및
    a2) 상기 페이스플레이트의 내측 표면상에 상기 포토레지스트 구조의 열들을 형성함에 의해 상기 평면 패널 디스플레이의 페이스플레이트의 내측 표면상에 서브화소 영역의 열들을 형성하고, 상기 포토레지스트 구조의 열들을 상기 포토레지스트 구조의 인접한 열들로부터 상기 제 1 간격보다 작은 제 2 간격만큼 분리시키는 단계를 더 포함하는 다레벨 전도성 매트릭스 형성 방법.
  16. 제 15 항에 있어서, 상기 단계 a1)는 :
    상기 포토레지스트 구조의 행들이 상기 포토레지스트 구조의 인접한 행들로부터 약 75-80미크롱의 간격만큼 분리되도록 상기 페이스플레이트의 내측 표면상에 상기 포토레지스트 구조의 행들을 형성하는 단계를 더 포함하는 다레벨 전도성 매트릭스 형성 방법.
  17. 제 15 항에 있어서, 상기 단계 a2)는 :
    상기 포토레지스트 구조의 열들이 상기 포토레지스트 구조의 인접한 열들로부터 약 25-30미크롱의 간격만큼 분리되도록 상기 페이스플레이트의 내측 표면상에 상기 포토레지스트 구조의 열들을 형성하는 단계를 더 포함하는 다레벨 전도성 매트릭스 형성 방법.
  18. 제 14 항에 있어서, 상기 단계 b)는 :
    b1) 상기 전도성 재료가 상기 포토레지스트 구조상에 배치되도록 상기 페이스프레이트의 내측 표면 및 그 표면상에 형성된 포토레지스트 구조상에 전도성 재료를 가하는 단계; 및
    b2) 상기 포토레지스트 구조의 상부 표면에서 상기 전도성 재료를 짜내어 상기 포토레지스트 구조상에 배치된 전도성 재료를 제거하는 단계를 더 포함하는 다레벨 전도성 매트릭스 형성 방법.
  19. 제 15 항에 있어서, 상기 단계 b)는 ;
    b1) 상기 전도성 재료가 상기 포토레지스트 구조의 행들 사이에서 제 1 높이를 갖고, 상기 포토레지스트 구조의 열들 사이에서 제 2 높이를 갖되, 상기 제 1 높이가 제 2 높이보다 낮게 되도록 상기 포토레지스트 구조의 행 및 열들 사이에 상기 전도성 재료를 가하는 단계를 더 포함하는 다레벨 전도성 매트릭스 형성 방법.
  20. 제 19 항에 있어서, 상기 단계 b1)는 :
    b2) 상기 전도성 재료가 상기 포토레지스트 구조의 행들 사이에서 약 75-80미크롱의 두께를 가지며, 상기 포토레지스트 구조의 열들 사이에서 약 25-30미크롱의 두께를 갖도록 상기 포토레지스트 구조의 행들 및 열들 사이에 상기 전도성 재료를 가하는 단계를 더 포함하는 다레벨 전도성 매트릭스 형성 방법.
  21. 제 19 항에 있어서, 상기 단계 b1)는 :
    상기 포토레지스트 구조의 열들 사이에 있는 전도성 재료가 상기 포토레지스트 구조의 행들 사이에 있는 전도성 재료와 교차하는 각각의 위치들에서 상기 포토레지스트 구조의 열들 사이에 있는 전도성 재료의 상기 제 2 높이가 상기 제 1 높이로 감소되도록 상기 포토레지스트 구조의 행들 및 열들 사이에 상기 전도성 재료를 가하는 단계를 더 포함하는 다레벨 전도성 매트릭스 형성 방법.
  22. 제 19 항에 있어서, 상기 단계 b1)는 :
    상기 포토레지스트 구조의 상기 행들 사이에 있는 전도성 재료의 제 1 높이가 약 18-20미크롱으로 되도록 상기 포토레지스트 구조의 행들 및 열들 사이에 상기 전도성 재료를 가하는 단계를 더 포함하는 다레벨 전도성 매트릭스 형성 방법.
  23. 제 19 항에 있어서, 상기 단계 b1)는 :
    상기 포토레지스트 구조의 상기 열들 사이에 있는 전도성 재료의 제 2 높이가 약 30-40미크롱으로 되도록 상기 포토레지스트 구조의 행들 및 열들 사이에 상기 전도성 재료를 가하는 단계를 더 포함하는 다레벨 전도성 매트릭스 형성 방법.
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