JP2000512470A - 集積デュアル周波数ノイズ減衰器 - Google Patents

Abstract

(57)【要約】 集積デュアル周波数バイパスデバイス（１０）は１つまたは２つ以上のセラミック誘電体層（１１）を含み、その対向面はほぼＵ字形状の電極（１２、１３）で形成されている。電極のベース部分（１４、１４ａ）はモノリス（monolith）の向かい合う面で露出されており、Ｕ字形電極（１２、１３）のレグ部分（１６）は反対極性の電極のベース部分（１４、１４ａ）の方に突出している。一方の対のレグのオーバラップまたは位置合わせエリア（１９）は他方の対のレグのオーバラップエリア（２０）とは異なっているので、異なる値の２つのキャパシタが形成される。導電路を電極および／またはベースの長さの変化に応じて変化させると、望みの内部インダクタンスが生じる。

Description

【発明の詳細な説明】 集積デュアル周波数ノイズ減衰器 発明の背景 本発明はバイパスまたは減衰デバイスに関し、さらに具体的には、２つの別々 の周波数(discrete frequencies)におけるノイズを減衰するための小型化セラミ ックデバイスに関する。このデバイスの特に有用な用途は、ディジタル出力とア ナログ出力の両方をもつ、いわゆるデュアルモードのセルラ電話におけるノイズ 減衰器としてであるが、これに限定されるものではない。この種のデバイスでは 、伝送が２つの別々の周波数で同時に行われているので、これら２つの周波数の 各々で発生した「ノイズ」を最小限にすることが望ましい。 最近開発されたデュアルモードのセルラ電話で一般に行われていることは、デ ィジタル伝送回線とアナログ伝送回線のそれぞれで発生したノイズを減衰する（ アースに分流する）ように調整された個別のＬＣ回路網を用いることであった。 現在では小型化の傾向にあるため、マザーボードに接続するために個別コンポー ネントを利用する必要性は、複数のコンポーネントが貴重な「面積」を占有する ことになる点で望ましくない。 おそらく、もっと重要なことは、セルラテクノロジで必要となる非常に高い周 波数（アナログ伝送では900ＭＨｚ、ディジタル伝送では1.9ＧＨｚ）では、それ ぞれの個別コンポーネントにつながるリード通路（パス）を挿入すると、リード 通路自体がインダクタの働きをするため、インダクタンスが大きく変化すること である。 以下に列挙した参考文献は、本発明に関連して従来技術をサーチした結果とし て得られたものである。 米国特許第5,430,605号は、抵抗を接続したものを含んでいるＭＬＣを開示し ている。 米国特許第5,170,317号は、従来の電極に加えて、「補正」電極を含んでいる ＭＬＣを開示しており、この「補正」電極は正確な値をもつキャパシタの実現を 可 能にするために主要電極よりも幅が狭くなっている。 来国特許第4,758,922号は、グランドプレーン層とその間に介在する誘電体層 をもつ共振素子（キャパシタ）として働くＵ字形「ストリップライン(strip line )」を開示している。 米国特許第4,479,100号は、断面積が異なる複数の電極を含んでいるインピー ダンス整合回路網を開示している。これらの電極は選択した望みのキャパシタン スを得るために主要電極と並列に接続可能になっている。 米国特許第4,074,340号は、モノリス（monolith）の側面に突出した調整電極 を含んでいるＭＬＣを開示している。キャパシタンス調整は調整電極を主要電極 に外部から接続したり、あるいは切り離すことによって行われる。 米国特許第4,048,593号および米国特許第2,758,256号は、多数の個別キャパシ タを単一の基板上に形成するという考え方を開示している。 発明の概要 本発明は、セラミック集積デュアル周波数ノイズ減衰デバイスを提供すること を目的としている。さらに具体的には、本発明は、グランドへの低インピーダン ス通路（パス）が２つの別々の周波数で得られるように構成した減衰デバイスを 提供することを目的としでいる。 さらに具体的には、本発明の別の目的は、デュアル周波数バイパスデバイスで あって、製造が非常に単純化され、正確で高精度に制御されたデュアルＬＣ回路 を備えていることを特徴とするデュアル周波数バイパスデバイスを提供すること にある。 さらに具体的には、本発明の別の目的は、特にノイズをフィルタ除去するのに 適した単一層または複数層のバイパスデバイスであって、モノリシックセラミッ ク誘電構造にペアのＵ字形電極を含んでいるバイパスデバイスを提供することで ある。各々の電極は、ベースと、そのベースから延び出た一対のレグ部分を含ん でいる。このモノリシック構造では、各ベースはモノリスのマージン（margin o f monolith）に配置され、各Ｕのレグは対向するＵのベース側に向かっており、 電極はセラミック誘電体の向き合う表面に配置されている。 このデバイスを特徴付ける１つの特徴は、一方のペアのレグで定義されたオー バラップエリアが他方のペアのレグで定義されたオーバラップエリアと異なるこ とから、２つの個別キャパシタンスが形成されることである。この差分オーバラ ップ（differential overlap）は、一方の対のレグを他方の対のレグよりも長く するか、あるいは一方の対のオーバラップレグを他方の対のオーバラップレグよ り幅広くするか、あるいはその両方を組み合わせることによって達成される。 本発明を特徴付けるもう１つの特徴は、Ｕのブランチの複合体（composite） をＵのベースと結合してインダクタの機能をもたせたことである。かくして、デ バイスは、上述したＵ字形電極の組み合わせ構造を取り入れることにより、並列 に接続されたキャパシタであって、電極によって定義された対のインダクタと直 列に接続されている、異なる値をもつ２つのキャパシタを有する回路を本来的に 備える。この電極は、Ｕ形状のベース部分と共に上記キャパシタンスを形成する 。 Ｕの一方側のオーバラップレグをＵの反対側のレグよりも長くすることによって キャパシタンス差が得られる場合には、長い方のレグの導電路（conductive pat h）が長くなるので、比例して大きくなるインダクタンスが固有的に得られる。 本発明の別の特徴は、電極がＵ字形構成になっているので、Ｕのベースを長く することによりインダクタンスが大きくなるので、キャパシタンスを実質的に大 きくしなくても大きなインダクタンスが得られるようにしたことである。 本発明のデバイスによれば、コンポーネントをコンパクト化し、製造を容易化 できるので、２リード（表面マウントまたはワイヤ）だけをマザーボードに接続 したシングルチップにおいて、バイパスとノイズ低減を最適化することができる 。外部導電路を最小限にすることによって、バイパスデバイスの特性制御を大幅 に向上することができる。これは、個別（discrete）キャパシタと個別インダク タを採用するために、ＰＣボード上の導電路を本来的に長くする必要があり、従 って、制御されるインダクタンスを大きくしたり、小さくしたりする必要のある バイパス手法とは対照的である。 本発明の目的は、２つの別々の周波数に対してバイパスまたはノイズ低減デバ イスとして機能するように特別に構成された、製造が容易な集積チップデバイス を提供することにある。 本発明の別の目的は、上述したクラスのデバイスであって、キャパシタンス値 とインダクタンス値を正確に決定することができ、マザーボードの配列（geogra phy）を高効率に利用するという要求に合致したデバイスを提供することにある 。 図面の簡単な説明 図１ａおよび図１ｂは、それぞれ本発明によるデバイスの上部（top）電極と 下部（bottom）電極を示す平面図である。 図２は、本発明のデバイスを示す分解組立斜視図である。 図３は、本発明のデバイスによって定義される回路を示す図である。 図面の詳細な説明 図面を参照して説明すると、図２は本発明によるデバイスの分解組立斜視図を 示す。ここでは、各種エレメントの寸法と厚さは構造の理解を容易にするために 拡大して示されている。 バイパスデバイス１０は、１つまたは２つ以上の誘電体層１１を含むセラミッ クモノリス(ceramic monolith)を備え、誘電体層（dielectric layer）の向かい 合った表面には、Ｕ形状の上部電極１２と下部電極１３が形成されている。電極 １２は向かい合った端から突出したレグ（leg）１５および１６をもつベース部 分（base portion）１４を含んでいる。電極１３はベース部分１４ａを含み、そ の向かい合った端からレグ部分１５ａと１６ａが突出している。 図２に分かりやすく示したように、電極１２と１３は、それぞれ誘電体層１１ の上と下に配置され、それぞれのベース部分１４および１４ａが上記モノリスの 向かい合った端で露出するようになっている。図２を見れば理解できるように、 上部電極および下部電極と、その間に介在する誘電体層とから構成されるシング ルユニットは実線で示されているが、これらの層はいくつでもスタック構成のモ ノリス（stacked monolith）として形成できるので、キャパシタンスおよびイン ダクタンスを望みの値にすることができる。 端子（termination）１７および１８はモノリスの端部マージン（end margin ） に形成される。ここで、端子１７は電極１３のベース部分１４ａに電気的に結合 され、端子１８はモノリスの電極１２の１つまたは複数のベース部分に電気的に 結合されている。 図２から明らかなように、レグ１５および１５ａの幅と長さＬ２は小さくなっ ているので、レグ１５および１５ａによって定義された位置合わせまたはオーバ ラップエリア１９は、より長く且つ幅が広いレグ１６および１６ａによって定義 されたオーバラップエリアより小さくなっている。なお、レグ１６および１６ａ の長さは符号Ｌ１で示されている。 エリア１９で定義されているキャパシタンスがエリア２０で定義されているキ ャパシタンスより小さくなっている理由は、キャパシタンスがオーバラップエリ アに直接的に比例しているためである。このことから理解されるように、オーバ ラップエリア１９で定義されているキャパシタＣ１とオーバラップエリア２０で 定義されている、大きいキャパシタンスＣ２との間の望みのキャパシタンス差は 、それぞれのオーバラップしているレグコンポーネントの幅を変えるか、あるい はオーバラップしているコンポーネントの長さを変えるか、あるいはその両方を 変えることによって得ることができる。 特に望ましいことは、オーバラップレグの長さに応じてキャパシタンスを調整 することである。その理由は、得られるインダクタンスは導電路の全長の関数で あり、従って、異なる長さのレグを利用することにより、レグ長が長い場合には 大きなインダクタンスが固有的に得られるので、インダクタンス値は自動的に大 きくなって大きなキャパシタンスと相互作用するからである。 製造方法 本バイパスデバイスの製造方法は、セラミックキャパシタを製造する従来の方 法と同じである。この製造方法は当業者には周知であるので、以下では簡単に説 明することに留める。 誘電体コンポーネントは、チタン酸バリウムのように、バインダを含有する液 体マトリックスで懸濁された微粉砕誘電成形物質のスラリを薄層にキャスト（ca st）することによって形成される。「グリーン」セラミックは電極成形インクを 使用して望みのＵ字形パターンにスクリーン印刷されている。一般的には、イ ンクはパラジュムなどの貴金属を含んでいる。パターン化されたグリーンセラミ ックは重ね合わされて望みの数の層が得られ、隣接層のパターンは望みのオーバ ラップ状態（overlapped condition）が得られるように調整される。個々のユニ ットは、ベース部分１４および１４ａが事前焼成されたチップ（pre-fired chip ）の向かい合った端で露出するように、重ね合わされた層からダイス状にカット される。ダイス状にカットされたユニット（diced unit）は、その後、第１の温 度でバインダバーンオフ（binder burn-off）処理を受け、その後高温で撓結さ れてモノリスが形成される。 端子１７および１８は、一方の端では露出したベース部分１４に、他方の端で は露出したベース部分１４ａに接触される。これらの端子は任意の公知の方法で 形成することが可能であり、その１つの蒸着法によれば、モノリスの向かい合っ た端で露出電極ベースへの電気的および機械的ボンドが得られ、その後１つまた は２つ以上のメタル層をスパッタ層の上に貼付してマザーボードへのはんだ付け を可能にしている。これらの端子は表面マウントを必要とする箇所で、端部マー ジンから突出させる（extend）ことが可能である。別の成端方法としては、まず カーボンを貼付し、続いて外側シルバ層を貼付する方法があり、この場合、カー ボンとシルバの間にメタル層を介在させることも、介在させないことも可能であ る。 例 以下では、本発明による具体的なアセンブリ例を示して説明するが、本発明は この具体例に限定されるものではない。 モノリスは、ほぼ２０ミクロン厚のチタン酸バリウムセラミック（barium tit anate ceramic）からなる１６個の活性層（active layer）を利用して形成する 。この例では、１７個の活性電極を用いた。ここに示している例では、レグ１５ および１５ａの幅Ｗ１と、レグ１６および１６ａの幅Ｗ３は同一であり、.007イ ンチになっている。レグＷ１とレグＷ３の間のブランチＷ２の長さも、同じく.0 07インチである。レグ１６，１６ａの長さＬ１は.050インチであり、レグの長さ Ｌ２は.035インチである。電極は、レグ１６，１６ａのオーバラップまたは位置 合わせエリア２０が、レグ１５，１５ａのオーバラップエリア１９のほぼ３倍 になるようにスタック（積層）されている。 上述したコンポーネントのバッチ（batch）がテストされ、オーバラップエリ ア２０で定義されたキャパシタンスＣ１は約４７ピコファッラド、エリア１９で 定義されたキャパシタンスＣ２は約１５ピコファラッドであった。インダクタン スＬａは約800ピコヘンリ、インダクタンスＬｂは約600ピコヘンリであった。 ２つのキャパシタンス値は、少なくともデケード(decade)の半分の隔たり（a half a decade apart）になっていることが好ましい。図示の例では、抵抗Ｒ１ とＲ２はそれぞれ約200オームであった。説明するまでもなく、オーバラップエ リアを調整すると、キャパシタ値に幅広い変化をもたせることが可能である。同 様に、電極のレグとベースの長さと幅を変更すると、特定の状況に合致するよう に望みのインダクタンスを調整することが可能である。上述した例の値は、900 ＭＨｚおよび1.9ＧＨｚのアナログ周波数およびディジタル周波数でそれぞれ動 作するデュアルモードのセルラ電話用のバイパスデバイスとして高効率であるこ とが判明した。特に有用であるのは、個別のキャパシタを利用すると、キャパシ タ間のリード線の長さが変化するのに伴なってインダクタンスが大きく変化する こととは対照的に、そのインダクタンスが予測可能であることである。 これまでに開示してきた内容に精通している、この分野の当業者ならば理解さ れるように、本発明の精神から逸脱しない限り、構造の細部は種々態様に変更す ることが可能である。従って、本発明は請求の範囲に記載されている本発明の範 囲内で広義に解釈されるものである。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ， ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，Ｌ Ｓ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ， ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，Ｅ Ｅ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＧＷ，ＨＵ ，ＩＤ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ， ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，Ｍ Ｄ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ， ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，Ｖ Ｎ，ＹＵ，ＺＷ

Claims (1)

1. 【特許請求の範囲】 1. 並列に接続された、異なる値をもつ一対のセラミックキャパシタを含んで いる集積セラミックデュアル周波数バイパスデバイスであって、各キャパシタは 、少なくとも１つのプレーナ誘電体層と、前記誘電体層のそれぞれの向かい合っ た表面上に配列された第１電極および第２電極とを有する直列接続されたインダ クタンスを含んでおり、前記第１電極および前記第２電極は各々がほぼＵ字形状 であり、ベース部分と、前記ベース部分から突出した一対のレグ部分とを含み、 前記第１電極の前記ベース部分は前記第２電極の前記ベース部分とは反対側の、 前記誘電体層の端に配置されており、前記第１電極および前記第２電極の各々の 前記レグ部分は他方の電極の前記ベース部分に向かって突出しており、前記第１ 電極の前記レグ部分の各々は前記第２電極のそれぞれの前記レグ部分と位置合わ されるように配置されており、その位置合わせエリアは異なる値になっており、 第１の位置合わせがなされる一対の当該レグ部分の間で定義されたキャパシタン スが、第２の位置合わせがなされる一対の当該レグ部分の間で定義されたキャパ シタンスと異なるようにしたことを特徴とする集積セラミックデュアル周波数バ イパスデバイス。 2. 請求項１に記載のデバイスにおいて、前記誘電体層の向かい合った端に第 １端子と第２端子を含み、前記第１端子と前記第２端子の各々は前記第１電極と 前記第２電極のそれぞれの前記ベース部分に電気的に接続されていることを特徴 とするデバイス。 3. 請求項２に記載のデバイスにおいて、前記第１電極および前記第２電極の 前記レグ部分および前記ベース部分は、あらかじめ決められた値のそれぞれのイ ンダクタンスを規定していることを特徴とするデバイス。 4. 請求項１に記載のデバイスにおいて、前記レグ部分の一方はその長さが、 前記レグ部分の他方よりも長くなっていることを特徴とするデバイス。 5. 請求項１に記載のデバイスにおいて、前記レグ部分の一方はその幅が、前 記レグ部分の他方よりも幅広くなっていることを特徴とするデバイス。 6. 請求項１に記載のデバイスにおいて、前記レグ部分の一方はその長さと幅 が、前記レグ部分の他方よりも大きくなっていることを特徴とするデバイス。 7. 請求項１に記載のデバイスにおいて、複数の誘電体層を有する多層スタッ ク構成を備え、各誘電体層はそれぞれその向かい合った表面に第１電極と第２電 極をもち、各々の前記第１電極は相互に並列に接続され、各々の前記第２電極は 相互に並列に接続されていることを特徴とするデバイス。 8. 集積セラミックバイパスデバイスであって、 それぞれの向かい合った端に置かれた第１極性端子と第２極性端子とをもつデ バイス本体を備え、 前記デバイス本体は複数の誘電体層を含み、各誘電体層はその上面に前記誘電 体層の前記第１端子から延び出た第１対のレグ部分と、その下面に前記誘電体層 の前記第２端子から延び出た第２対のレグ部分とをもち、 前記第１レグ部分の一方は、前記第２レグ部分の対応する一方にオーバラップ して第１の予め決められたキャパシタンス値を定義しており、 前記第１レグ部分の他方は、前記第２レグ部分の対応する他方にオーバラップ して第２の予め決められたキャパシタンス値を定義していることを特徴とする集 積セラミックバイパスデバイス。 9. 請求項８に記載の集積セラミックバイパスデバイスにおいて、前記第１対 のレグ部分は第１ベース部分によって相互に接続され、前記第２対のレグ部分は 第２ベース部分によって相互に接続されていることを特徴とする集積セラミック バイパスデバイス。 10．請求項８に記載の集積セラミックバイパスデバイスにおいて、 前記第１レグ部分の前記一方は前記第１レグ部分の前記他方よりも大きな長さ をもち、 前記第２レグ部分の前記対応する一方は前記第２レグ部分の前記対応する他方 よりも大きな長さをもっていることを特徴とする集積セラミックバイパスデバイ ス。 11．請求項８に記載の集積セラミックバイパスデバイスにおいて、 前記第１レグ部分の前記一方は前記第１レグ部分の前記他方よりも大きな幅を もち、 前記第２レグ部分の前記対応する一方は前記第２レグ部分の前記対応する他方 よりも大きな幅をもっていることを特徴とする集積セラミックバイパスデバイス 。 12．請求項８に記載の集積セラミックバイパスデバイスにおいて、前記第１対 のレグ部分の前記一方と前記第２対のレグ部分の前記対応する一方によって定義 された第１オーバラップエリアは、前記第１対のレグ部分の前記一方と前記第２ 対のレグ部分の前記対応する他方によって定義された第２オーバラップエリアの 約３倍の大きさをもつことを特徴とする集積セラミックバイパスデバイス。