JP2000511284A - 自動検査機器用高速ベクトル・ローディング - Google Patents

Abstract

(57)【要約】 半導体デバイス・テスタにおけるベクトル検査パターンの高速ローディング。高速ローディングは、ベクトルのデルタ・コード化を、テスタのベクトル・ロード回路内のベクトル・キャッシュと共に用いることによって達成する。このようにして、ロード処理の間に伝達する情報の総量を減少させる。この方法を実施するのに必要なハードウエアは、自動検査機器において通常見られるランダム・アクセス・メモリを、ベクトル・キャッシュに用いることによって最少に抑える。

Description

【発明の詳細な説明】 自動検査機器用高速ベクトル・ローディング 本発明は、一般的に、自動検査（試験）機器に関し、更に特定すれば、内部メ モリに迅速に検査パターンをロードする自動検査機器に関するものである。 自動検査機器は、半導体製造業界では広く用いられている。「テスタ」と呼ば れる自動検査機器が、製造プロセスの種々の段階において、半導体構成部品（要 素）を検査するために用いられている。異なる段階（ステージ）において、また は異なる構成要素に対して、異なる検査を行うことも有り得る。 テスタはプログラム可能であるので、これらは必要とされる種々の検査を行う ことができる。検査（テスト)「パターン」は、一連の「ベクトル」で構成され る。各ベクトルは、被検査半導体デバイス（「ＤＵＴ（：device under test)」 ）のリードに印加すべき信号を特定する。また、ベクトルは、ＤＵＴのリードか ら予測される信号を特定する。検査パターンは、テスタのメモリに格納され、各 サイクル毎に１ベクトルずつ読み出される。データ値は、ＤＵＴに印加され、応 答がベクトル内の予測応答と比較される。 いずれのサイクルでも、ＤＵＴの各リードに供給されるデータまたはこれから 読み出されるデータは変化する可能性がある。したがって、テスタは、ＤＵＴの 各リード毎に信号を独立して発生し測定しなければならない。このために、テス タは、多数の「チャネル」即ち「ピン・エレクトロニクス」を有する。ピン・エ レクトロニクスの各コピーのことは、通常単に「ピン」と呼ばれている。このコ ピーをＤＵＴのリードの１本に接続する。ベクトル内に含まれている情報に基づ いて、各ピンはリードに信号を送り、あるいは、リードにおいて信号を測定し、 それを予測値と比較する。 検査パターンを指定するために必要なデータ量は、非常に多い。各ベクトルは 、各ピン毎に制御情報を含む。当該ピンは駆動すべきかまたはデータを受け取る べきかについて伝達し、どのデータ値を駆動すべきかまたは読み取るべきかを記 述 するためには、多数のビットが必要となる。典型的なテスタは、数百本のピンを 内蔵する場合があるが、数千本のピンを有するテスタも稀ではない。各検査パタ ーンは、１０００万サイクルの実行を必要とする場合もある。全体として、数十 億ビットのデータが、検査パターンをコード化するために通常用いられる。 テープやディスクのような大容量記憶装置が、かかるデータを格納するために 広く用いられている。しかしながら、大容量記憶装置のアクセス時間が長すぎる ために、これらはテスタ内で用いることはできない。テスタは、各サイクル毎に データのベクトル全てを供給しなければならないが、１サイクルは数ナノ秒程度 の短さの可能性もある。したがって、テスタは、大量の揮発性メモリを含む。検 査パターンは、大容量記憶装置に格納され、次いで使用の前にテスタ内のメモリ にロードされる。 典型的には、テスタはワークステーションに接続されている。ワークステーシ ョンは大容量記憶装置を含む。検査を行う前に、ワークステーションは大容量記 憶装置からテスタに検査パターンを転送する。多くの場合、大容量記憶装置内の データは、圧縮されたフォーマットで格納されている。ワークステーションは、 情報をテスタに送る前に伸長（圧縮解除）する。テスタ内部では、ロード制御回 路が検査パターンをメモリにロードする。 数十億ビットものデータをメモリにロードするプロセスは、非常に時間がかか る可能性がある。１５分ないし２０分に及ぶロード時間も稀ではない。ロード時 間中テスタは使用できないので、長いロード時間は望ましくない。製造プロセス において機器が使用できないときはいつでも、潜在的に製造処理のスループット が低下することになり、非常に望ましくない。 ロード・プロセスの高速化を図るために、種々の技法が用いられている。通常 、ロード・プロセスの速度は、データをワークステーションからテスタに転送可 能なレートによって制限される。ベクトルをロードするレートを高め得る方法の １つは、ワークステーションとテスタとの間の接続のデータ・レートを高めるこ とである。例えば、従来の撚り線対バスに代えて、光ファイバ・リンクを用いる ことができる。場合によっては、リンクのデータ・レートを高めるだけでは、ロ ー ド速度を高めることにはならない。大容量記憶装置からデータを検索する際、ま たはデータを処理する際のいずれかにおいて、ワークステーション内にボトルネ ックがある場合、ワークステーションの速度も高めて、ロード時間に影響を及ぼ すようにしなければならない。 高速化を図る別の方法は、部分的に圧縮されたデータをテスタに送ることによ って、リンクを通して伝達（伝送）される情報量を減少させることである。一般 的に、テスタはワークステーション程精巧なデータ処理能力を有していないので 、テスタでは完全な圧縮解除は行われない。むしろ、大容量記憶装置上の圧縮デ ータを、部分的にワークステーションによって圧縮解除する。その結果、データ は大容量記憶装置上に格納されているときよりもビット数が多くなるが、テスタ 上の不揮発性メモリを埋め尽くす程のビットにはならない。 図１は、デルタ・コード化と呼ばれる方法を用い、未だ圧縮状態にあるが部分 的に圧縮解除されたデータを受け取るための装備を有するテスタを示す。テスタ １１０は、ＤＵＴ１１２に接続されている状態が示されている。多数のピン１１ ４が示されている。テスタ１１０の動作は、検査制御回路１１６によって制御さ れる。ＬＶＭメモリ１１８に格納されている検査パターンが、検査制御回路１１ ６によって読み出され、検査制御回路１１６は適切な制御信号を各ピン１１４に 送る。また、検査制御回路１１６は、検査の結果をワークステーション１２８に レポートする（伝える）。 ワークステーション１２８は、テスタ１１０に接続されている。ワークステー ション１２８は、オペレータ・インターフェースを備え、検査パターンのテスタ １１０へのローディングを制御する。ワークステーション１２８には、大容量記 憶装置１３０が連動し、検査パターンを格納する。 検査パターンをロードする際、ワークステーション１２８は、検査パターンを 大容量記憶装置１３０から読み出す。ワークステーション１２８は、部分的に情 報を圧縮解除し、それをそのデルタ・コード化形態にしておく。次に、ワークス テーション１２８は、ＬＶＭ１１８に格納する各ベクトルについてのデータを送 る。しかしながら、各ベクトル毎にワークステーション１２８からテスタ１１０ に送られるデータは、ピンに関して直前のベクトルと異なる情報のみを含む。 ロード時間を短縮するために、ピンを集団（グループ）に編成し、１度に１グ ループの制御情報を伝送する。理想的には、同じ制御情報をしばしば必要とする ピンを含むグループを選択し、制御情報は多数のピンに供給するが、データはワ ークステーション１２８とテスタ１１０との間のリンクを１回だけ伝達すれば済 むようにすることであろう。グループの中には１本のピンのみを含むものもある 。各ピン毎にかかるグループが１つある。これらのグループは、いずれのピンで もアクセス可能とし、いずれの値のパターンでも指定することを可能にする。 また、ベクトル毎に異なるピンまたはピンのグループもいくつかあるので、あ るベクトルと次のベクトルとの間の相違を完全に指定するためには、多数のデー タ値をテスタ１１０に送らなければならない場合もあり得る。ロード・プロセス では、ＬＶＭメモリ１１８に格納する１つのベクトルに対するデータは、ＣＤＬ ラッチ１２２において組み立てられる。一旦１つのベクトルに対するデータがＣ ＤＬラッチ１２２内で組み立てられたなら、ＬＶＭメモリ１１８の次の位置に転 送される。 ＣＤＬラッチ１２２は、各ピン毎に１つの位置を含む。種々のメッセージがワ ークステーション１２８から送られ、どのデータをこれらの位置の各々に書き込 むべきかを指示する。メッセージは、ピン・インデックスを含み、どのピンが当 該メッセージ内のデータを受け取るのかを示す。 一旦ベクトルがＬＶＭ１１８に書き込まれても、そのベクトルの値は未だＣＤ Ｌラッチ１２２に収容されている。次のベクトルを指定するメッセージは、ＣＤ Ｌラッチ１２２内のどの位置を変更するのかを指定し、更にこれらの位置に対す る新しい値を指定する。一旦これらの位置を変更したなら、ＣＤＬラッチ１２２ は、次のベクトルの値を収容する。 ロード制御回路１２６は、ワークステーション１２８からメッセージを受け取 る。ロード制御回路１２６は、メッセージのデータ部分をＣＤＬ１２２のデータ 入力に供給する。メッセージのピン・インデックス部分は、ピン・インデックス ・キ一即ち「ＰＩＫ(pin index key)」１２４に供給される。ＰＩＫ１２４は、 デ コーダとして用いられるメモリである。このメモリには、どのピンが各ピングル ープに割り当てられたかを示す情報がロードされる。ＰＩＫ１２４は、ＣＤＬ１ ２２内の各位置毎に制御ラインを出力し、当該位置をイネーブルしデータを格納 する。このように、ＣＤＬ１２２は、メッセージ内のピン・インデックスに関連 するグループに属する各ピンにデータを格納する。 メッセージのデータ部分は、単一のデータ値を含むこともある。その場合、こ のデータ値は、当該グループ内の各ピン毎に、ＣＤＬ１２２に供給される。１つ のグループ内の全てのピンに対して同じデータを有するメッセージのことを、「 グループ同一」メッセージ(group same message)と呼ぶ。このメッセージ内のシ グナリング・ビット(signaling bit)は、それがグループ同一メッセージである ことを示し、どのピングループがデータ値を受け取るべきかを指定する。 別の形態のコード化も提案されている。メッセージのデータ部分は、グループ 内の各ピン毎に、１つの値を含む場合がある。かかるメッセージを「グループ相 違」メッセージ(group different message)と呼ぶ。このメッセージ内のシグナ リング・ビットは、それがグループ相違メッセージであることを示し、どのピン グループがメッセージ内のデータ値の１つを受け取るべきかを指定する。 また、混合手法を用いることも可能である。メッセージは、あるグループ内の ピン全てに共通な制御ビットおよび異なる制御ビットをいくつか含む場合もある 。ロード制御回路１２６が、グループ内の各ピン毎に適切な制御値を構築し、こ れらの値をＣＤＬ１２２に送る。かかるメッセージを「グループ数値」メッセー ジ(group numeric message)と呼び、当該メッセージ内のシグナリング・ビット によって示される。 １つのベクトルをＬＶＭ１１８に書き込むには、通常、一連のメッセージを必 要とする。ワークステーション１２８は、ＣＤＬ１２２が全てのピンに必要なデ ータを格納するまで、メッセージを送る。その時点で、ワークステーション１２ ８は、データ転送が完了したことを示す別のメッセージを送る。すると、ロード 制御回路１２６は、ＣＤＬラッチ１２２内の情報をＬＶＭメモリ１１８に転送す る。次いで、パターン内のベクトル全てがＬＶＭメモリ１１８に転送され終わる まで、プロセスは繰り返される。 １つのベクトルをＬＶＭメモリ１１８に書き込むために必要な一連のメッセー ジは、大容量記憶装置１３０内に格納されているベクトル・ファイルの「コンパ イル（compiling）」として知られるプロセスの一部として予め決められている 。 また、テスタ１１０は、別個のメモリ、即ち、ＳＶＭメモリ１２０も含む。Ｓ ＶＭメモリ１２０は、ベクトルの融通性のある実行を行う費用効率的な方法をも たらす。テスタは大量の高速メモリを必要とするので、全てのベクトル・メモリ をランダム・アクセス・メモリとすると非常に費用がかかる。逆に、メモリの殆 どを代表するＬＶＭメモリ１１８は、順次アクセス・メモリである。順次アクセ ス・メモリとは、当該メモリ内のアドレスが順次アドレスされる場合には、それ らがランダムな順序でアクセスされる場合よりもアクセス時間が短くなるメモリ である。 ＳＶＭメモリ１２０はランダム・アクセス・メモリである。しかしながら、こ れは、ＬＶＭメモリ１１８よりもはるかに小さい。ＬＶＭメモリ１１８は、通常 、約１６Ｍのベクトルを格納する。ＳＶＭメモリ１２０は、通常、約１Ｋのベク トルを格納する。したがって、ＳＶＭメモリの高コストは、テスタの全体的なコ ストには重大な影響を与えることはない。 順次実行可能な検査パターンの部分は、ＬＶＭメモリ１１８に格納される。分 岐、ジャンプおよびサブルーチンのような、不連続的な実行を必要とする検査パ ターンの部分は、ＳＶＭメモリ１２０に格納される。検査パターンの不連続部分 を実行するときはいつでも、検査制御回路１１６は、ＬＶＭ１１８からのベクト ルの検索を中止し、ＳＶＭ１２０からベクトルを検索し始める。検査パターンの 不連続部分を実行し終えたとき、検査制御回路１１６は再度ＬＶＭ１１８からベ クトルを検索し始める。 ＳＶＭメモリ１２０へのロードは、ロード制御回路１２６を通じて行われない 。むしろ、ＳＶＭ１２０に格納されるベクトルは、ＬＶＭ１１８に格納される。 検査シーケンスの実行前、または実行中であっても、ベクトルはＬＶＭ１１８か ら ＳＶＭ１２０に転送される。 ベクトルをテスタ１１０にロードする代替技術も用いられている。例えば、検 査パターンによっては、「ピン・スライス(pin slice)」を用いてデータを伝送 することによって、ワークステーションとテスタとの間で送られる情報の全量を 減少させることが可能である。ピン・スライスとは、ベクトルがピンの全てに対 して１つの値であるのに対し、１つのピンに対する一連の値のことである。 しかしながら、ロード技術には無関係に、可能な限り全ロード時間を短縮する ことができれば、非常に望ましいであろう。 発明の概要 前述の背景を念頭におき、本発明の目的は、検査パターンをテスタのメモリに ロードするために要する時間を短縮することである。 また、テスタ内に大掛かりなハードウエアの追加を必要とすることなく、ロー ド時間の短縮を図ることも、目的である。 前述の目的およびその他の目的は、ベクトル・キャッシュを保持するロード制 御回路を有するテスタにおいて達成される。メモリにロードする新たなベクトル 毎に、キャッシュ内のベクトルの１つを開始点として選択する。選択したベクト ルと所望のベクトルとの差分をロード制御回路に伝達し、ロード制御回路が新た なベクトルを構築する。このベクトルを、テスタのメモリにロードする。 一実施形態では、新たな各ベクトルをキャッシュにロードする。代替実施形態 では、所定の新たなベクトルのみをキャッシュにロードする。 好適な実施形態では、テスタ内に既に備えられているメモリを用いて、ベクト ル・キャッシュを実施し、検査の実行中、検査ベクトルのランダム・アクセスを 可能とする。 図面の簡単な説明 本発明は、以下の更に詳細な説明および添付図面を参照することにより、一層 深く理解することができよう。図面において、 図１は、ベクトル・ロード回路を示す、従来技術の検査システムの簡略構成図 である。 図２は、改良されたベクトル・ロード回路を示す、本発明による検査システム の簡略構成図である。 図３は、ワークステーションと図２のテスタとの間でベクトル伝達する際に用 いられるメッセージ・ストリームを示す図である。 図４は、本発明と共に用いられる検査パターンのコンパイル・プロセスを示す フロー・チャートである。 図５は、コンパイル・プロセスの代替実施形態を示すフロー・チャートである 。 好適な実施形態の説明 図２は、本発明にしたがって改良されたロード回路２２６を組み込んだテスタ （検査装置）２１０を示す。テスタ２１０は、従来技術のテスタ１１０に類似す るものである。これは、ワークステーション１２８に接続され、大容量記憶装置 １３０から検査パターンを検索する。検査パターンは、ＬＶＭメモリ１１８にロ ードされる。 このテスタは、多数のチャネルのためのピン回路１１４を有する。典型的なチ ャネル数は、２５６ないし１，０２４個である。検査制御回路１１６は、ＬＶＭ メモリ１１８およびＳＶＭメモリ１２０からベクトルを検索し、これらベクトル 内の情報にしたがって、適切な信号をピン回路１１４に発生する。 テスタ２１０が従来技術のテスタ１１０と相違するのは、ロード制御回路２２ ６を改良して、ロードの間ＳＶＭメモリ１２０をベクトル・キャッシュとして使 用するようにした点にある。ベクトル・キャッシュは、以前にＬＶＭメモリ１１ ８にロードされたいくつかのベクトルを格納（記憶）する。新たなベクトルをＬ ＶＭメモリ１１８に転送する場合、キャッシュ内のベクトルの１つをＣＤＬラッ チ１２２にロードする。キャッシュ内で最も類似度の高いベクトルが、ＣＤＬラ ッチ１２２にロードするために選択される。 キャッシュ内のベクトルのどれをＣＤＬラッチ１２２に転送すべきかを指定（ 命令）するには、ワークステーション１２８からロード制御回路２２６に命令を 送る必要がある。しかしながら、ワークステーション１２８が伝達（伝送）す る必要がある情報の総量は、実際には、ベクトル・キャッシュの使用により減少 することがわかった。この節約が得られるのは、平均的に、キャッシュ内のベク トルの１つは、ＣＤＬラッチ１２２内の従来のベクトルよりも、ＬＶＭメモリ１ １８に書き込む必要があるワードに似ているからである。デルタ・コード化を用 いてベクトルを指定するので、相違が少なく、伝達すべき情報も少なくて済む。 ベクトル・キャッシュ内に格納されるベクトル数は、新たなベクトルを指定す るために伝達しなければならない情報量に影響を与える。キャッシュが大きい程 、検査パターンをロードしている間に伝達する情報は少なくて済む。１６ベクト ル程度のキャッシュでも、ロード時間を格段に短縮可能であることがわかった。 キャッシュが大きい程、より好ましいロード時間が得られる。 しかしながら、キャッシュのサイズは、検査パターンをコンパイルするのに要 する時間量にも影響を与える。キャッシュを用いる場合、パターンがコンパイル （compilation）されているのであれば、キャッシュ内のベクトルのどれをＣＤ Ｌラッチ１２２にロードすべきかについて判定を行う必要がある。この判定では 、ロードすべき各ベクトルと、当該ベクトルをロードする時点にキャッシュ内に ある各ベクトルとを比較する必要がある。１，０２４個よりも多いベクトルのベ クトル・キャッシュは、非常に長いコンパイルを招くことを発見した。更に、キ ャッシュが大きい程、各ベクトルをロードする際に、キャッシュ内のどのベクト ルを用いるべきかを指定するために、ワークステーション１２８はより多くのビ ット数の情報を送ることが必要となる。通常、ワークステーション１２８とロー ド制御回路２２６との間のデータ・リンクは、固定長ワードを扱うデータ・バス である。キャッシュ内のベクトルを指定するために必要なビット数が、１ワード 内に収まり得る以上に増大した場合、過剰なワードに関してベクトルを記述する ことが必要となる。したがって、キャッシュを余りに大きくし過ぎると、実際に は転送レートが低下する可能性もある。 好ましくは、キャッシュは１６ないし１，０２４個のベクトルを保持する。好 適な実施形態では、キャッシュは１，０２４個のベクトルを保持する。 図２に示す好適な実施形態では、キャッシュは、ＳＶＭメモリ１２０を用いて 実現される。従来技術におけると同様、ＳＶＭメモリ１２０は、１，０２４箇所 の位置を有するランダム・アクセス・メモリである。したがって、キャッシュは ＳＶＭメモリ１２０内に収まり、追加のメモリをテスタ２１０に付加する必要は ない。キャッシュは、このように、わずかな制御機能をロード制御回路２２６に 追加することによって、簡単に提供することができる。 即ち、テスタ２１０は、ＳＶＭメモリ１２０の出力からＣＤＬラッチ１２２の データ入力までのデータ経路を含む。このように、キャッシュ内に格納されてい るベクトルは、ＣＤＬラッチ１２２にロードすることができる。また、ＳＶＭメ モリ１２０へのアドレス入力は、キャッシュ・リード／ライト制御回路２５０お よび検査制御回路１１６によって発生することができる。キャッシュを実施する ためにＳＶＭメモリ１２０を用いているとき、ベクトルをロードする間、アドレ スはキャッシュ・リード／ライト制御回路２５０から来る。検査の間、ＳＶＭＩ ２０へのアドレス入力は、検査制御回路１１６から入来する。 加えて、ＣＤＬラッチ１２２の出力は、ＬＶＭメモリ１１８のデータ入力に加 えて、ＳＶＭメモリ１２０のデータ入力にも経路決定（ルート付）されなければ ならない。この接続によって、ベクトルをキャッシュに格納することが可能とな る。 本質的に、本発明の好適な実施形態は、異なる時点ではＳＶＭメモリ１２０を 異なる方法で利用する。検査の実行に先立つベクトルのロードの間、これをキャ ッシュとして用いる。検査実行の間、不連続ベクトルを実行するために用いる。 異なる時点において異なる機能のためにメモリを使用することを可能にするため には、種々の回路技法を用いることができる。例えば、データ入力および出力が バスに接続されている場合、メモリからのデータを使う必要がある種々の回路に 、バスを設置することができる。これらの構成要素は、適切な時点においてのみ バスからデータを読み取るように制御される。また、ＳＶＭメモリ１２０が異な る時点において異なるソースからアドレス入力を得ることを可能にするためにも 、バス構造が使用可能である。代替案として、ＳＶＭメモリ１２０へのアドレス 入力にマルチプレクサを用い、アドレスが正しいソースから供給されることを確 実 にすることも可能である。 テスタ２１０の動作は、図３を参照することにより、一層よく理解できよう。 図３は、１つのベクトルをＬＶＭメモリ１１８にロードするためのメッセージ・ ストリームを示す。メッセージ３１０は、コード・フィールド（field）３５０ Ａから始まる。コード・フィールド３５０Ａ内の値は、メッセージ３１０が、ベ クトルをロードするプロセスにおける最初のメッセージであること、およびＳＶ ＭからのベクトルをＣＤＬラッチ１２２にロードすべきことを示す。ロード制御 回路２２６は、このメッセージをデコードし、適切な制御信号を発止し、ＳＶＭ メモリ１２０からＣＤＬラッチ１２２への転送を行わせる。 メッセージ３１０内のアドレス・フィールド３５２は、ＣＤＬラッチ１２２に 転送すべき、ＳＶＭメモリ１２０内のベクトルのアドレスを与える。キャッシュ ・リード／ライト制御回路２５０は、このアドレスをＳＶＭメモリ１２０に供給 する。 オプションとして、メッセージ３１０は、ＳＶＭライト・アドレスフィールド ３５４を含む。ライト・アドレス・フィールド３５４は、直前のベクトルを格納 すべきＳＶＭメモリ１２０内のアドレスを指定する。ロード制御回路２２６がメ ッセージ３１０を受け取った場合、ＣＤＬラッチ１２２は、以前にＬＶＭメモリ １１８にロードされたベクトルを含んでいる。この値は、アドレス・フィールド ３５４によって与えられるＳＶＭ内のアドレスに転送される。 好適な実施形態では、ライト・アドレスを指定しない。代わりに、直前のベク トルを、ＳＶＭメモリ１２０内の次のアドレスに格納する。ＳＶＭメモリ１２０ 内の最後のアドレスに到達した場合、次に用いるアドレスは最初のアドレスとな り、その位置に以前に格納されていたベクトルに上書きする（書き直す）。ＳＶ Ｍメモリ１２０内の次のライト・アドレスは、したがって、キャッシュ・リード ／ライト制御回路２５０によって計算することができる。 しかしながら、全てのベクトルをキャッシュに格納する必要はない。例えば、 キャッシュが１，０２４個のベクトルを格納している場合、ある特定のベクトル が用いられる前に別の１，０２４個のベクトルがキャッシュに書き込まれるとす ると、そのベクトルは、再度用いられる前にキャッシュ内において書き直される ことになる。したがって、このベクトルは、キャッシュ内に置いておく必要はな い。ライト・アドレス・フィールド３５４は、ベクトルをキャッシュ内に格納す る必要があるか否かを指示するためのみに用いることも可能でる。好適な実施形 態では、ライト・アドレス・フィールド３５４は、単一ビットである。ビットが セットされた場合、キャッシュ・リード／ライト制御回路２５０は、ＳＶＭメモ リ１２０のために、次のアドレスを順次供給する。 好適な実施形態では、メッセージ３１０は、アドレス・ラインおよびデータ・ ライン双方を有するデータ・バス（図示せず）上を伝達する。テスタ１００の種 々のメモリおよびレジスタ位置が、このバス上のアドレスに割り当てられる。尚 、図３は、値をＳＶＭ１２０から転送するコードを示す別個のフィールド３５０ Ａを示すが、ＳＶＭからの転送は実際には、バスのアドレス・ライン上の値によ って示すことができる。 また、フィールド３５２は、ＳＶＭ１２０内の絶対アドレスを含む必要はない 。好適な実施形態では、アドレスフィールド３５３内の値は、オフセットまたは 相対アドレスである。前述のように、ベクトルは、ＳＶＭメモリ１２０内の連続 位置に書き込まれる。どれが次の位置であるかを追跡するために、キャッシュ・ リード／ライト制御回路２５０は、ライト・ポインタを維持する。フィールド３ ５２内のＳＶＭリード・アドレスは、実際には、このポインタからのオフセット として指定される。 次に、メッセージ３１２を送る。メッセージ３１２は、従来技術におけると同 様、デルタ・コード化メッセージである。これはコードフィールド３５０Ｂを含 み、その中に収容される値は、当該メッセージがＣＤＬラッチ１２２に格納され ているベクトルに対して行うべき変更を表すことを示す。ＰＩＫフィールド３５ ８Ａは、どのピングループを変更すべきかを示す。データ・フィールド３５６Ａ は、これらのピンを変更すべき値を示す。このメッセージは、従来技術のメッセ ージ・フォーマットのいずれでもよい。 メッセージ３１４も同様である。これは、他のピン・グループに対する値を与 える。このようにして、ＣＤＬラッチ１２２内のベクトルに必要な変更を伝える まで、デルタ・コード化メッセージをいくつでも伝達する。 最後のデルタ・コード化メッセージ３１６は、コード・フィールド３５０Ｄを 含み、メッセージがベクトルに対する最後の変更を含むことを通知する値を有す る。メッセージ３１６を受け取ったとき、ロード制御回路は制御信号を発生し、 ＣＤＬラッチ１２２内のベクトルを、ＬＶＭメモリ１１８内の次の位置に書き込 む。こうして、１つのベクトルの転送が完了する。 好適な実施形態では、コード・フィールド３５０Ｂ，３５０Ｃおよび３５０Ｄ は、実際には、ＰＩＫフィールド３５８Ａ，３５８Ｂおよび３５８Ｃとは別個で はない。むしろ、ＰＩＫフィールド３５８Ａ，３５８Ｂおよび３５８Ｃ内のある 値を用いて、データ転送を行うことを示す。前述のように、これらのメッセージ は、アドレス・ラインおよびデータ・ライン双方を有するバス上を伝達する。ア ドレス・ラインは、当該メッセージがＣＤＬラッチ１２２に影響を及ぼそうとす るものであることを指定する。また、ＰＩＫフィールド３５８Ｃ内の値は、実際 には、ピン・グループではなく、ＣＤＬ１２２からＬＶＭ１１８への転送を示す ので、データ・フィールド３５６Ｃは用いられない。 ロード制御回路２２６は、好適な実施形態では、前述の機能を実行するように 予めプログラムされている、１つ以上の特定用途集積回路（ＡＳＩＣＳ：applic ation specific integrated circuits）を用いて実施される。かかるＡＳＩＣＳ は、ステート・マシン（state machine）を実装し、ロード処理の状態を追跡（ 監視）すると共に、ワークステーション１２８が送るメッセージに基づいて適切 な制御信号を発生する。ＡＳＩＣＳを用いたステート・マシン・コントローラの 実施は、当技術分野では公知である。 好適な実施形態では、ＣＤＬラッチ１２２からＳＶＭ１２０へのライト、およ びＳＶＭ１２０からのリードは、同じクロック・サイクルにて発生する。これら の動作は、「交換（swap）」として実施される。しかしながら、リード動作およ びライト動作のタイミングは、本発明には重要ではない。 前述のようにロード・プロセスを行うためには、ワークステーション１２８が 、 各ベクトルをＬＶＭメモリ１１８にロードする時点において、どの情報をキャッ シュに格納するのかを決定する必要がある。好適な実施形態では、この情報は、 検査パターンのコンパイルの一部として、予め決定される。検査パターンのコン パイルは、ワークステーション１２８、または他の同様のコンピュータのいずれ かで実行する。図４は、どのようにして各ベクトルをコード化するのかを決定す るコンパイル・プロセスの部分のフロー・チャートを示す。 ステップ４１０において、各ベクトルがロードされる毎に、キャッシュ内の値 をエミュレートする値を保持するテーブルを、メモリに設定する。最初のベクト ルをロードするときにはキャッシュは値を含んでいないので、空となるように初 期化される。このテーブルのライト・ポインタが、テーブルの最初の位置に設定 される。ライト・ポインタは、キャッシュ・リード／ライト制御回路２５０（図 ２）内のライト・ポインタをエミュレートする。 ステップ４１２において、ベクトル全体に対するコードを発生する。ステップ ４１２は最初に検査パターン内の最初のベクトルを処理するので、開始時点と同 様、用いるべき以前のベクトルはない。したがって、３５８Ａおよび３５８Ｂの ようなＰＩＫフィールドによって、３１２および３１４のような一連のメッセー ジを発生し、全てのピンを１回含むのに十分なグループを指定する。このステッ プは、従来技術のコンパイル・プロセスと同一である。 ステップ４１４において、コードを発生し終えたばかりのベクトルを、検査パ ターン内のある数Ｎのフューチャ・ベクトル(future vector)と比較し、当該ベ クトルが、これらのベクトルが処理されるときにキャッシュ内にあるベクトルよ りも、これらのベクトルのいずれかに類似しているか否かについて調べる。 処理を簡略化するために、数Ｎは、好適な実施形態では、キャッシュが保持可 能なベクトル数と同一とする。さらに処理を簡略化するために、全てのフューチ ャ・ベクトルをキャッシュ内に格納すると仮定する。したがって、現ベクトルの 後の次のベクトルは、キャッシュをエミュレートするテーブル内のＮ個のベクト ル全てと比較される。次のベクトルは、テーブル内の最初のＮ−１個のベクトル のみと比較される。次のベクトルは、テーブル内の最初のＮ−２個のベクトルの み と比較される。その次のベクトルは、テーブル内の最初のＮ−３個のベクトルの みと比較される等となる。 ２番目のベクトルが既にＣＤＬラッチ１２２（図２）内にある場合に、最初の ベクトルを指定するために送る必要がある、デルタ・コード化メッセージの数を 判定することによって、２つのベクトルを比較する。メッセージが少ない程、類 似性が高いことを示唆する。 ステップ４１６において、ステップ４１４において行った比較の結果に基づい て判断を行う。現ベクトルが、テーブル内のベクトルよりも、パターン内の次の Ｎ個のベクトルのいずれか１つに近い場合、これをキャッシュに追加する。こう して、処理はステップ４２０および４２２に移行する。一方、既にキャッシュ内 にあるベクトルが、現ベクトルよりも次のＮ個のベクトルに近い場合、現ベクト ルがキャッシュに追加されても、これは決して使用されない。その場合、実行は ステップ４２４に直接移行する。 前述のように、ステップ４２０は、現ベクトルがキャッシュに追加される場合 に実行される。ステップ４２０は、ベクトルがキャッシュに追加されることを記 録する。この記録に、ステップ４２４においてアクセスする。 ステップ４２２において、テーブルおよびポインタを更新し、ベクトルがキャ ッシュに追加されることを反映する。テーブルの更新は、キャッシュを更新する のと同じように行う。即ち、ポインタによって示されるテーブル位置に、ベクト ルを格納する。次いで、ポインタを増分する。テーブルのその位置に既に値があ る場合、これを書き直しする。ポインタがテーブルの終点まで達した場合、これ をテーブルにおける最初の位置にリセットする。 テーブルが更新されてもされなくても、実行はステップ４２４に移行する。こ のステップは、パターン内の次のベクトルの処理開始を表す。そのベクトルと、 その時点においてテーブル内にあるベクトル全てとを比較する。テーブル内で最 も近いベクトルを選択する。テーブルはキャッシュをエミュレートするので、選 択されたベクトルのテーブル内のアドレスは、最も近いベクトルのキャッシュ内 のアドレスと同一である。 最も近いベクトルのアドレスを、メッセージ３１０（図３）のキャッシュ・リ ード・アドレスとして用いる。これは、ステップ４２６において発生される。ま た、メッセージ３１０は、ＣＤＬラッチ１２２（図２）内の直前のベクトルをキ ャッシュに転送すべきか否かを示すフィールド３５４も含む。ステップ４２０に おいて格納された情報が、直前のベクトルをキャッシュに格納すべきことを示す 場合、フィールド３５４を満たす。 一旦最も近いベクトルがテーブル内で識別された場合、ステップ４２８におい て適切なデルタ・コード化メッセージを発生する。デルタ・コード化メッセージ は、従来技術におけると同様に発生する。しかしながら、直前のベクトルに基づ く代わりに、ステップ４２４で選択したベクトルを基準とする。 一旦デルタ・コード化メッセージを発生したなら、実行はステップ４３０に移 行する。ステップ４３０において、メッセージ３１６（図３）のような転送コマ ンドを発生する。 実行はステップ４３２に移行する。ステップ４３２において、検査パターン内 の全ベクトルを処理し終えたか否かについて、チェックを行う。それ以上ベクト ルがない場合、処理を完了する。他にベクトルが残っている場合、実行はステッ プ４１４に移行し、現ベクトルとなる、検査パターン内の次のベクトルを用いて 、処理を繰り返す。 このように、図３に示すメッセージ全てを、パターン内の各ベクトル毎に発生 する。これらのメッセージは、データ記憶装置１３０（図２）に格納される。発 生したメッセージは直接格納することができ、あるいは従来技術におけるように 、データ圧縮技法を用いて格納することも可能である。 図５は、図４のプロセスよりも所要時間が短い、代替コンパイル・プロセスを 示す。ステップ５１２において、キャッシュ・ポインタおよびキャッシュ・テー ブルを、ステップ４１０について上述したように初期化する。ステップ５１０に おいて、SAVE-CDLフラグをクリアすることによって、これも初期化する。処理対 象のパターン・ファイルから最初のベクトルを現ベクトルとして選択するという ような他の初期化ステップも実行する。 ステップ５１２において、現ベクトルを、キャッシュ内のある数のベクトルと 比較する。図５に見られるように、ステップ５１２はループ内にある。このルー プは、検査パターン内の各ベクトル毎に繰り返えされる。最初にループを通ると き、現ベクトルが最初のベクトルとなる。 ステップ５１２において、同じデータ値を有する２つのベクトル内のピン数を 単純に計数することによって、ベクトルを比較する。現ベクトルと同じデータ値 を有するピンが最も多いベクトルが、最も近いものとなる。同じデータ値を最も 多く有するベクトルを選択することは、必ずしも、最も少ない数のデルタ・コー ド化メッセージを得る結果とはならない。何故なら、デルタ・コード化メッセー ジは、同一であるピン・グループの数に基づいて発生されるからである。しかし ながら、このようにして最も近いベクトルを選択すると、多くの場合、最も少な いデルタ・符号化メッセージが得られ、コンパイル時間がかなり短縮される。場 合によっては、ロード時間が完全に最小化されなくても、コンパイル時間を短縮 することが望ましいこともある。 ステップ５１２において、現ベクトルを、キャッシュ内の各ベクトルと比較し てもよい。あるいは、キャッシュ内のある数、例えば、６４個のベクトルとのみ 比較を行っても良い。 次に、実行はステップ５１４に移行する。ステップ５１４は、SAVE-CDLフラグ がセットされているか否かをチェックする判断ブロックである。このフラグは、 ＣＤＬ内のベクトルが、キャッシュ内に既にある１つと同じであるか否かを記憶 （remember）しておくために用いられる。最初のパスでは、ＣＤＬにはベクトル がなく、SAVE-CDLフラグは未だそのクリアされた状態にある。したがって、最初 のパスおよび、以降のパスでSAVE-CDLフラグがクリアされている場合には、実行 はステップ５２２に移行する。 ステップ５２２は別の判断ブロックである。ステップ５２２では、最も近いベ クトルが、直前のベクトルと同一か否かについてチェックを行う。同一である場 合、ＣＤＬ１２２にロードするコマンドを発生する必要は全くない。ステップ５ ２２を実行するのは、SAVE-CDLフラグがセットされていない場合のみであるので 、 キャッシュ内のＣＤＬの内容をセーブするコマンドを発生する必要もない。した がって、実行は直接ステップ５２６に移行する。この場合、メッセージ３１０は 発生されない。 ステップ５２２において、最も近いベクトルが直前のベクトルとは異なると判 定された場合、最も近いベクトルをキャッシュからＣＤＬ１２２にロードするコ マンドを発生する必要がある。実行はステップ５２４に進み、フィールド３５２ においてステップ５１２で識別した最も近いベクトルのアドレスを用いて、メッ セージ３１０を発生する。ステップ５２４を実行するのは、SAVE-CDLフラグがク リアされている場合のみであるので、ＣＬＤ１２２の内容はセーブされず、その メッセージのフィールド３５４は、その旨の指示を行う。 SAVE-CDLフラグがセットされている場合、相補的な命令の集合（組）を発生す る。この場合、実行はステップ５１６に移行する。このステップは、最も近いベ クトルが直前のベクトルと同一か否かについて判定を行う判断ブロックである。 同一である場合、実行はステップ５１８に移行する。この状況では、ＣＤＬ１２ ２の内容をキャッシュにセーブする必要があるが、新しい値をＣＤＬにロードす る必要はない。したがって、ステップ５１８は、フィールド３５２においてNULL アドレスを指定するメッセージ３１０を発生し、キャッシュからＣＤＬにロード するベクトルがないことを示す。しかしながら、フィールド３５４をセットし、 ＣＤＬ内の現在値がキャッシュ内の次のアドレスに置かれることを示す。 最も近いベクトルが直前のベクトルと同一でなく、しかもSAVE-CDLフラグがセ ットされている場合、ＣＤＬ内の値をセーブし、新しい値をロードする必要があ る。したがって、実行はステップ５２０に移行する。ステップ５２０は、最も近 いベクトルのキャッシュ内のアドレスをフィールド３５２に含むメッセージ３１ ０を発生する。フィールド３５４もセットされ、キャッシュの内容が、キャッシ ュ内の次のライト位置に格納されていることを示す。 コンパイル・プロセスの間にコマンドを発生し、実際のロード処理の間にテス タ２１０に送ることが認められよう。ワークステーション１２８内のキャッシュ ・ポインタおよびキャッシュ・テーブルを更新し、発生したコマンドに応答する 際 に、テスタ２１０内の対応するハードウエアをエミュレートする。テスタ２１０ 内のハードウエアに基づいて、コマンドを送りリード・ポインタまたはライト・ ポインタの状態を変更する必要がある場合、これらのコマンドも、コンパイル・ プロセスの一部として発生することができる。 ステップ５１４，５１６および５２２の結果としてどの経路を取るかには無関 係に、実行はステップ５２６に移行する。実行がステップ５２６に達した場合、 適切なコマンドが既に発生され、値がＣＤＬ１２２にロードされている。ステッ プ５２６は、この値が現ベクトルに正確に一致するか否かについて判定を行う。 ＣＤＬ１２２内の値が、現ベクトルに正確に一致しない場合、実行はステップ ５３０に移行する。ステップ５３０において、SAVE-CDLフラグをセットし、現ベ クトルをキャッシュにセーブすべきことを示す。次に、実行はステップ５３２に 移行する。 ステップ５３２において、メッセージ３５６Ａ，３５６Ｂ，３５６Ｃ等を発生 し、必要なデルタ・コード・コマンドを指定する。従来技術におけると同様、こ れらのコマンドは、ＣＤＬの内容を現ベクトルに変換する。次に、実行はステッ プ５３４に移行し、その値をＣＤＬ１２２からＬＶＭに転送するコマンド３１６ を発生する。 ステップ５２６において、ＣＬＤ１２２の値が現ベクトルと正確に一致すると 判定された場合、デルタ・コード・コマンドは発生しない。更に、現ベクトルを キャッシュにセーブする必要もない。何故なら、これはキャッシュ内に既にある ベクトルと同じであるからである。次に、実行はステップ５２８に移行し、SAVE -CDLフラグをクリアする。デルタ・コード化コマンドを発生する必要はなく、実 行はステップ５３４に移行し、メッセージ３１６を発生する。 次に、実行はステップ５１２にループ・バックし、次のベクトルを用いて処理 を繰り返す。全てのベクトルを処理し終えるまで、ベクトルを１つずつ処理して いく。 出力ファイルにおけるように、コンパイル・プロセスにおいて生成したメッセ ージ・ストリームをキャプチャ（capture）する。メッセージ・ストリームは部 分的に圧縮されたデータを表し、ロード処理の間にテスタ２１０に送られる。必 要であれば、この部分的に圧縮されたデータは、データ記憶装置１３０に格納す る前に、更に圧縮することも可能である。 以上一実施形態について説明してきたが、多数の代替実施形態や変形も可能で ある。例えば、図３は、ＣＤＬラッチ１２２に格納されている直前のベクトルを 、キャッシュからＣＤＬラッチ１２２にベクトルを転送するのと同時に、キャッ シュに転送することを示す。種々の代替案も可能である。ベクトルは、それがＬ ＶＭメモリ１１８に転送されるときに、同時にキャッシュに転送してもよい。 他の変形として、必ずしもテスタ内のＳＶＭメモリを用いてキャッシュを実施 しなくてもよい。かかるメモリの使用は、高価なメモリの追加を必要としないの で非常に望ましいが、テスタ内の他のメモリを用いることも可能であり、あるい は、その目的のために他のメモリをテスタに追加することも可能である。 更に別の変形として、好適な実施形態では、キャッシュは先入れ先出し型キャ ッシュであることを述べた。また、キャッシュ・ライト・アドレスは、キャッシ ュ内に格納すべき各ベクトル毎に指定可能であることも述べた。この構成によっ て、各ベクトルがキャッシュ内に留まる時間長を、制御することが可能となる。 多くのフューチャ・ベクトルによって用いられるベクトルは書き直しされず、し たがって長時間キャッシュ内には留まる。第３の可能性は、ＳＶＭメモリ１２０ の一部を先入れ先出しキャッシュ専用とし、ＳＶＭメモリ１２０の他の部分を、 ベクトルが書き直しされるまで格納するキャッシュ専用とすることである。この ようにすると、多くのフューチャ・ベクトルによって用いられるベクトルがあれ ば、それを保持するが、使用頻度が少ないベクトルは、しばらくの後、キャッシ ュからクリアすることができる。 また、メッセージ内の種々のフィールドは、ワークステーション１２８からテ スタ１１０にメッセージを伝達する１つの方法を示すために図示したものである ことも認められよう。多くの方法のいずれで同じ情報を符号化することも可能で ある。 更に、ワークステーション１２８は、好適な実施形態では、サン・マイクロシ ステムズ・コンピュータ社(Sun Microsystems Computer Corporation)が販売す るワークステーションであることを注記しておく。同様に強力なコンピュータで あればいずれでも、ワークステーションとして使用可能である。ワークステーシ ョンは、スタンド・アローン・コンピュータである必要はない。ネットワーク・ コンピュータを用いることも可能である。 したがって、本発明は、添付の請求の範囲の精神および範囲によってのみ限定 されるものとする。

【手続補正書】特許法第１８４条の８第１項 【提出日】平成１０年５月１８日（１９９８．５．１８） 【補正内容】 （翻訳文明細書、第７頁、第２〜８行を以下のように補正する） ベクトルをテスタ１１０にロードする代替技術も用いられている。例えば、検 査パターンによっては、「ピン・スライス(pin slice)」によってデータを伝送 することによって、ワークステーションとテスタとの間で送られる情報の全量を 減少させることが可能である。この技術は、ヨーロッパ特許出願第０ ４７４２ ７５号に開示されており、この特許出願は、ピン・スライス・アーキテクチャを 有する検査システムを開示している。ベクトルがピンの全てに対して１つの値で あるのに対し、ピン・スライスは１つのピンに対する一連の値である。 しかしながら、ロード技術には無関係に、可能な限り全ロード時間を短縮する ことができれば、非常に望ましいであろう。 （翻訳文明細書、第２０頁第９行〜第２１頁第７行を以下のように補正する） 他の変形として、必ずしもテスタ内のＳＶＭメモリを用いてキャッシュを実施 しなくてもよい。かかるメモリの使用は、高価なメモリの追加を必要としないの で非常に望ましいが、テスタ内の他のメモリを用いることも可能であり、あるい は、その目的のために他のメモリをテスタに追加することも可能である。 更に別の変形として、好適な実施形態では、キャッシュは先入れ先出し型キャ ッシュであることを述べた。また、キャッシュ・ライト・アドレスは、キャッシ ュ内に格納すべき各ベクトル毎に指定可能であることも述べた。この構成によっ て、各ベクトルがキャッシュ内に留まる時間長を、制御することが可能となる。 多くのフューチャ・ベクトルによって用いられるベクトルは書き直しされず、し たがって長時間キャッシュ内には留まる。第３の可能性は、ＳＶＭメモリ１２０ の一部を先入れ先出しキャッシュ専用とし、ＳＶＭメモリ１２０の他の部分を、 ベクトルが書き直しされるまで格納するキャッシュ専用とすることである。この ようにすると、多くのフューチャ・ベクトルによって用いられるベクトルがあれ ば、それを保持するが、使用頻度が少ないベクトルは、しばらくの後、キャッシ ュからクリアすることができる。 また、メッセージ内の種々の領域は、ワークステーション１２８からテスタ１ １０にメッセージを伝達する１つの方法を示すために図示したものであることも 認められよう。多くの方法のいずれで同じ情報を符号化することも可能である。 更に、ワークステーション１２８は、好適な実施形態では、サン・マイクロシ ステムズ・コンピュータ社(Sun Microsystems Computer Corporation)が販売す るワークステーションであることを注記しておく。同様に強力なコンピュータで あればいずれでも、ワークステーションとして使用可能である。ワークステーシ ョンは、スタンド・アローン・コンピュータである必要はない。ネットワーク・ コンピュータを用いることも可能である。 請求の範囲 １．検査パターンを格納する不揮発性メモリ（１３０）を有するワークステーシ ョン（１２８）に接続され、一連のベクトルを含む検査パターンを実行するため に用いられる形式の自動検査機器（２１０）であって、 前記検査パターンを格納する順次アクセス・メモリ（１１８）と、 ランダム・アクセス・メモリ（１２０）と、 前記ワークステーションに接続されたデータ入力ポートと、 複数のピン（１１４）、前記順次アクセス・メモリ、および前記ランダム・ア クセス・メモリに結合され、前記順次アクセス・メモリ内に格納されている前記 検査パターンを実行し、検査信号を発生する検査制御回路（１１６）と、 前記データ入力ポート、前記順次アクセス・メモリ、および前記ランダム・ア クセス・メモリに結合されたロード制御回路（１２６）と、 を備え、 前記ランダム・アクセス・メモリが、複数のベクトルを格納するキャッシュ・ メモリとして使用するように適応可能にし、 前記ロード制御回路が、前記データ入力ポートからメッセージを受け取り、該 受け取ったメッセージに応答し前記キャッシュ・メモリからベクトルを検索し、 前記データ入力ポートから変更メッセージを受け取り、前記検索したベクトルと 前記受け取った変更メッセージの組み合わせから新たなベクトルを生成し、前記 新たなベクトルを前記順次アクセス・メモリに格納する、制御ロジック（２５０ ）を含む、 自動検査機器。 ２．請求項１記載の自動検査機器において、前記制御ロジックが、 （ａ）前記順次アクセス・メモリに接続されたデータ出力を有するラッチ（１ ２２）であって、複数の位置および複数のイネーブル入力を有し、各イネーブル 入力が、前記複数の位置の１つにデータの格納を可能とするラッチと、 （ｂ）複数の出力を有し、各々前記ラッチの前記イネーブル入力に結合された 、デコーダ（１２４）と、 を備える自動検査機器。 ３．請求項２記載の自動検査機器において、各ベクトルが、前記ピンのグループ における各ピン毎に１つのフィールド（３１２，３１４，３１６）を含み、前記 ラッチ内の前記複数の位置の位置数が、前記グループ内のピンの数に等しい、自 動検査機器。 ４．請求項１記載の自動検査機器において、 前記制御ロジックが、付加的に、前記新たなベクトルを前記キャッシュ・メモ リに格納する手段を含む、自動検査機器。 ５．請求項１記載の自動検査機器において、 前記制御ロジックが、前記新たなベクトルを前記キャッシュ・メモリに選択的 に格納する、自動検査機器。 ６．請求項５記載の自動検査機器において、 前記新たなベクトルが、前記データ入力ポートに供給されるデータ値に応答し て、選択的に格納される、自動検査機器。

Claims (1)

1. 【特許請求の範囲】 １．一連のベクトルから成る検査パターンを実行する形式の自動検査機器であっ て、該検査機器は、検査パターンを格納する不揮発性メモリを有するワークステ ーションに接続される形式のものであり、 ａ）前記検査パターンを格納するメモリと、 ｂ）メモリ内に格納されている前記検査パターンを実行し、検査信号を発生す る回路と、 ｃ）ワークステーションに接続するように適応可能なデータ入力ポートと、 ｄ）前記データ入力ポートおよび前記メモリに接続されたロード制御回路であ って、 ｉ）複数のベクトルを格納するキャッシュ・メモリと、 ｉｉ）前記データ入力ポートからメッセージを受け取り、前記受け取ったメ ッセージに応答して前記キャッシュ・メモリからベクトルを検索し、前記データ 入力ポートから変更メッセージを受け取り、前記キャッシュ・メモリから検索し た前記ベクトルと前記受け取った変更メッセージとの組み合わせから複合ベクト ルを生成し、該複合ベクトルを、検査パターンを格納する前記メモリに格納する 制御ロジックと、 を有するロード制御回路と、 を備えた自動検査機器。 ２．請求項１記載の自動検査機器において、前記キャッシュ・メモリが、ランダ ム・アクセス・メモリを備えており、検査パターンを格納する前記メモリが、順 次アクセス・メモリを備える、自動検査機器。 ３．請求項１記載の自動検査機器において、前記制御ロジックが、 ａ）前記検査パターンを格納する前記メモリに接続されたデータ出力を有する ラッチであって、複数の位置および複数のイネーブル入力を有し、各イネーブル 入力が、前記複数の位置の１つにデータの格納を可能とするラッチと、 ｂ）各々が前記ラッチのイネーブル入力に結合された複数の出力を有するルッ クアップ・テーブル・メモリと、 を備える自動検査機器。 ４．請求項３記載の自動検査機器であって、複数のピンを有し、各ベクトルが前 記ピンのグループ内の各ピン毎に１つのフィールドを含み、前記ラッチ内の複数 の位置における位置の数が、前記グループ内のピンの数に等しい、自動検査機器 。 ５．請求項１記載の自動検査機器において、前記制御ロジックが、付加的に、前 記複合ベクトルを前記キャッシュ・メモリに格納する手段を含む、自動検査機器 。 ６．請求項１記載の自動検査機器において、前記制御ロジックが、付加的に、前 記複合ベクトルを選択的に前記キャッシュ・メモリに格納する手段を含む、自動 検査機器。 ７．請求項６記載の自動検査機器において、前記複合ベクトルが、前記データ入 力ポートに供給されるデータ値に応答して、選択的に格納される、自動検査機器 。 ８．複数のベクトルを有する検査パターンを実行する形式の自動検査機器であっ て、 ａ）検査パターンの少なくとも一部を格納する順次アクセス・メモリと、 ｂ）前記検査パターンの一部を格納するランダム・アクセス・メモリと、 ｃ）前記順次アクセス・メモリから順次ベクトルを実行し、前記ランダム・ア クセス・メモリから非連続的にベクトルを実行することによって、検査パターン を実行する検査制御回路と、 ｄ）データ入力ポートと、 ｅ）前記データ入力ポートに供給される情報からベクトルを導出するロード制 御回路手段であって、ロード処理の間前記ランダム・アクセス・メモリをベクト ル・キャッシュとして用いる手段も有するロード制御回路と、 を備えた自動検査機器。 ９．請求項８記載の自動検査機器において、前記ロード制御回路が、前記ランダ ム・アクセス・メモリのためのリード／ライト制御ロジックを含み、該ランダム ・アクセス・メモリをキャッシュとして動作させる、自動検査機器。 １０．請求項９記載の自動検査機器において、前記検査制御回路が、前記ランダ ム・アクセス・メモリをサブルーチン・メモリとして動作させる手段を含む、自 動検査機器。 １１．請求項８記載の自動検査機器において、前記ロード制御回路が、 ａ）複数のデータ・フィールドと、該複数のデータ・フィールドの各々に対す るイネーブル入力とを有するラッチと、 ｂ）複数の出力を有し、各々が前記ラッチの前記イネーブル入力の１つに接続 されたルックアップ・メモリと、 を含む自動検査機器。 １２．請求項１１記載の自動検査機器において、前記ラッチが更にデータ入力を 備え、前記ルックアップ・メモリがデータ入力を有し、前記ロード制御回路が、 前記データ入力ポートにおけるメッセージの第１フィールドを前記ラッチの前記 データ入力に供給し、前記データ入力ポートにおけるメッセージの第２フィール ドを前記ルックアップ・メモリの前記データ入力に供給する手段を含む自動検査 機器。 １３．請求項８記載の自動検査機器において、前記ロード制御回路が、 ａ）複数の独立してアクセス可能なフィールドを有するラッチと、 ｂ）第１メッセージに応答し、前記ランダム・アクセス・メモリからの指定さ れたベクトルを前記ラッチにロードする手段と、 ｃ）第２メッセージに応答し、前記ラッチ内の選択されたフィールドを変更す る手段と、 ｄ）第３メッセージに応答し、ラッチの内容を前記順次アクセス・メモリに格 納する手段と、 を備える自動検査機器。 １４．請求項１３記載の自動検査機器であって、付加的に、前記ラッチの内容を 前記ランダム・アクセス・メモリに格納する手段を備える、自動検査機器。 １５．請求項１記載の自動検査機器を用いて半導体構成要素を製造する方法であ って、 ａ）検査パターンを格納する前記メモリに、検査パターンを格納するように前 記ロード制御回路を動作させるステップと、 ｂ）前記検査パターンを実行するパターンと、 を含む方法。 １６．請求項８記載の自動検査機器を用いて半導体構成要素を製造する方法であ って、 ａ）前記順次アクセス・メモリに、検査パターンをロードするように前記ロー ド制御回路を動作させるステップと、 ｂ）前記検査パターンを実行するステップと、 を含む方法。