JP2000509902A - ドーパント拡散に対抗するために、発生した格子間原子勾配を用いる接合深さおよびチャネル長さの制御 - Google Patents

ドーパント拡散に対抗するために、発生した格子間原子勾配を用いる接合深さおよびチャネル長さの制御

Info

Publication number
JP2000509902A
JP2000509902A JP9539919A JP53991997A JP2000509902A JP 2000509902 A JP2000509902 A JP 2000509902A JP 9539919 A JP9539919 A JP 9539919A JP 53991997 A JP53991997 A JP 53991997A JP 2000509902 A JP2000509902 A JP 2000509902A
Authority
JP
Japan
Prior art keywords
substrate
region
dopant
implanted
depth
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP9539919A
Other languages
English (en)
Other versions
JP4139907B2 (ja
Inventor
ブイノスキー，マシュー・エス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JP2000509902A publication Critical patent/JP2000509902A/ja
Application granted granted Critical
Publication of JP4139907B2 publication Critical patent/JP4139907B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2658—Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7836—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a significant overlap between the lightly doped extension and the gate electrode

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • High Energy & Nuclear Physics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thyristors (AREA)

Abstract

(57)【要約】 改良された製造プロセスと、後の高温処理の間に注入ドーパントの拡散を減速するためのプロセスによって作られる改良された装置とが提供される。電気的に不活性な種の層（６２）が活性ドーパント層（５２、７０）の十分下に注入され、電気的に不活性な種の層からの損傷による余分な格子間原子がドーパント拡散に対抗する減速勾配を形成する。このプロセスを用いると、浅いソース−ドレイン接合部（７６）を達成でき、ゲート（５５）の下のＬＤＤ注入物（５２）の横方向の伸縮を最小にすることができる。

Description

【発明の詳細な説明】 ドーパント拡散に対抗するために、発生した格子間原子勾配を用いる 接合深さおよびチャネル長さの制御技術分野 この発明は、浅い注入領域を形成し、かつ集積回路におけるドーパント拡散を 抑制するためのプロセスに関する。背景技術 集積回路がより小型かつ高速になるにつれ、ＭＯＳデバイスはますます短いチ ャネルおよび浅い接合深さを必要とするように発展してきた。これによって、ソ ース領域、ドレイン領域、および軽くドープされたドレイン（ＬＤＤ）領域を形 成するためにドーパントのイオン注入を行なうことを含む、これらの構造のプロ セスにおいて課題が与えられる。 イオンはターゲットへと高エネルギビームで導かれることによって注入される 。イオンはターゲットへの距離だけ浸透し、その距離はイオン質量、イオンエネ ルギ、ターゲットの材料およびターゲットの配向のような要因によって決定され る。イオンは、２つのタイプの一連の衝突または散乱事象、すなわち、ターゲッ ト材料の中枢となる電子および核との衝突またはそれからの散乱と、ターゲット 材料の外部電子とのクーロン相互作用とによって、ターゲット内で減速させられ る。ターゲットにおけるその軌跡に沿ういずれかの点でのイオンのエネルギがＥ によって与えられれば、核衝突によるエネルギ損失は核阻止と呼ばれる単位長さ 当りのエネルギ損失Ｓn（Ｅ）によって特徴付けられる。ターゲットの外部の電 子との相互作用によるエネルギ損失は電子阻止と呼ばれる単位長さ当りのエネル ギ損失Ｓe（Ｅ）によって特徴付けられる。単位長さ当りの総エネルギ損失率は Ｓn（Ｅ）およびＳe（Ｅ）の和によって与えられる。 核阻止能Ｓn（Ｅ）を計算するための広く用いられる散乱モデルは変形トーマ スーフェルミのスクリーニングされた原子散乱ポテンシャルを利用する。このモ デルに基づき、核阻止は低エネルギで線形的に増大し、ある中程度のエネルギで 最大に達し、高エネルギで低減する。核阻止は注入されたイオンの質量で増大す る。ターゲットの外部電子からの非弾性散乱による電子阻止は粘性のある媒体に 例し、ｋeはイオンおよびターゲット材料に軽く依存する定数である。 イオンエネルギが低いと核阻止が支配し、それより上では電子散乱が支配的と なるしきい値エネルギがある。クロスオーバーエネルギはイオン質量に依存し、 より重いイオンに対して高くなる。たとえばボロンでは、Ｓe（Ｅ）はほぼ１０ ｋｅＶよりも大きいイオンエネルギのための有力なエネルギ損失機構である。 注入されたイオンの理論上の分布はガウス形であり、投射範囲(projected ran ge)Ｒpと呼ばれる深さでピークを有するであろう。実際の分布は、注入の間に起 こるチャネリング効果と注入後のドーパント拡散とによって理想から逸脱する。 注入の間のチャネリングは高エネルギイオンが単結晶基板においてチャネルに 対応する方向に移動する際に生じる。単結晶格子内のチャネルは、イオンがいか なるターゲット核とも遭遇しない方向に整列させられる。イオンは格子のこのよ うな開いたチャネルに沿ってチャネリングされるか向けられる。チャネルに沿っ て移動するそれらの注入されたイオンは主として電子阻止によって減速され、し たがって、チャネリングされないイオンよりも深く格子に浸透できる。チャネリ ングはターゲット内の格子に対する入射ビームの方向に過度に敏感である。これ を制御するのは困難であり、これは異常な注入プロファイルを引き起こしがちで ある。 注入には一般に電子的に「活性した」注入されたイオンの熱処理が続き、これ は基板にアクセプタまたはドナーの作用を与える。後の処理における他の熱処理 とともに、この熱処理もまた注入されたイオンの拡散を引き起こし、これはソー ス／ドレイン注入物のための接合深さを増大させるような逆効果を有し、それに よって装置の性能を劣化させる。拡散率は一般に用いられるドーパント、すなわ ち、ボロン、ヒ素およびリンに対して変化し、ボロンが最も高い拡散率を有する 。したがって、拡散効果はｐ型ドーパントとしてアクセプタのボロン原子を利用 するＰＭＯＳデバイスにおいて最も高くなる。 注入間および注入後のＭＯＳデバイスのプロセス時において、ボロンのような ドーパントの望ましくない位置決めおよび位置変化を阻止する方法を求めるため に多くの努力が行なわれてきた。位置変化を阻止するこれらの方法の多くは注入 に関連した損傷の影響を利用する。注入によって引き起こされる損傷の効果的な 使用のためには損傷プロファイルと損傷生成の物理的特性とについて理解が求め られる。 高エネルギの注入イオンとターゲットとの間の核衝突がターゲットに損傷を与 え得る。単結晶ターゲット基板では、この損傷は一般に結晶格子の場所からのシ リコン原子のずれからなる。ずれ事象が生じるためには、衝突によってシリコン 原子に与えられるエネルギがそれをその格子の場所からずらすために必要なエネ ルギであるＥdiよりも大きくなくてはならない。Ｓｉでは、この値は い格子の場所を生じ得る。空格子点には、格子間Ｓｉ原子と呼ばれる、格子の場 所間の位置を占有するＳｉ原子が伴い得る。この空格子点−格子間Ｓｉ原子の対 がフレンケル対として知られる点欠陥を形成する。注入イオンは、それらが運動 エネルギを与える領域において欠陥のある著しい不規則のゾーンを生じる。格子 は、ａ）本質的に結晶シリコンにおける孤立した点欠陥または欠陥集団、ｂ）さ もなければ結晶層における局所的アモルファスゾーン、またはｃ）完全なアモル ファス化という、いくつかの損傷程度を示し得る。アモルファス領域は結晶周期 性に欠く領域として定義され、単位体積当りのずれた原子の密度が半導体の原子 密度に近づく領域として説明され得る。 電子散乱事象のみが生じる場合、ずれを引き起こすにはＳｉ原子へのエネルギ 移転が不十分であり、したがって、核阻止が顕著になる点にイオンエネルギが低 下するまで広い範囲の損傷が起こり始めない。イオンエネルギがさらにＥdiより 下に低下すると、ずれによる損傷が停止する。したがって、Ｓｉにおけるひどく 損傷された領域はドーパント注入領域よりも幾分浅く位置決めされる。対応のド ーパント分布に対する損傷プロファイルのグラフが以下により十分に説明される ように図２に示される。 結晶シリコン格子を介するドーパントイオンの拡散は拡散の基本的な微分方程 式に従う。有限体積のマトリクス物質に注入濃度勾配ｄＣ／ｄｘが存在すれば、 勾配が小さくなるように注入材料が移動する傾向がある。この流れが十分に長い 時間持続すれば、材料は均質的になり、物質の正味の流れが終わる。フィックの 第１法則によると、 J=-D[dC(x,t)]/dx であり、ここで、Ｊは所与の面における物質の流れであり、Ｄは特定の温度で特 定のホスト媒体へと拡散している材料に対する拡散定数である。フィックの第１ 法則が時間とともに小さくなる濃度勾配を含むように変形され、ドーパントの薄 層を初期条件と仮定すると、ある期間の特定の温度での熱アニールの後のドーパ ント濃度がガウス分布によって近似される。 集積回路の製造の際にドーパントとして用いられるイオンのボロン、ヒ素、リ ンおよびアンチモンは皆、シリコン格子における格子点に位置する置換不純物で ある。最近のモデルによると、多くのイオン種にとって、格子における空格子点 間の拡散が空格子点濃度とシリコン格子間原子の濃度、すなわちその格子の場所 からずれたＳｉ原子の濃度とによって制御される。これらの拡散機構は単結晶シ リコンで起こる。それらは、多結晶またはアモルファスシリコンで生じるさまざ まな拡散機構とは区別されるべきである。単結晶の場合、置換不純物の拡散定数 Ｄは以下のように表わすことができる。 Ｄ＝Ｄ1＋Ｄv ここで、Ｄ1およびＤvは拡散係数の格子間原子および空格子点成分である。Ｄ1 およびＤvの相対的値は種々のイオンで変化する。ドーパントのボロン、インジ ウムおよびリンは、エス・クラウダー（S．Crowder）が博士論文「スタンフォー ド・ユニバーシティ」（“Stanford University”）、１９９５、ｐｐ４１−４ ３において説明する、図３に示すような格子間原子機構または侵入欠陥機構(int erstitial or interstitialcy mechanisms)を主として介して拡散すると考えら れる。したがって、これらのドーパントの拡散率は主としてＳｉ格子間原子濃度 によって制御される。アンチモンの拡散は、イオンが格子間の空間を介して移動 することを物理的に防ぐその大きなサイズのために主として空格子点によって制 御される。これはしたがってある空格子点から隣接する空格子点へと跳躍するゆ っくりとしたプロセスによって拡散する。ヒ素のようないくつかのイオンは 格子間原子機構および空格子点機構の両方によって移動できる。空格子点はほと んど注入の間に点欠陥が生じることによってのみ引き起こされるが、シリコン格 子間原子もまたアニールの開始時におけるキックアウト効果によって引き起こさ れ得る。この場合、ドーパントイオンが置換物となるようにＳｉ原子を追い出し （キックアウト）、シリコン原子が余分な格子間原子となる。＋１モデルとして 知られるこの機構に基づく格子間原子プロファイルのモデルがエム・ジャイルズ （M．Giles）の“J．Electrochem Soc”、１３８、１１６０（１９９１）によっ て説明される。 ボロンのような、注入ドーパント分布の近辺にある余分なシリコン格子間原子 の存在によって過渡増速拡散（ＴＥＤ）として知られる効果が生じる。この効果 は、負の勾配の「下り」方向においてドーパント拡散速度を大幅に高める余分な 格子間原子の濃度プロファイルの勾配によって特徴付けられる。この効果の持続 時間は短く、８００℃もの低い温度ではわずか数分しか持続せず、より高い温度 では数秒のみであり、これは余分な格子間原子が再結合するか他の方法でドーパ ントの近辺から取除かれるまでである。しかしながら、この短い期間の間にドー パントの有効拡散率は１０，０００倍よりも大きく高められ得る。損傷ピークが ドーパントピークよりわずかに浅く位置決めされるので、増速された拡散はドー パントをシリコンへとより深く移動させる傾向がある。結果として、注入プロセ スによって生じる損傷によるドーパント原子の移動が最終的な接合深さおよびプ ロファイル形状の主な決定要因となる。 電子的に不活性な種を注入することによって損傷された領域を意図的に作るこ とがドーパントの望ましくない位置決めまたは移動を減速するために利用されて きた。ケース（kase）らは米国特許#５，１４５，７９４（１９９２）において 注入時にチャネリングを減速する方法を説明している。この方法によると、アル ゴンが部分的に結晶である不規則なシリコン層を作るために予め注入され、その 後ボロンが不規則領域に直接注入される。この方法を用いると、ボロンのチャネ リングがかなり避けられる。シリコンの損傷は後のアニールによって修復するこ とができる。 同様の方法が注入後のアニール時にドーパント拡散を減速するために提案され ている。ミルグラム（Milgram）らは、“Appl．Phy．Lett．４２，８７８”（１ ９８３）において、アモルファス層を作るのに十分なアルゴン用量を予め注入し 、次にボロンをアモルファス領域へと注入することを説明している。注入された アルゴンは９００℃までの温度での注入後のアニールの間においてシリコン内の ボロン拡散を低減させる。この著者は混入されたアルゴン原子によってボロン原 子が捕捉されると結論付けている。アモルファス層を作ることによってドーパン ト拡散を減速すると、それによってシリコン結晶内にもたらされる欠陥が後のア ニールによって完全には除去されず、部分的に維持され、半導体デバイスの特性 を劣化させるために問題が生じることがわかる。アモルファス化を起こさずに単 結晶シリコンにおいてドーパント拡散を抑制する方法がしたがって必要である。発明の開示 発明者は、結晶シリコンにおけるドーパント拡散を抑制するために注入損傷に よって引き起こされる格子間原子勾配を利用し、それによって、浅い注入接合部 を維持し、ＭＯＳ構造のゲートの下のドーパントの横方向への広がりを抑制させ るためのプロセスを与えた。 この発明に従うと、結晶シリコンにおける注入ドーパント原子の領域の後の拡 散を減速させ、それによって電気的に不活性な種がドーパント注入物より十分下 に注入されるようにするために、集積回路プロセスおよびこのプロセスを利用し て形成される生成物が提供される。 この発明の１つの局面は、ＭＯＳデバイスのための浅いソース／ドレイン領域 接合部を与えるための改良されたプロセスである。 この発明の別の局面は、結晶シリコンへと注入されたドーパント原子の、後の 高温処理サイクル時の拡散を減速させるためのプロセスである。 この発明のさらなる局面は、シリコンにおいてアモルファス層を形成させない 、結晶シリコンに注入されたドーパント原子の領域の後の拡散を減速させるため のプロセスである。 この発明のさらなる局面は、ゲートの下のＬＤＤ領域の横方向の広がりを減速 させる、ＭＯＳデバイスにおける注入された軽くドープされたドレイン（ＬＤ Ｄ）構造を形成するためのプロセスである。 この発明のさらなる局面は、このプロセスを用いて形成され、浅いソース／ド レイン接合部を有し、ゲート下のＬＤＤ注入物の横方向の拡散が低下させられた ＭＯＳデバイスである。図面の簡単な説明 図１は、さまざまな温度でアニールした後の単結晶シリコンにおける注入ボロ ンプロファイルのグラフである。 図２は、さまざまなエネルギでのボロン注入から生じる計算された損傷プロフ ァイルのグラフである。 図３は、ボロン拡散機構の概略図である。 図４は、この発明を利用する二重注入のための注入イオンプロファイルおよび 損傷プロファイルのグラフである。 図５は、この発明の好ましい実施例のプロセスのフローである。 図６ａは、ＬＤＤ注入物を有する先行技術のＭＯＳ構造の概略断面図である。 図６ｂは、この発明を利用するＬＤＤ注入物および減速注入物を有するＭＯＳ 構造の概略断面図である。 図７は、さまざまなエネルギのＬＤＤおよびソース／ドレイン注入物ならびに 減速注入物を有するＭＯＳ構造の断面図である。発明を実施するための形態 この発明に従うと、半導体をドープするためにイオン注入を用いる集積回路製 造プロセスにおいて、半導体のより深くへの注入物の拡散を減速させるために電 気的に不活性な種がドーパント注入物より十分下に注入される。 図１は、単結晶シリコンにおけるボロンドーパント原子の一般的な周知の注入 時のプロファイルと、７００℃から１１００℃にわたる温度で３５分間炉でアニ ールした後のプロファイルとを示す。アニールサイクル時に生じる拡散はドーパ ントプロファイルを広め、前端を基板のより深くへと移動させ、ＭＯＳ装置の性 能における上述の問題を引き起こす。 図２は、１０ＫｅＶから１０００ＫｅＶにわたるエネルギでのボロン注入によ って生じる、周知の計算された損傷密度プロファイルを示す。サンプルへの深さ Ｘは注入されたイオン自体の投射範囲Ｒpによって正規化される。計算された損 傷密度プロファイルの形状は理想的な注入時のボロンプロファイルと類似してい るが、ピーク位置はドーパントのピーク位置よりも浅い深さにある。注入物のエ ネルギがより高いと、損傷ピークがドーパントピークとよりぴったりと一致する 。 図３は、格子間原子機構、侵入欠陥機構および空格子点機構による、シリコン 格子を介するドーパントの移動のモデルを示す。格子間原子キックアウトでは、 シリコン格子４の格子場所での置換ドーパント原子２がシリコン格子間原子６に よって「追い出され」、その後ドーパント原子２は、別の空の場所に遭遇するか それ自体が原子をその占有場所から追い出すまで格子間領域１０を介して格子場 所８の間を移動する。侵入欠陥機構の概略図はシリコン原子１５とともにシリコ ン格子場所１４を二重に占有するシリコン格子間原子１２を示す。格子間原子１ ２は次に移動して格子場所１６をドーパント原子１８とともに二重に占有し、こ れは次に移動してシリコン原子２２とともに格子場所２０を二重に占有する。ボ ロン、インジウムおよびリンのための支配的な拡散機構であるこれらの格子間原 子機構および侵入欠陥機構は、ドーパント原子２４が格子場所２６のみから隣接 する空格子点２８へと移動し、空格子点２９を残す、空格子間機構よりもはるか に速い拡散速度を与える。 図４を参照すると、この発明のプロセスを利用する二重注入物構造のための濃 度プロファイルが示される。この構造は、深さｄ1で濃度ピーク３０を有するド ーパント種、たとえばボロンと、ｄ1よりもずっと下の深さｄ2で濃度ピーク３２ を有する電気的に不活性な種、たとえばアルゴンとを含む。ドーパント種の注入 からの損傷はドーパントピーク３０の深さｄ1よりもわずかに浅い深さｄ3でシリ コン格子間原子ピーク３４を生じる。同様に、電気的に不活性な種の注入からの 損傷がピーク３２の深さｄ2よりもわずかに浅いがドーパントピーク３０の深さ ｄ1よりも深い深さｄ4でシリコン格子間原子ピーク３６を生じる。深くなる方向 が負である格子間原子勾配３８は格子間原子ピーク３４と関連付けられ、後のア ニール時にシリコンへのドーパントの過渡増速拡散を引き起こす。これはドーパ ント注入物がソース／ドレインまたはＬＤＤ注入物であれば接合深さを増大させ るであろう。しかしながら、電気的に不活性な種の注入からの格子間原子ピーク ３６と関連付けられた格子間原子勾配４０の負または「下り」方向は表面に向か っている。したがって、勾配４０は後のアニール時のシリコンのより深くへのド ーパント拡散に対抗するであろう。勾配３８は「加速勾配」(accelerating grad ient)と呼ばれ、勾配４０は「減速勾配」(retarding gradient)と呼ばれる。減 速効果を達成するために、ピーク３２は格子間原子勾配４０が減速されるべきド ーパント原子よりも深いようにドーパントピーク３０よりも十分深く位置決めさ れる。電気的に不活性な種の注入、したがって「減速注入物」の形成はドーパン ト種の注入に先行しても従ってもよい。 図５を参照すると、図７に示すようにポリシリコンゲートを備えるＰＭＯＳト ランジスタのソース／ドレインおよびＬＤＤ注入物に適用されるようなこの発明 の好ましい実施例のためのプロセスのフローが示される。ステップ４２において 、表面にゲート酸化物が成長し、その上にポリシリコンゲートを有するシリコン 基板が設けられる。ステップ４４において、注入物マスクとして役立つポリシリ コンゲートと、ポリシリコンによって覆われていない領域において基板に浸透す る注入ドーパント種とでの標準的な方法を用いてボロンＬＤＤ構造の注入が行な われる。ステップ４４の注入のための一般的な用量は注入されるボロンを含む種 としてＢＦ2 +イオンを用いて４−５Ｅ１３／ｃｍ2、２５−３５ＫｅＶのエネル ギである。ステップ４６において、今回は１Ｅ１３から１Ｅ１４の用量範囲のア ルゴンでさらなる注入が行なわれ、ポリシリコンゲートは注入物マスクとして役 立ち、一般に３００ＫｅＶから４００ＫｅＶの範囲である注入エネルギが、結果 として生じる不活性アルゴン濃度ピークがＬＤＤ注入物（図６ｂ、６２）より十 分下に位置決めされるように選択される。ステップ４８において、１０００−１ ５００オングストロームの幅のゲートサイドウォールスペーサが一般に標準的蒸 着およびエッチバック技術を用いて形成される（図７、７２）。サイドウォール スペーサは必ずしも必要とされないので、このステップは任意であり得る。ステ ップ５０において、ソース／ドレイン構造の注入が標準的な方法を用いて行なわ れ、ポリシリコンゲート（およびサイドウォールスペーサ）が注入物マスクとし て役立 つ。一般的なソース／ドレイン注入パラメータは５０−１００ＫｅＶのエネルギ と１Ｅ１５から５Ｅ１５の用量の範囲とである。標準的な高速熱アニールステッ プがこのプロセスの間に実施されてもよい。これらは一般に３０から６０秒間に ９８０−１０５０℃の範囲である。 先行技術の図６ａを参照すると、たとえばボロンの注入物５２を備えたＬＤＤ 領域が接合部５４、５９を介在させて表面５１を有するシリコン基板５３内に示 される。端縁５５’を有するポリシリコンゲート５５はゲート酸化物５６の上で あり、注入物５２のためのマスクとして役立つ。注入されたイオンはポリシリコ ン５５によって覆われていない領域５７を介して基板へと浸透する。注入時の側 部への散乱によって、ＬＤＤ注入物がゲート５５の下を横方向の距離５８だけ横 方向の接合部５９まで横方向に延びる。縦方向にずらされた深さ６４’の接合部 ５４と横方向の接合部５９がともにＬＤＤ注入物の「前端」を構成する。チャネ ル６０が注入物５２間に配置される。この発明を利用しなければ、アニールが注 入物５２の拡散を引き起こし、矢印６１の方向へのドーパント原子の移動を生じ 、接合部５４を深くさせ、チャネル６０を短くさせる。 図６ｂを参照すると、この発明に従って、電気的に不活性な種、たとえばアル ゴンの付加的な減速注入物６２が、不活性注入物６２と基板５３との間の境界部 を形成する後端部６３で、ＬＤＤ注入物接合部５４の深さ６４’よりも十分下の 縦方向の深さ６４に位置決めされる。ポリシリコンゲート５５は減速注入物６２ のためのマスクとして役立ち、注入されたイオンはポリシリコン５５によって覆 われていない領域６５を介して基板へと浸透する。側部への散乱によって、注入 物６２の横方向の後端部６７がＬＤＤ活性種注入物の端縁５９の横方向の距離５ ８よりも大きい横方向の距離６８だけゲート５５の下に延び、それによって端縁 部６７は第２の境界部を形成する。この場合、横方向のドーパントおよび損傷プ ロファイルは上述のような基板へと縦方向に延びるものと等価である。しかしな がら、ゲートのさらに下の減速注入物の存在がチャネル領域６０へのＬＤＤ活性 種注入物の横方向の拡散を防ぎ、それによって所与のゲート寸法に対して短チャ ネル効果を減少させ、また基板への活性種の縦方向の拡散を防ぐ。 ＬＤＤ領域５２、サイドウォールスペーサ７２、およびソース／ドレイン構造 を示す図７を参照すると、ＬＤＤ注入物５２はゲート５５の下を距離５８’だけ 接合部５９まで延びる。ソース／ドレイン注入物７０はポリシリコンゲート５５ およびサイドウォールスペーサ７２によってマスキングされ、横方向に延びて接 合部７４を形成する。ソース／ドレインの縦方向にずらされた接合部７６はＬＤ Ｄ接合部５４よりも深いが、ソース／ドレインの横方向の接合部７４はＬＤＤの 横方向の接合部５９ほどゲート５５の下を遠くは延びない。異なった注入エネル ギを有する電気的に不活性な減速注入物７８、６２が示される。より低いエネル ギの注入物７８はソース／ドレイン接合部７６およびＬＤＤ接合部５４よりも深 く延びる。しかしながら、その横方向の端縁８０はＬＤＤ注入物の接合部５９と ソース／ドレイン注入物の接合部７４との間である。したがって、注入物７８が ソース／ドレイン注入物７０の横方向の拡散を減速するが、これはＬＤＤ注入物 ５２の横方向の広がりを高め、加速させるであろう。より高いエネルギの減速注 入物６２がソース／ドレイン接合部７６およびＬＤＤ接合部５４よりも深く（６ ３）位置決めされる。さらに、その横方向の端縁６７はＬＤＤ注入物の接合部５ ９とソース／ドレイン注入物の接合部７４とよりもゲート５５のさらに下に延び る。注入物６２はソース／ドレイン注入物の縦および横の拡散を減速させるであ ろう。減速注入物の最適のエネルギはＬＤＤ注入物のエネルギおよび用量、ソー ス／ドレインのエネルギおよび用量、サイドウォールスペーサの幅、ならびに注 入後の熱サイクルの温度および持続時間に依存する。たとえば、ＬＤＤスペーサ 酸化物の幅がほぼ１３００オングストロームであり、Ｎ+注入物が８０ＫｅＶで 注入されたＡｓ+であり、ＮＬＤＤ注入物が２５ＫｅＶで注入されたリンであり 、約４５分間９００℃でベークされる場合、減速注入物６２は３０００オングス トロームで（縦ではなく、ゲートの下で横に測定される）そのＲpに達するため に３００ＫｅＶから４００ＫｅＶの範囲で選択されるエネルギで注入され、結果 として生じる格子間原子のピークは２４００オングストロームである。産業上の利用性 この発明を利用すると、高温アニール後処理時のドーパント拡散が対抗する格 子間原子勾配によって減速させられる。過渡的な性質ではあるが、この効果は最 終的なドーパントプロファイルに大きな影響を与えると予期される。なぜなら、 これは減速注入物からの損傷によって起きる過渡増速拡散の重要な期間の間に生 じるためである。この発明の結果として、ソース−ドレイン接合部の拡散はより 少なくなり、したがってより浅くとどまり、チャネル領域へのＬＤＤ注入物の横 方向の広がりが低減される。このプロセスは減速注入物の用量が１Ｅ１３から１ Ｅ１４の範囲であるに過ぎないのでアモルファス層を形成させず、したがって注 入物損傷は後のアニールステップによって修復される。このプロセスは標準的な ＭＯＳ製造プロセスのフローへと容易に組入れられる。 説明されたようなこの発明はボロンのＬＤＤおよびソース／ドレイン注入とア ルゴンの減速注入とをＬＤＤ注入に続いて利用するが、このとおりのプロセスが 従うのは不可欠ではない。たとえば、減速注入がＬＤＤ注入の前にゲートをマス クとして用いて行なわれてもよく、または、ソース／ドレイン注入の前または後 にサイドウォールスペーサが形成された後に行なわれてもよい。この場合、ＬＤ Ｄ注入物の横端縁よりもゲートのさらに下に減速注入物の横端縁を位置付けるた めにより高い減速注入エネルギが必要とされるであろう。また、たとえば、この 発明はヒ素またはリンのＬＤＤおよびソース／ドレイン注入物拡散を減速させる のにも効果的であろう。さらに、減速注入物はどのような電気的に不活性な種を 含んでもよく、好ましくは比較的原子質量の小さいものを含む。この発明の範疇 は請求の範囲に照らして解釈されるべきである。
【手続補正書】特許法第１８４条の８第１項 【提出日】平成１０年５月１１日（１９９８．５．１１） 【補正内容】 明細書 ドーパント拡散に対抗するために、発生した格子間原子勾配を用いる 接合深さおよびチャネル長さの制御技術分野 この発明は、浅い注入領域を形成し、かつ集積回路におけるドーパント拡散を 抑制するためのプロセスに関する。背景技術 ＷＯ８５／００６９４は、浅い接合部の半導体装置を形成するためのプロセス を開示する。このプロセスは、さまざまな用量およびエネルギで、半導体本体の 領域へと中性種を注入することを含む。その後、活性種がこの構造にもたらされ 、後に標準的な活性化アニールが行なわれる。中性種の注入に用いられる記載の 用量によって、アモルファスシリコンが形成される。 ＦＲ−Ａ−２ ５７８ ０９６は、不活性イオンの注入と活性ドーパントイオ ンの注入との両方が行なわれる、ＭＯＳトランジスタを形成するプロセスを開示 する。 集積回路がより小型かつ高速になるにつれ、ＭＯＳデバイスはますます短いチ ャネルおよび浅い接合深さを必要とするように発展してきた。これによって、ソ ース領域、ドレイン領域、および軽くドープされたドレイン（ＬＤＤ）領域を形 成するためにドーパントのイオン注入を行なうことを含む、これらの構造のプロ セスにおいて課題が与えられる。 イオンはターゲットへと高エネルギビームで導かれることによって注入される 。イオンはターゲットへの距離だけ浸透し、その距離はイオン質量、イオンエネ ルギ、ターゲットの材料およびターゲットの配向のような要因によって決定され る。イオンは、２つのタイプの一連の衝突または散乱事象、すなわち、ターゲッ ト材料の中枢となる電子および核との衝突またはそれからの散乱と、ターゲット 材料の外部電子とのクーロン相互作用とによって、ターゲット内で減速させられ る。ターゲットにおけるその軌跡に沿ういずれかの点でのイオンのエネルギがＥ によって与えられれば、核衝突によるエネルギ損失は核阻止と呼ばれる単位長さ 当り のエネルギ損失Ｓn（Ｅ）によって特徴付けられる。ターゲットの外部の電子と の相互作用によるエネルギ損失は電子阻止と呼ばれる単位長さ当りのエネルギ損 失Ｓe（Ｅ）によって特徴付けられる。単位長さ当りの総エネルギ損失率はＳn（ Ｅ）およびＳe（Ｅ）の和によって与えられる。 核阻止能Ｓn（Ｅ）を計算するための広く用いられる散乱モデルは変形トーマ スーフェルミのスクリーニングされた原子散乱ポテンシャルを利用する。このモ デルに基づき、核阻止は低エネルギで線形的に増大し、ある中程度のエネルギで 最大に達し、高エネルギで低減する。核阻止は注入されたイオンの質量で増大す 請求の範囲 １．半導体基板（５３）の高温処理の間に活性ドーパントにおける位置変化を低 減するためのイオン注入方法であって、前記基板は前記基板上にマスキングパタ ーンを設けられ、前記マスキングされた基板は前記基板への第１の深さでピーク ドーパント濃度（３０）を有するように第１の用量の活性ドーパントを注入され 、 高エネルギイオンで前記マスキングされた基板（５３）に衝撃を与えて、前記 基板への第２の深さでピーク濃度（３２）を有するように第２の用量の電気的に 不活性なイオン種を注入するステップを含み、前記第２の深さは好ましくは前記 第１の深さよりも５００−１０００オングストローム（５００−１０００×１０-10 ｍ）大きく、前記第２の用量は前記基板におけるアモルファス層の形成を避 けるのに十分なほど少なく、さらに、 前記基板をアニールするステップを含むことを特徴とする、イオン注入方法。 ２．結晶シリコンをドープするためにイオン注入を用いる集積回路製造プロセス であって、 第１および第２のパターン表面部を有するマスキングパターンを上に備えるよ うに、表面（５１）を有する単結晶シリコン基板（５３）を設けるステップを含 み、前記第１のパターン表面部は端縁（５５’）を有し、前記第１および第２の パターン表面部は異なったイオン透過特性を有し、さらに、 第１の用量の活性ドーパントイオンを第１のイオンエネルギで前記基板へと前 記第１の表面部（６５）を介して注入して、前記基板において第１の注入ドーパ ント領域（５２）を形成するステップを含み、前記第１の注入ドーパント領域は 前記活性ドーパントのドーパント濃度ピークを有し、前記第１の領域はさらに前 記第１の領域と前記基板との間に第１の接合部を形成する第１の前端（５４、５ ９）を有し、前記第１の接合部は、前記第１の表面部より下の第１の深さ（６４ ’）で第１の接合部分（５４）を有し、前記第１の表面パターン部の前記端縁か ら前記シリコン表面に沿って測定される第１の横方向の距離（５８）で前記基板 の前記表面と交差するように後方に湾曲する(curve back)第２の接合部分（５９ ）を有し、さらに、 第２の用量の電気的に不活性なイオン種を第２のイオンエネルギで前記基板へ と前記第１の表面部を介して注入して、前記基板において結晶注入領域（６２） を形成するステップを含み、前記結晶注入領域は電気的に不活性な種の濃度ピー クをそこに有し、前記結晶注入領域はまた後端（６３、６７）を有し、前記後端 は前記結晶注入領域と前記基板との間に境界を形成し、前記境界は、前記第１の 表面部より下の第２の深さ（６４）で第１の境界部（６３）を有し、前記第１の 表面パターン部の前記端縁から前記シリコン表面に沿って測定される第２の横方 向の距離（６８）で前記基板の前記表面に交差するように後方に湾曲する第２の 境界部（６７）を有し、前記第２の深さは前記第１の深さよりも大きく、前記第 ２の横方向の距離は前記第１の横方向の距離よりも大きく、前記第２の用量は基 板におけるアモルファス層の形成を避けるのに十分なほど少なく、さらに、 前記活性ドーパントを活性化させ、結晶損傷をアニールするのに十分に高い温 度で前記結晶シリコンを加熱するステップを含み、それによって、前記結晶基板 への前記活性ドーパントの縦および横の移動が前記非活性イオン種の注入により 減速される、集積回路製造プロセス。 ３．前記シリコン基板を設けるステップはその上にゲート酸化物を設けるステッ プを含み、前記第２のパターン表面部は前記ゲート酸化物の上方に導電ゲートを 含む、請求項２に記載のプロセス。 ４．前記第１のイオンエネルギは２５ＫｅＶから１００ＫｅＶの範囲であり、前 記第２のイオンエネルギは１００ＫｅＶから４００ＫｅＶの範囲である、クレー ム２またはクレーム３に記載のプロセス。 ５．後の高温処理の間に注入されたドーパントの拡散を減速させるための集積回 路ＭＯＳ製造プロセスであって、前記プロセスは請求項２に記載のプロセスを用 い、 ゲート酸化物（５６）を上に備えるように、表面（５１）を有する単結晶シリ コン基板（５３）を設けるステップを含み、前記表面は端縁（５５’）を備えた ゲート電極（５５）を上に有し、前記表面は前記ゲート電極によって覆われない 第１の表面部（６５）を有し、さらに、 第１の用量のドーパントイオンを第１のイオンエネルギで前記基板へと前記第 １の表面部を介して注入して、前記基板において第１の注入ドーパント領域（５ ２）を形成するステップを含み、前記第１の注入ドーパント領域は第１のドーパ ント濃度ピークをそこに有し、前記第１の注入ドーパント領域と前記基板との間 に第１の接合部を形成する第１の前端（５４、５９）を有し、前記第１の接合部 は、前記第１の表面部より下の第１の深さ（６４’）で第１の接合部分（５４） を有し、前記第１の表面部の前記端縁から前記シリコン表面に沿って測定される 第１の横方向の距離（５８）で前記基板の前記表面と交差するように後方に湾曲 する第２の接合部分（５９）を有し、さらに、 前記ゲート端縁と当接する絶縁サイドウォールスペーサ（７２）を形成するス テップを含み、前記スペーサは幅（７４’）を有し、前記表面の第２の部分を付 加的に覆い、前記表面は前記ゲートまたは前記サイドウォールスペーサによって 覆われない第３の部分を有し、さらに、 第３の用量のドーパントイオンを第３のイオンエネルギで前記基板へと前記第 ３の表面部を介して注入して、前記基板において第２の注入ドーパント領域（７ ０）を形成するステップを含み、前記第２の注入ドーパント領域は第２のドーパ ント濃度ピークをそこに有し、前記第２の注入ドーパント領域と前記基板との間 に第２の接合部を形成する第２の前端（７４、７６）を有し、前記第２の接合部 は、前記表面より下の第３の深さ（７６’）で第１の接合部分（７６）を有し、 前記基板の前記表面に沿って測定される第２の横方向の距離（７４’）だけ前記 サイドウォールスペーサの下に延びた後に前記シリコン基板の前記表面に向かっ て後方に湾曲し、それと交差する第２の接合部分（７４）を有し、前記第２の横 方向の距離は前記サイドウォールスペーサの幅と前記第１の横方向の距離との和 よりも小さく、さらに、 前記サイドウォールスペーサを形成する前記ステップに続き、第３の用量のド ーパントイオンを注入する前記ステップの前または後に、第２の用量の電気的に 不活性なイオンを第２のイオンエネルギで前記基板へと前記第３の表面部を介し て注入して、前記基板において結晶注入領域（６２）を形成するステップを含み 、前記結晶注入領域は電気的に不活性な種の濃度ピークをそこに有し、後端（６ ７、６３）を有し、前記後端は前記注入領域と前記基板との間に境界を形成し、 前記境界は、前記シリコン基板の前記表面より下の前記第２の深さ（６４）で第 １の 境界部を有し、前記ゲート端縁から前記基板の前記表面に沿って測定される第３ の横方向の距離（６８）で前記ゲートの下の前記基板の前記表面に向かって後方 に湾曲し、かつそれと交差する第２の境界部（６７）とを有し、前記第２の深さ （６４）は前記第１の深さ（６４’）および前記第３の深さ（７６’）の両方よ りも大きく、前記第３の横方向の距離は前記第１の横方向の距離よりも大きい、 集積回路ＭＯＳ製造プロセス。 ６．前記電気的に不活性な種の前記濃度ピークは前記第１の領域の前記ドーパン ト濃度ピークから５００オングストロームから１０００オングストローム（５０ ０−１０００×１０-10ｍ）の範囲の距離であり、 前記ドーパントイオン種はボロン、ヒ素およびリンからなるグループから選択 され、 前記電気的に不活性なイオンはアルゴンを含む、請求項２から５のいずれか１ つに記載のプロセス。 ７．前記第１のイオンエネルギは１０ＫｅＶから５０ＫｅＶの範囲であり、前記 第１のイオン用量は１Ｅ１３から５Ｅ１３の範囲であり、前記第３のイオンエネ ルギは５０ＫｅＶから１００ＫｅＶの範囲であり、前記第３のイオン用量はＩＥ １５から５Ｅ１５の範囲であり、前記第２のイオンエネルギは３００ＫｅＶから ４００ＫｅＶの範囲にあり、前記第２のイオン用量は１Ｅ１３から１Ｅ１４の範 囲であり、前記サイドウォールスペーサの幅は１０００オングストロームから１ ５００オングストローム（５００−１０００×１０-10ｍ）の範囲である、請求 項５、または請求項５に従属する場合は請求項６に記載のプロセス。 ８．シリコン基板（５３）の表面（５１）に隣接して形成される中間集積回路生 成物であって、 ゲート電極（５５）を含み、前記ゲート電極は前記シリコン基板表面（５１） の上方に取付けられ、 前記シリコン基板表面（５１）の、前記ゲート電極の下方でない部分は第１の 表面部（６５）であり、前記ゲート電極は前記第１の表面部の端縁をも規定する 端縁（５５’）を有し、さらに、 前記基板における第１の注入ドーパント領域（５２）を含み、前記第１の注入 ドーパント領域は活性ドーパント濃度ピークをそこに有し、前記第１の注入ドー パント領域はまた前記第１の注入ドーパント領域と前記基板との間に第１の接合 部を形成する第１の前端（５４、５９）を有し、前記第１の接合部は、前記第１ の表面部より下の第１の深さ（６４’）で第１の接合部分（５４）を有し、前記 第１の表面部の前記端縁（５５’）から前記シリコン表面に沿って測定される第 １の横方向の距離（５８）で前記基板の前記表面と交差するように後方に湾曲す る第２の接合部分（５９）を有し、さらに、 前記基板における結晶注入領域（６２）を含み、前記結晶注入領域は電気的に 不活性な種の濃度ピークをそこに有し、前記結晶注入領域は後端を有し、前記後 端（６３、６７）は前記結晶注入領域（６２）と前記基板（５３）との間に境界 を形成し、前記境界は、前記第１の表面部より下の第２の深さ（６４）で第１の 境界部（６３）を有し、前記第１の表面部の前記端縁（５５’）から前記シリコ ン表面に沿って測定される第２の横方向の距離（６８）で前記基板の前記表面と 交差するように後方に湾曲する第２の境界部（６７）を有し、前記第２の深さ（ ６４）は前記第１の深さ（６４’）よりも大きく、前記第２の横方向の距離（６ ８）は前記第１の横方向の距離（５８）よりも大きく、アモルファス層が前記基 板において形成されない、中間集積回路生成物。 ９．前記電気的に不活性な種の前記濃度ピークは前記第１の領域の前記ドーパン ト濃度ピークから５００オングストロームから１０００オングストローム（５０ ０−１０００×１０-10ｍ）の範囲の距離であり、 前記ドーパントイオン種はボロン、ヒ素およびリンからなるグループから選択 され、 前記電気的に不活性なイオンはアルゴンを含む、請求項８に記載の生成物。 １０．請求項８に記載のプロセスであって、前記生成物は導電ゲート、注入され たソース／ドレイン、および軽くドープされたドレイン領域を有するＭＯＳ構造 であり、さらに、 前記シリコン基板の前記表面上のゲート酸化物（５６）と、 サイドウォールスペーサ（７２）とを含み、前記サイドウォールスペーサは前 記ゲート端縁と当接し、前記スペーサは幅（７２’）を有し、前記シリコン基板 の前記表面の第２の部分を付加的に覆い、前記シリコン基板の前記表面の前記第 ２の部分は前記シリコン基板の前記表面の前記第１の基板部分の一部であり、さ らに、 前記サイドウォールスペーサの下に延びる第２の結晶注入ドーパント領域（７ ０）を含み、前記第２の注入ドーパント領域は第２のドーパント濃度ピークをそ こに有し、前記第２の注入ドーパント領域と前記基板との間に位置する第２の接 合部を形成する第２の前端（７６、７４）を有し、前記第２の接合部は前記表面 より下の第２の深さ（７６’）で第１の接合部分（７６）を有し、前記シリコン 基板の前記第１の表面に沿って測定される第２の横方向の距離（７４’）だけ前 記サイドウォールスペーサの下を延びた後に前記シリコン基板の前記表面に向か って後方に湾曲し、かつそれと交差する第２の接合部分（７４）を有し、前記第 ２の横方向の距離（７４’）は前記サイドウォールスペーサの幅（７２’）と前 記第１の横方向の距離（５８）との和よりも小さく、 前記結晶注入領域（６２）は前記ゲートおよび前記サイドウォールスペーサの 下に注入された電気的に不活性な種を含み、前記結晶注入領域は電気手に不活性 な種の濃度ピークをそこに有し、後端（６７、６３）を有し、前記後端は前記結 晶注入領域（６２）と前記基板１（５３）との間に境界を形成し、前記境界は前 記シリコン基板の前記表面より下の第２の深さ（６４）で第１の境界部（６３） を有し、前記ゲート端縁（５５’）から前記シリコン基板の前記表面に沿って測 定される第３の横方向の距離（６８）で前記ゲートの下の前記シリコン基板の前 記表面に向かって後方に湾曲し、かつそれと交差する第２の境界部（６８）を有 し、前記第３の深さ（６４）は前記第１の深さ（６４’）および前記第２の深さ （７６’）の両方よりも大きく、前記第３の横方向の距離（６８）は前記第１の 横方向の距離（５８）よりも大きい、請求項８に記載の中間集積回路生成物。 １１．前記電気的に不活性な種の前記濃度ピークは前記第１の領域の前記ドーパ ント濃度ピークから５００オングストロームから１０００オングストローム（５ ００−１０００×１０-10ｍ）の範囲の距離であり、 前記ドーパントイオン種はボロン、ヒ素およびリンからなるグループから選択 され、 前記電気的に不活性なイオンはアルゴンを含み、 前記第１のイオン用量は１Ｅ１３から５Ｅ１３の範囲であり、前記第３のイオ ン用量は１Ｅ１５から５Ｅ１５の範囲であり、前記第２のイオン用量は１Ｅ１３ から１Ｅ１４の範囲であり、前記サイドウォールスペーサの幅は１０００オング ストロームから１５００オングストローム（５００−１０００×１０-10ｍ）の 範囲である、請求項１０に記載の生成物。

Claims (1)

  1. 【特許請求の範囲】 １．半導体基板（５３）の高温処理の間に活性ドーパントにおける位置変化を低 減するためのイオン注入方法であって、前記基板は前記基板上にマスキングパタ ーンを設けられており、前記マスキングされた基板は前記基板への第１の深さで ピークドーパント濃度（３０）を有するように第１の用量の活性ドーパントを注 入されており、 その後、高エネルギイオンで前記マスキングされた基板（５３）に衝撃を与え て、前記基板への第２の深さでピーク濃度（３２）を有するように第２の用量の 電気的に不活性なイオン種を注入するステップを含み、前記第２の深さは前記第 １の深さよりも５００−１０００オングストローム大きく、前記第２の用量は前 記基板におけるアモルファス層の形成を避けるのに十分なほど少なく、さらに、 前記基板をアニールするステップを含むことを特徴とする、イオン注入方法。 ２．結晶シリコンをドープするためにイオン注入を用いる集積回路製造プロセス であって、 第１および第２のパターン表面部を有するマスキングパターンを上に備えるよ うに、表面（５１）を有する単結晶シリコン基板（５３）を設けるステップを含 み、前記第１のパターン表面部は端縁（５５’）を有し、前記第１および第２の パターン表面部は異なったイオン透過特性を有し、さらに、 第１の用量の活性ドーパントイオンを第１のイオンエネルギで前記基板へと前 記第１の表面部（６５）を介して注入して、前記基板において第１の結晶注入領 域（５２）を形成するステップを含み、前記第１の結晶注入領域は前記活性ドー パントのドーパント濃度ピークを有し、前記第１の領域はさらに前記第１の領域 と前記基板との間に第１の接合部を形成する第１の前端（５４、５９）を有し、 前記第１の接合部は、前記第１の表面部より下の第１の深さ（６４’）で第１の 接合部分（５４）を有し、前記第１の表面パターン部の前記端縁から前記シリコ ン表面に沿って測定される第１の横方向の距離（５８）で前記基板の前記表面と 交差するように後方に湾曲する(curve back)第２の接合部分（５９）を有し、さ らに、 第２の用量の電気的に不活性なイオン種を第２のイオンエネルギで前記基板へ と前記第１の表面部を介して注入して、前記基板において第２の結晶注入領域（ ６２）を形成するステップを含み、前記第２の注入領域は電気的に不活性な種の 濃度ピークをそこに有し、前記第２の注入領域はまた後端（６３、６７）を有し 、前記後端は前記第２の結晶注入領域と前記基板との間に境界を形成し、前記境 界は、前記第１の表面部より下の第２の深さ（６４）で第１の境界部（６３）を 有し、前記第１の表面パターン部の前記端縁から前記シリコン表面に沿って測定 される第２の横方向の距離（６８）で前記基板の前記表面に交差するように後方 に湾曲する第２の境界部（６７）を有し、前記第２の深さは前記第１の深さより も大きく、前記第２の横方向の距離は前記第１の横方向の距離よりも大きく、さ らに、 前記活性ドーパントを活性化させ、結晶損傷をアニールするのに十分に高い温 度で前記結晶シリコンを加熱するステップを含み、それによって、前記結晶基板 への前記活性ドーパントの縦および横の移動が前記非活性イオン種の注入により 減速される、集積回路製造プロセス。 ３．前記電気的に不活性な種の前記濃度ピークは前記第１の領域の前記ドーパン ト濃度ピークから５００オングストロームから１０００オングストロームの範囲 の距離であり、 前記ドーパントイオン種はボロン、ヒ素およびリンからなるグループから選択 され、 前記電気的に不活性なイオンはアルゴン、シリコン、ヘリウムおよびゲルマニ ウムからなるグループから選択される、請求項２に記載のプロセス。 ４．前記シリコン基板を設けるステップはその上にゲート酸化物を設けるステッ プを含み、前記第２のパターン表面部は前記ゲート酸化物の上方に導電ゲートを 含む、請求項２に記載のプロセス。 ５．前記電気的に不活性な種の前記濃度ピークは前記第１の領域の前記ドーパン ト濃度ピークから５００オングストロームから１０００オングストロームの範囲 の距離であり、 前記ドーパントイオン種はボロン、ヒ素およびリンからなるグループから選択 され、 前記電気的に不活性なイオンはアルゴンを含み、 前記第１のイオンエネルギは２５ＫｅＶから１００ＫｅＶの範囲であり、前記 第２のイオンエネルギは１００ＫｅＶから４００ＫｅＶの範囲である、請求項４ に記載のプロセス。 ６．後の高温処理の間に注入されたドーパントの拡散を減速させるための集積回 路ＭＯＳ製造プロセスであって、 ゲート酸化物（５６）を上に備えるように、表面（５１）を有する単結晶シリ コン基板（５３）を設けるステップを含み、前記表面は端縁（５５’）を備えた ゲート電極（５５）を上に有し、前記表面は前記ゲート電極によって覆われない 第１の表面部（６５）を有し、さらに、 第１の用量のドーパントイオンを第１のイオンエネルギで前記基板へと前記第 １の表面部を介して注入して、前記基板において第１の結晶注入ドーパント領域 （５３）を形成するステップを含み、前記第１の注入ドーパント領域は第１のド ーパント濃度ピークをそこに有し、前記第１の注入ドーパント領域と前記基板と の間に第１の接合部を形成する第１の前端（５４、５９）を有し、前記第１の接 合部は、前記第１の表面部より下の第１の深さ（６４’）で第１の接合部分（５ ４）を有し、前記第１の表面部の前記端縁から前記シリコン表面に沿って測定さ れる第１の横方向の距離（５８）で前記基板の前記表面と交差するように後方に 湾曲する第２の接合部分（５９）を有し、さらに、 前記ゲート端縁と当接する絶縁サイドウォールスペーサ（７２）を形成するス テップを含み、前記スペーサは幅（７４’）を有し、前記表面の第２の部分を付 加的に覆い、前記表面は前記ゲートまたは前記サイドウォールスペーサによって 覆われない第３の部分を有し、さらに、 第２の用量のドーパントイオンを第２のイオンエネルギで前記基板へと前記第 ３の表面部を介して注入して、前記基板において第２の結晶注入ドーパント領域 （７０）を形成するステップを含み、前記第２の注入ドーパント領域は第２のド ーパント濃度ピークをそこに有し、前記第２の注入ドーパント領域と前記基板と の間に第２の接合部を形成する第２の前端（７４、７６）を有し、前記第２の接 合部は、前記表面より下の第２の深さ（７６’）で第１の接合部分（７６）を有 し、前記基板の前記表面に沿って測定される第２の横方向の距離（７４’）だけ 前記サイドウォールスペーサの下に延びた後に前記シリコン基板の前記表面に向 かって後方に湾曲し、それと交差する第２の接合部分（７４）を有し、前記第２ の横方向の距離は前記サイドウォールスペーサの幅と前記第１の横方向の距離と の和よりも小さく、さらに、 前記サイドウォールスペーサを形成する前記ステップに続き、前記第２のドー パント注入ステップの前または後に、第３の用量の電気的に不活性なイオンを第 ３のイオンエネルギで前記基板へと前記第３の表面部を介して注入して、前記基 板において第３の結晶注入領域（６２）を形成するステップを含み、前記第３の 注入領域は電気的に不活性な種の濃度ピークをそこに有し、後端（６７、６３） を有し、前記後端は前記第３の注入領域と前記基板との間に境界を形成し、前記 境界は、前記シリコン基板の前記表面より下の第３の深さ（６４）で第１の境界 部を有し、前記ゲート端縁から前記基板の前記表面に沿って測定される第３の横 方向の距離（６８）で前記ゲートの下の前記基板の前記表面に向かって後方に湾 曲し、かつそれと交差する第２の境界部（６７）とを有し、前記第３の深さは前 記第１の深さおよび前記第２の深さの両方よりも大きく、前記第３の横方向の距 離は前記第１の横方向の距離よりも大きい、集積回路ＭＯＳ製造プロセス。 ７．前記電気的に不活性な種の前記濃度ピークは前記第１の領域の前記ドーパン ト濃度ピークから５００オングストロームから１０００オングストロームの範囲 の距離であり、 前記ドーパントイオン種はボロン、ヒ素およびリンからなるグループから選択 され、 前記電気的に不活性なイオンはアルゴンを含み、 前記第１のイオンエネルギは１０ＫｅＶから５０ＫｅＶの範囲であり、前記第 １のイオン用量は１Ｅ１３から５Ｅ１３の範囲であり、前記第２のイオンエネル ギは５０ＫｅＶから１００ＫｅＶの範囲であり、前記第２のイオン用量は１Ｅ１ ５から５Ｅ１５の範囲であり、前記第３のイオンエネルギは３００ＫｅＶから４ ００ＫｅＶの範囲にあり、前記第３のイオン用量は１Ｅ１３から１Ｅ１４の範囲 であり、前記サイドウォールスペーサの幅は１０００オングストロームから１５ ００オングストロームの範囲である、請求項６に記載のプロセス。 ８．シリコン基板（５３）の表面（５１）に隣接して形成される中間集積回路生 成物であって、 ゲート電極（５５）を含み、前記ゲート電極は前記シリコン基板表面（５１） の上方に取付けられ、前記シリコン基板表面（５１）の、前記ゲート電極の下方 でない部分は第１の表面部（６５）であり、前記ゲート電極は前記第１の表面部 の端縁をも規定する端縁（５５’）を有し、さらに、 前記基板における第１の注入ドーパント領域（５２）を含み、前記第１の注入 ドーパント領域は活性ドーパント濃度ピークをそこに有し、前記第１の注入ドー パント領域はまた前記第１の注入ドーパント領域と前記基板との間に第１の接合 部を形成する第１の前端（５４、５９）を有し、前記第１の接合部は、前記第１ の表面部より下の第１の深さ（６４’）で第１の接合部分（５４）を有し、前記 第１の表面部の前記端縁（５５’）から前記シリコン表面に沿って測定される第 １の横方向の距離（５８）で前記基板の前記表面と交差するように後方に湾曲す る第２の接合部分（５９）を有し、さらに、 前記基板における第２の結晶注入領域（６２）を含み、前記第２の結晶注入領 域は電気的に不活性な種の濃度ピークをそこに有し、前記第２の結晶注入領域は 後端を有し、前記後端（６３、６７）は前記第２の結晶注入領域（６２）と前記 基板（５３）との間に境界を形成し、前記境界は、前記第１の表面部より下の第 ２の深さ（６４）で第１の境界部（６３）を有し、前記第１の表面部の前記端縁 （５５’）から前記シリコン表面に沿って測定される第２の横方向の距離（６８ ）で前記基板の前記表面と交差するように後方に湾曲する第２の境界部（６７） を有し、前記第２の深さ（６４）は前記第１の深さ（６４’）よりも大きく、前 記第２の横方向の距離（６８）は前記第１の横方向の距離（５８）よりも大きい 、中間集積回路生成物。 ９．前記電気的に不活性な種の前記濃度ピークは前記第１の領域の前記ドーパン ト濃度ピークから５００オングストロームから１０００オングストロームの範囲 の距離であり、 前記ドーパントイオン種はボロン、ヒ素およびリンからなるグループから選択 され、 前記電気的に不活性なイオンはアルゴンを含む、請求項８に記載の生成物。 １０．シリコン基板の表面（５１）に隣接して形成される中間集積回路生成物で あって、前記生成物は導電ゲート、注入されたソース／ドレイン、および軽くド ープされたドレイン領域を有するＭＯＳ構造であり、 前記シリコン基板の前記表面上のゲート酸化物（５６）と、 ゲート電極（５５）とを含み、前記ゲート電極は前記シリコン基板表面（５１ ）の上方に取付けられ、前記シリコン基板表面（５１）の、前記ゲート電極の下 方でない部分は第１の表面部（６５）であり、前記ゲート電極は前記第１の表面 部の端縁も規定する端縁（５５’）を有し、さらに、 前記基板における第１の注入ドーパント領域（５２）を含み、前記第１の注入 ドーパント領域は活性ドーパント濃度ピークをそこに有し、前記第１の注入ドー パント領域はまた前記第１の注入ドーパント領域と前記基板との間に第１の接合 部を形成する第１の前端（５４、５９）を有し、前記第１の接合部は、前記第１ の表面部より下の第１の深さ（６４’）で第１の接合部分（５４）を有し、前記 第１の表面部の前記端縁（５５’）から前記シリコン表面に沿って測定される第 １の横方向の距離（５８）で前記基板の前記表面と交差するように後方に湾曲す る第２の接合部分（５９）を有し、さらに、 サイドウォールスペーサ（７２）を含み、前記サイドウォールスペーサは前記 ゲート端縁と当接し、前記スペーサは幅（７２’）を有し、前記シリコン基板の 前記表面の第２の部分を付加的に覆い、前記シリコン基板の前記表面の前記第２ の部分は前記シリコン基板の前記表面の前記第１の基板部分の一部であり、さら に、 前記サイドウォールスペーサの下に延びる第２の注入ドーパント領域（７０） を含み、前記第２の注入ドーパント領域は第２のドーパント濃度ピークをそこに 有し、前記第２の注入ドーパント領域と前記基板との間に位置する第２の接合部 を形成する第２の前端（７６、７４）を有し、前記第２の接合部は前記表面より 下の第２の深さ（７６’）で第１の接合部分（７６）を有し、前記シリコン基板 の前記第１の表面に沿って測定される第２の横方向の距離（７４’）だけ前記サ イドウォールスペーサの下を延びた後に前記シリコン基板の前記表面に向かって 後方に湾曲し、かつそれと交差する第２の接合部分（７４）を有し、前記第２の 横方向の距離（７４’）は前記サイドウォールスペーサの幅（７２’）と前記第 １の横方向の距離（５８）との和よりも小さく、さらに、 前記ゲートおよび前記サイドウォールスペーサの下に注入された電気的に不活 性な種を含む第３の結晶注入領域（６２）を含み、前記第３の結晶注入領域は電 気手に不活性な種の濃度ピークをそこに有し、後端（６７、６３）を有し、前記 後端は前記第３の結晶注入領域（６２）と前記基板（５３）との間に境界を形成 し、前記境界は前記シリコン基板の前記表面より下の第３の深さ（６４）で第１ の境界部（６３）を有し、前記ゲート端縁（５５’）から前記シリコン基板の前 記表面に沿って測定される第３の横方向の距離（６８）で前記ゲートの下の前記 シリコン基板の前記表面に向かって後方に湾曲し、かつそれと交差する第２の境 界部（６８）を有し、前記第３の深さ（６４）は前記第１の深さ（６４’）およ び前記第２の深さ（７６’）の両方よりも大きく、前記第３の横方向の距離（６ ８）は前記第１の横方向の距離（５８）よりも大きい、中間集積回路生成物。 １１．前記電気的に不活性な種の前記濃度ピークは前記第１の領域の前記ドーパ ント濃度ピークから５００オングストロームから１０００オングストロームの範 囲の距離であり、 前記ドーパントイオン種はボロン、ヒ素およびリンからなるグループから選択 され、 前記電気的に不活性なイオンはアルゴンを含み、 前記第１のイオン用量は１Ｅ１３から５Ｅ１３の範囲であり、前記第２のイオ ン用量は１Ｅ１５から５Ｅ１５の範囲であり、前記第３のイオン用量は１Ｅ１３ から１Ｅ１４の範囲であり、前記サイドウォールスペーサの幅は１０００オング ストロームから１５００オングストロームの範囲である、請求項１０に記載の生 成物。
JP53991997A 1996-05-08 1997-04-11 イオン注入方法、集積回路製造プロセス、および集積回路ｍｏｓ製造プロセス Expired - Fee Related JP4139907B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US64708196A 1996-05-08 1996-05-08
US08/647,081 1996-05-08
PCT/US1997/005894 WO1997042652A1 (en) 1996-05-08 1997-04-11 Control of junction depth and channel length using generated interstitial gradients to oppose dopant diffusion

Publications (2)

Publication Number Publication Date
JP2000509902A true JP2000509902A (ja) 2000-08-02
JP4139907B2 JP4139907B2 (ja) 2008-08-27

Family

ID=24595622

Family Applications (1)

Application Number Title Priority Date Filing Date
JP53991997A Expired - Fee Related JP4139907B2 (ja) 1996-05-08 1997-04-11 イオン注入方法、集積回路製造プロセス、および集積回路ｍｏｓ製造プロセス

Country Status (7)

Country Link
US (1) US5825066A (ja)
EP (1) EP0897594B1 (ja)
JP (1) JP4139907B2 (ja)
KR (1) KR100527207B1 (ja)
DE (1) DE69730019T2 (ja)
TW (1) TW340959B (ja)
WO (1) WO1997042652A1 (ja)

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6051483A (en) * 1996-11-12 2000-04-18 International Business Machines Corporation Formation of ultra-shallow semiconductor junction using microwave annealing
US5861335A (en) 1997-03-21 1999-01-19 Advanced Micro Devices, Inc. Semiconductor fabrication employing a post-implant anneal within a low temperature high pressure nitrogen ambient to improve channel and gate oxide reliability
US6372590B1 (en) * 1997-10-15 2002-04-16 Advanced Micro Devices, Inc. Method for making transistor having reduced series resistance
KR100272527B1 (ko) * 1998-02-04 2000-12-01 김영환 반도체 소자 및 그 제조방법
US6136673A (en) * 1998-02-12 2000-10-24 Lucent Technologies Inc. Process utilizing selective TED effect when forming devices with shallow junctions
US6172401B1 (en) * 1998-06-30 2001-01-09 Intel Corporation Transistor device configurations for high voltage applications and improved device performance
US6297115B1 (en) 1998-11-06 2001-10-02 Advanced Micro Devices, Inc. Cmos processs with low thermal budget
US6200869B1 (en) * 1998-11-06 2001-03-13 Advanced Micro Devices, Inc. Method of fabricating an integrated circuit with ultra-shallow source/drain extensions
US6225173B1 (en) 1998-11-06 2001-05-01 Advanced Micro Devices, Inc. Recessed channel structure for manufacturing shallow source/drain extensions
US6180476B1 (en) * 1998-11-06 2001-01-30 Advanced Micro Devices, Inc. Dual amorphization implant process for ultra-shallow drain and source extensions
US6265291B1 (en) 1999-01-04 2001-07-24 Advanced Micro Devices, Inc. Circuit fabrication method which optimizes source/drain contact resistance
US6184097B1 (en) * 1999-02-22 2001-02-06 Advanced Micro Devices, Inc. Process for forming ultra-shallow source/drain extensions
US6271132B1 (en) 1999-05-03 2001-08-07 Advanced Micro Devices, Inc. Self-aligned source and drain extensions fabricated in a damascene contact and gate process
US6492249B2 (en) 1999-05-03 2002-12-10 Advanced Micro Devices, Inc. High-K gate dielectric process with process with self aligned damascene contact to damascene gate and a low-k inter level dielectric
US6194748B1 (en) 1999-05-03 2001-02-27 Advanced Micro Devices, Inc. MOSFET with suppressed gate-edge fringing field effect
US6291278B1 (en) 1999-05-03 2001-09-18 Advanced Micro Devices, Inc. Method of forming transistors with self aligned damascene gate contact
US6265293B1 (en) 1999-08-27 2001-07-24 Advanced Micro Devices, Inc. CMOS transistors fabricated in optimized RTA scheme
US6403433B1 (en) 1999-09-16 2002-06-11 Advanced Micro Devices, Inc. Source/drain doping technique for ultra-thin-body SOI MOS transistors
US6472301B1 (en) * 1999-10-19 2002-10-29 Infineon Technologies Ag Method and structure for shallow trench isolation
US6313000B1 (en) 1999-11-18 2001-11-06 National Semiconductor Corporation Process for formation of vertically isolated bipolar transistor device
US6165877A (en) * 1999-12-07 2000-12-26 Advanced Micro Devices, Inc. Method for establishing shallow junction in semiconductor device to minimize junction capacitance
US6465315B1 (en) 2000-01-03 2002-10-15 Advanced Micro Devices, Inc. MOS transistor with local channel compensation implant
US7019363B1 (en) 2000-01-04 2006-03-28 Advanced Micro Devices, Inc. MOS transistor with asymmetrical source/drain extensions
US6333244B1 (en) 2000-01-26 2001-12-25 Advanced Micro Devices, Inc. CMOS fabrication process with differential rapid thermal anneal scheme
EP1139394A3 (en) 2000-03-30 2006-02-15 International Business Machines Corporation Method and device for electric field assisted anneal
US6274465B1 (en) * 2000-03-30 2001-08-14 International Business Machines Corporataion DC electric field assisted anneal
US6372589B1 (en) 2000-04-19 2002-04-16 Advanced Micro Devices, Inc. Method of forming ultra-shallow source/drain extension by impurity diffusion from doped dielectric spacer
US6420218B1 (en) 2000-04-24 2002-07-16 Advanced Micro Devices, Inc. Ultra-thin-body SOI MOS transistors having recessed source and drain regions
US6368947B1 (en) 2000-06-20 2002-04-09 Advanced Micro Devices, Inc. Process utilizing a cap layer optimized to reduce gate line over-melt
US6361874B1 (en) 2000-06-20 2002-03-26 Advanced Micro Devices, Inc. Dual amorphization process optimized to reduce gate line over-melt
US6399450B1 (en) 2000-07-05 2002-06-04 Advanced Micro Devices, Inc. Low thermal budget process for manufacturing MOS transistors having elevated source and drain regions
US6630386B1 (en) 2000-07-18 2003-10-07 Advanced Micro Devices, Inc CMOS manufacturing process with self-amorphized source/drain junctions and extensions
US6589847B1 (en) * 2000-08-03 2003-07-08 Advanced Micro Devices, Inc. Tilted counter-doped implant to sharpen halo profile
US6521502B1 (en) 2000-08-07 2003-02-18 Advanced Micro Devices, Inc. Solid phase epitaxy activation process for source/drain junction extensions and halo regions
US6472282B1 (en) 2000-08-15 2002-10-29 Advanced Micro Devices, Inc. Self-amorphized regions for transistors
JP2002076332A (ja) * 2000-08-24 2002-03-15 Hitachi Ltd 絶縁ゲート型電界効果トランジスタ及びその製造方法
US6727149B1 (en) * 2000-12-07 2004-04-27 Advanced Micro Devices, Inc. Method of making a hybrid SOI device that suppresses floating body effects
US6403434B1 (en) 2001-02-09 2002-06-11 Advanced Micro Devices, Inc. Process for manufacturing MOS transistors having elevated source and drain regions and a high-k gate dielectric
US6787424B1 (en) 2001-02-09 2004-09-07 Advanced Micro Devices, Inc. Fully depleted SOI transistor with elevated source and drain
US6551885B1 (en) 2001-02-09 2003-04-22 Advanced Micro Devices, Inc. Low temperature process for a thin film transistor
US6756277B1 (en) 2001-02-09 2004-06-29 Advanced Micro Devices, Inc. Replacement gate process for transistors having elevated source and drain regions
US6495437B1 (en) 2001-02-09 2002-12-17 Advanced Micro Devices, Inc. Low temperature process to locally form high-k gate dielectrics
US6420776B1 (en) 2001-03-01 2002-07-16 Amkor Technology, Inc. Structure including electronic components singulated using laser cutting
US6780730B2 (en) 2002-01-31 2004-08-24 Infineon Technologies Ag Reduction of negative bias temperature instability in narrow width PMOS using F2 implantation
US6864516B2 (en) * 2002-02-28 2005-03-08 Advanced Micro Devices, Inc. SOI MOSFET junction degradation using multiple buried amorphous layers
US6548361B1 (en) * 2002-05-15 2003-04-15 Advanced Micro Devices, Inc. SOI MOSFET and method of fabrication
US6828632B2 (en) * 2002-07-18 2004-12-07 Micron Technology, Inc. Stable PD-SOI devices and methods
US6808997B2 (en) 2003-03-21 2004-10-26 Texas Instruments Incorporated Complementary junction-narrowing implants for ultra-shallow junctions
US6905923B1 (en) 2003-07-15 2005-06-14 Advanced Micro Devices, Inc. Offset spacer process for forming N-type transistors
US7163867B2 (en) 2003-07-28 2007-01-16 International Business Machines Corporation Method for slowing down dopant-enhanced diffusion in substrates and devices fabricated therefrom
CN100433275C (zh) 2003-12-08 2008-11-12 国际商业机器公司 降低pFETS中的硼扩散性
US7312125B1 (en) 2004-02-05 2007-12-25 Advanced Micro Devices, Inc. Fully depleted strained semiconductor on insulator transistor and method of making the same
JP2007529891A (ja) * 2004-03-16 2007-10-25 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 電界効果トランジスタ及び電界効果トランジスタの製造方法
US9589802B1 (en) * 2015-12-22 2017-03-07 Varian Semuconductor Equipment Associates, Inc. Damage free enhancement of dopant diffusion into a substrate
JP6870286B2 (ja) * 2016-11-15 2021-05-12 富士電機株式会社 炭化珪素半導体装置の製造方法
JP6822088B2 (ja) 2016-11-15 2021-01-27 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US11869956B2 (en) * 2021-09-30 2024-01-09 Texas Instruments Incorporated Channel stop and well dopant migration control implant for reduced MOS threshold voltage mismatch

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4558507A (en) * 1982-11-12 1985-12-17 Nec Corporation Method of manufacturing semiconductor device
EP0151585A4 (en) * 1983-07-25 1986-02-20 American Telephone & Telegraph SEMICONDUCTOR DEVICE WITH SHALLOW JUNCTION.
JPS6147670A (ja) * 1984-08-15 1986-03-08 Toshiba Corp 半導体装置の製造方法
FR2578096A1 (fr) * 1985-02-28 1986-08-29 Bull Sa Procede de fabrication d'un transistor mos et dispositif a circuits integres en resultant
JP2773957B2 (ja) * 1989-09-08 1998-07-09 富士通株式会社 半導体装置の製造方法
JP2668141B2 (ja) * 1989-11-29 1997-10-27 三菱電機株式会社 Ｍｉｓ型ｆｅｔ
US5223445A (en) * 1990-05-30 1993-06-29 Matsushita Electric Industrial Co., Ltd. Large angle ion implantation method
US5245208A (en) * 1991-04-22 1993-09-14 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing method thereof
US5514902A (en) * 1993-09-16 1996-05-07 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having MOS transistor
US5399883A (en) * 1994-05-04 1995-03-21 North Carolina State University At Raleigh High voltage silicon carbide MESFETs and methods of fabricating same
US5468974A (en) * 1994-05-26 1995-11-21 Lsi Logic Corporation Control and modification of dopant distribution and activation in polysilicon
US5585286A (en) * 1995-08-31 1996-12-17 Lsi Logic Corporation Implantation of a semiconductor substrate with controlled amount of noble gas ions to reduce channeling and/or diffusion of a boron dopant subsequently implanted into the substrate to form P- LDD region of a PMOS device
EP0806794A3 (en) * 1996-04-29 1998-09-02 Texas Instruments Incorporated Method of forming shallow doped regions in a semiconductor substrate, using preamorphization and ion implantation

Also Published As

Publication number Publication date
DE69730019D1 (de) 2004-09-02
EP0897594B1 (en) 2004-07-28
WO1997042652A1 (en) 1997-11-13
TW340959B (en) 1998-09-21
EP0897594A1 (en) 1999-02-24
DE69730019T2 (de) 2004-12-30
KR20050043918A (ko) 2005-05-11
US5825066A (en) 1998-10-20
JP4139907B2 (ja) 2008-08-27
KR100527207B1 (ko) 2005-11-09

Similar Documents

Publication Publication Date Title
JP2000509902A (ja) ドーパント拡散に対抗するために、発生した格子間原子勾配を用いる接合深さおよびチャネル長さの制御
JP2773957B2 (ja) 半導体装置の製造方法
KR100615657B1 (ko) 격자간 원자들을 생성하기 위한 준-비정질의 경사각 주입을 이용하여 강화된 횡방향 확산을 제공하는 채널 길이가 감소된 저농도로 도핑된 드레인 트랜지스터
JP3172451B2 (ja) イオン注入方法
US6124620A (en) Incorporating barrier atoms into a gate dielectric using gas cluster ion beam implantation
JP2007515066A (ja) 固相エピタキシャル再成長を用いて接合の漏損を低減させた半導体基板及び同半導体基板の生産方法
KR19990045244A (ko) 얕은 접합 형성 방법, 반도체 구조체 및 전계 효과 트랜지스터
JP3992211B2 (ja) Ｃｍｏｓｆｅｔの製造方法
JP2008524840A (ja) 過渡的増速拡散を削減するためのイオン注入方法
JP2008524840A5 (ja)
JP4275753B2 (ja) イオン注入法
US6063682A (en) Ultra-shallow p-type junction having reduced sheet resistance and method for producing shallow junctions
US6566212B1 (en) Method of fabricating an integrated circuit with ultra-shallow source/drain extensions
JP3271770B2 (ja) シリコンにおけるｎ型又はｐ型拡散を禁止するためのゲルマニウムの電子的特性の応用
JPS6362227A (ja) Ｐ型ド−パントの特性のその他のｐ型ド−パントでの修正
JP2004289154A (ja) 超浅型接合のための接合狭小化用相補インプラント
KR100732630B1 (ko) 불순물 도핑 영역을 포함하는 반도체 소자 및 그 형성 방법
US6806153B2 (en) Method of manufacturing a field effect transistor
Chu et al. Ion Implantation
US6180470B1 (en) FETs having lightly doped drain regions that are shaped with counter and noncounter dorant elements
KR100505859B1 (ko) 도펀트확산을가로막도록생성된격자간변화도를이용한접합깊이및채널길이의제어
Moffatt et al. Silicon damage studies due to ultra-low-energy ion implantation with heavy species and rapid thermal annealing
KR19990072541A (ko) 얕은접합을갖는소자제조방법
US7888224B2 (en) Method for forming a shallow junction region using defect engineering and laser annealing
Vishnubhotla et al. Effects of avalanche hole injection in fluorinated SiO/sub 2/MOS capacitors

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040226

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071204

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080227

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080422

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080519

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110620

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120620

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120620

Year of fee payment: 4

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120620

Year of fee payment: 4

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees