JP2000340592A - 半導体装置の製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】ウェーハ処理枚数を重ねても、安定な処理によ
り導電膜（ＢＬＭ膜）とバンプとの接合界面における電
気抵抗の上昇や接合強度の低下などを抑制し、接続信頼
性を向上させることができる半導体装置の製造方法を提
供する。 【解決手段】半導体ウェーハ１０上に、パッド電極１１
に接続する導電膜１４を形成し、導電膜１４の上層にマ
スク層Ｒを形成し、バンプ形成位置においてマスク層Ｒ
に開口部Ｐをパターン形成する。次に、ダミーウェーハ
上に絶縁体を堆積させ、ダミーウェーハ上に堆積された
絶縁体をプラズマエッチングにより除去して、プラズマ
処理室の内壁面上に絶縁体を堆積させた後に、前記プラ
ズマ処理室において、開口部Ｐにおける導電膜表面を清
浄化する。次に、開口部Ｐにおいて導電膜１４の上層に
バンプ１６ｂを形成する。
り導電膜（ＢＬＭ膜）とバンプとの接合界面における電
気抵抗の上昇や接合強度の低下などを抑制し、接続信頼
性を向上させることができる半導体装置の製造方法を提
供する。 【解決手段】半導体ウェーハ１０上に、パッド電極１１
に接続する導電膜１４を形成し、導電膜１４の上層にマ
スク層Ｒを形成し、バンプ形成位置においてマスク層Ｒ
に開口部Ｐをパターン形成する。次に、ダミーウェーハ
上に絶縁体を堆積させ、ダミーウェーハ上に堆積された
絶縁体をプラズマエッチングにより除去して、プラズマ
処理室の内壁面上に絶縁体を堆積させた後に、前記プラ
ズマ処理室において、開口部Ｐにおける導電膜表面を清
浄化する。次に、開口部Ｐにおいて導電膜１４の上層に
バンプ１６ｂを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、小型化および高密度化されたパッケー
ジ形態を有する半導体装置の製造方法に関する。
法に関し、特に、小型化および高密度化されたパッケー
ジ形態を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】デジタルビデオカメラ、デジタル携帯電
話、あるいはノートパソコンなど、携帯用電子機器の小
型化、薄型化、軽量化に対する要求は強くなる一方であ
り、これに応えるために近年のＶＬＳＩなどの半導体装
置においては３年で７割の縮小化を実現してきた一方
で、実装基板上の部品実装密度をいかに向上させるかが
重要な課題として研究および開発がなされてきた。
話、あるいはノートパソコンなど、携帯用電子機器の小
型化、薄型化、軽量化に対する要求は強くなる一方であ
り、これに応えるために近年のＶＬＳＩなどの半導体装
置においては３年で７割の縮小化を実現してきた一方
で、実装基板上の部品実装密度をいかに向上させるかが
重要な課題として研究および開発がなされてきた。
【０００３】従来、半導体装置のパッケージ形態として
は、ＤＩＰ（Dual Inline Package）あるいはＰＧＡ（P
in Grid Array）などのプリント基板に設けたスルーホ
ールにリード線を挿入して実装するリード挿入型（ＴＨ
Ｄ：Through Hall Mount Device ）や、ＱＦＰ（Quad F
lat (L-Leaded) Package）あるいはＴＣＰ（Tape Carri
er Package）などのリード端子を基板の表面にハンダ付
けして実装する表面実装型（ＳＭＤ：Surface Mount De
vice）が用いられてきた。さらなる小型化、高密度化を
実現するために、パッケージサイズを半導体チップの大
きさに限りなく近づけたチップサイズパッケージ（ＣＳ
Ｐ：Chip Size Package 、ＦＢＧＡ（Fine-Pitch BGA）
とも呼ばれる）と呼ばれるパッケージ形態により、半導
体チップのパッド開口面側を実装基板に向けて実装する
方法（フリップチップ実装）が注目を集めており、現在
までに活発に研究がなされ、多くの提案が示されてい
る。
は、ＤＩＰ（Dual Inline Package）あるいはＰＧＡ（P
in Grid Array）などのプリント基板に設けたスルーホ
ールにリード線を挿入して実装するリード挿入型（ＴＨ
Ｄ：Through Hall Mount Device ）や、ＱＦＰ（Quad F
lat (L-Leaded) Package）あるいはＴＣＰ（Tape Carri
er Package）などのリード端子を基板の表面にハンダ付
けして実装する表面実装型（ＳＭＤ：Surface Mount De
vice）が用いられてきた。さらなる小型化、高密度化を
実現するために、パッケージサイズを半導体チップの大
きさに限りなく近づけたチップサイズパッケージ（ＣＳ
Ｐ：Chip Size Package 、ＦＢＧＡ（Fine-Pitch BGA）
とも呼ばれる）と呼ばれるパッケージ形態により、半導
体チップのパッド開口面側を実装基板に向けて実装する
方法（フリップチップ実装）が注目を集めており、現在
までに活発に研究がなされ、多くの提案が示されてい
る。
【０００４】上記のＣＳＰ形態のバンプ（突起電極）付
半導体チップを実装基板に実装した半導体装置につい
て、図面を参照して説明する。図１は上記の半導体装置
の断面図である。半導体チップ１０’のアルミニウムな
どからなるパッド電極１１形成面は、例えば窒化シリコ
ン層からなる第１表面保護膜１２とポリイミド膜からな
る第２表面保護膜１３が被覆しており、パッド電極１１
部分が開口しており、この開口部においてクロム、銅、
金の積層膜などからなる導電膜１４がパッド電極１１に
接続して形成されている。この導電膜は、ＢＬＭ（Ball
Limitting Metal）膜と呼ばれることがある。さらに導
電膜（ＢＬＭ膜）１４に接続して例えば高融点はんだボ
ールからなるバンプ１６ｂが形成されている。以上のよ
うにバンプ付半導体チップ１が構成されている。
半導体チップを実装基板に実装した半導体装置につい
て、図面を参照して説明する。図１は上記の半導体装置
の断面図である。半導体チップ１０’のアルミニウムな
どからなるパッド電極１１形成面は、例えば窒化シリコ
ン層からなる第１表面保護膜１２とポリイミド膜からな
る第２表面保護膜１３が被覆しており、パッド電極１１
部分が開口しており、この開口部においてクロム、銅、
金の積層膜などからなる導電膜１４がパッド電極１１に
接続して形成されている。この導電膜は、ＢＬＭ（Ball
Limitting Metal）膜と呼ばれることがある。さらに導
電膜（ＢＬＭ膜）１４に接続して例えば高融点はんだボ
ールからなるバンプ１６ｂが形成されている。以上のよ
うにバンプ付半導体チップ１が構成されている。
【０００５】一方、実装基板２は、例えばガラスエポキ
シ系材料よりなる基板２０の上面において、実装する半
導体チップ１のバンプ１６ｂの形成位置に対応する位置
に形成された銅などからなるランド（電極）２１と、ラ
ンド２１に接続して、基板２０の表面上あるいは裏面
上、もしくは両面上に形成されている図示しないプリン
ト配線部を有している。ランド２１部分を除く基板２０
表面はソルダーレジスト２３により被覆されている。
シ系材料よりなる基板２０の上面において、実装する半
導体チップ１のバンプ１６ｂの形成位置に対応する位置
に形成された銅などからなるランド（電極）２１と、ラ
ンド２１に接続して、基板２０の表面上あるいは裏面
上、もしくは両面上に形成されている図示しないプリン
ト配線部を有している。ランド２１部分を除く基板２０
表面はソルダーレジスト２３により被覆されている。
【０００６】上記のバンプ付半導体チップ１は、バンプ
１６ｂとランド２１を対応させて実装基板２上にマウン
トされており、共晶はんだ層１９によりバンプ１６ｂと
ランド２１とが機械的、電気的に接続されている。さら
に、バンプ付半導体チップ１と実装基板２の間隙部に
は、エポキシ樹脂などからなる封止樹脂３により封止さ
れている。
１６ｂとランド２１を対応させて実装基板２上にマウン
トされており、共晶はんだ層１９によりバンプ１６ｂと
ランド２１とが機械的、電気的に接続されている。さら
に、バンプ付半導体チップ１と実装基板２の間隙部に
は、エポキシ樹脂などからなる封止樹脂３により封止さ
れている。
【０００７】上記の半導体装置において、バンプを所定
の位置に形成する方法としては、例えば電解メッキを用
いる方法が知られているが、この場合にはバンプの下地
となる材料層の表面状態や電気抵抗のわずかなばらつき
により成膜されるはんだバンプの膜厚が影響を受け、半
導体チップ内に均一で高さの揃ったはんだボールバンプ
を形成することが非常に難しいという問題点を有してい
る。
の位置に形成する方法としては、例えば電解メッキを用
いる方法が知られているが、この場合にはバンプの下地
となる材料層の表面状態や電気抵抗のわずかなばらつき
により成膜されるはんだバンプの膜厚が影響を受け、半
導体チップ内に均一で高さの揃ったはんだボールバンプ
を形成することが非常に難しいという問題点を有してい
る。
【０００８】真空蒸着によるはんだ層の成膜とフォトレ
ジスト膜のリフトオフとを用いて、はんだボールバンプ
を高さを揃えて形成する方法が開発されている。この方
法について、図面を参照して以下に説明する。まず、図
７（ａ）に示すように、例えばスパッタリング法やエッ
チングなどにより半導体チップの回路パターンが形成さ
れた半導体ウェーハ１０上にアルミニウム−銅合金など
からなるパッド電極１１をパターン形成し、その上層に
例えば窒化シリコン層あるいはポリイミド膜などからな
る表面保護膜１３を全面に被覆して形成する。表面保護
膜１３のパッド電極１１部分を開口した後、例えばスパ
ッタリング法によりクロム、銅、金の積層体である導電
膜（ＢＬＭ膜）１４をパッド電極１１に接続するように
パターン形成する。
ジスト膜のリフトオフとを用いて、はんだボールバンプ
を高さを揃えて形成する方法が開発されている。この方
法について、図面を参照して以下に説明する。まず、図
７（ａ）に示すように、例えばスパッタリング法やエッ
チングなどにより半導体チップの回路パターンが形成さ
れた半導体ウェーハ１０上にアルミニウム−銅合金など
からなるパッド電極１１をパターン形成し、その上層に
例えば窒化シリコン層あるいはポリイミド膜などからな
る表面保護膜１３を全面に被覆して形成する。表面保護
膜１３のパッド電極１１部分を開口した後、例えばスパ
ッタリング法によりクロム、銅、金の積層体である導電
膜（ＢＬＭ膜）１４をパッド電極１１に接続するように
パターン形成する。
【０００９】次に、図７（ｂ）に示すように、フォトリ
ソグラフィー工程により、導電膜（ＢＬＭ膜）１４形成
領域にパターン開口部Ｐを有するレジスト膜Ｒをパター
ン形成する。次に、図８（ｃ）に示すように、例えば真
空蒸着法により全面にはんだ層を成膜することで、レジ
スト膜Ｒのパターン開口部Ｐ内にはんだ層１６を形成す
る。このとき、レジスト膜Ｒの上層にもはんだ層１６ａ
が形成される。
ソグラフィー工程により、導電膜（ＢＬＭ膜）１４形成
領域にパターン開口部Ｐを有するレジスト膜Ｒをパター
ン形成する。次に、図８（ｃ）に示すように、例えば真
空蒸着法により全面にはんだ層を成膜することで、レジ
スト膜Ｒのパターン開口部Ｐ内にはんだ層１６を形成す
る。このとき、レジスト膜Ｒの上層にもはんだ層１６ａ
が形成される。
【００１０】次に、図８（ｄ）に示すように、リフトオ
フによりレジスト膜Ｒを除去することで、レジスト膜Ｒ
の上層に形成されたはんだ層１６ａを同時に除去する。
これにより、レジスト膜Ｒのパターン開口部Ｐ内に形成
されたはんだ層１６のみを残すことができる。次に、図
８（ｅ）に示すように、熱処理を行ってはんだ層１６を
溶融させ、表面張力により球形となった状態で冷却、固
化することではんだボールのバンプ１６ｂを形成する。
フによりレジスト膜Ｒを除去することで、レジスト膜Ｒ
の上層に形成されたはんだ層１６ａを同時に除去する。
これにより、レジスト膜Ｒのパターン開口部Ｐ内に形成
されたはんだ層１６のみを残すことができる。次に、図
８（ｅ）に示すように、熱処理を行ってはんだ層１６を
溶融させ、表面張力により球形となった状態で冷却、固
化することではんだボールのバンプ１６ｂを形成する。
【００１１】ところで、上記の従来のバンプを形成する
方法において、仕上がり後のはんだボールのバンプの大
きさは、レジスト膜Ｒのパターン開口部Ｐ内に形成する
はんだ層１６の膜厚に依存する。はんだ層１６の膜厚と
しては、レジスト膜Ｒのパターンにも依存するが、プリ
ント配線基板（実装基板）への実装時の接続強度の信頼
性を考慮して、通常３０μｍ程度の厚さが要求される。
方法において、仕上がり後のはんだボールのバンプの大
きさは、レジスト膜Ｒのパターン開口部Ｐ内に形成する
はんだ層１６の膜厚に依存する。はんだ層１６の膜厚と
しては、レジスト膜Ｒのパターンにも依存するが、プリ
ント配線基板（実装基板）への実装時の接続強度の信頼
性を考慮して、通常３０μｍ程度の厚さが要求される。
【００１２】上記に従って、はんだ層１６の膜厚を３０
μｍ程度にすると、はんだ層１６をパターン加工するた
めのリフトオフ法に必要なレジスト膜Ｒの膜厚は３０μ
ｍ以上のかなり厚いものが必要となり、この厚さのため
にフォトリソグラフィー工程において精度良く安定して
パターン形成することが難しくなっている。
μｍ程度にすると、はんだ層１６をパターン加工するた
めのリフトオフ法に必要なレジスト膜Ｒの膜厚は３０μ
ｍ以上のかなり厚いものが必要となり、この厚さのため
にフォトリソグラフィー工程において精度良く安定して
パターン形成することが難しくなっている。
【００１３】即ち、作業環境や処理条件のわずかな変動
で解像不良を起こし、図７（ｂ）に示すように、パター
ン開口部Ｐ内に薄いレジスト膜が残されたり、現像液の
洗浄残りなどが発生し、導電膜（ＢＬＭ膜）１４の表面
が清浄に保たれなくなってしまう。薄いレジスト膜や現
像液の洗浄残りなどの絶縁性の不純物をスカム（残渣）
Ｒａと総称する。図面上は、便宜上実際に残されるスカ
ム（残渣）よりも厚膜に描いている。上記のようにスカ
ムＲａが発生すると、導電膜（ＢＬＭ膜）１４とバンプ
１６ｂの間で良好に電気的コンタクトが取れないという
問題が発生する。さらに極端な場合には、導電膜（ＢＬ
Ｍ膜）１４とバンプ１６ｂの間の密着力が低下してしま
い、バンプを形成した半導体チップを実装基板にフリッ
プチップ実装して組み立てた後の製品デバイスのバンプ
接合部の強度が確保できず、製品セットの信頼性や耐久
性にもその悪影響が及んでしまうこととなる。
で解像不良を起こし、図７（ｂ）に示すように、パター
ン開口部Ｐ内に薄いレジスト膜が残されたり、現像液の
洗浄残りなどが発生し、導電膜（ＢＬＭ膜）１４の表面
が清浄に保たれなくなってしまう。薄いレジスト膜や現
像液の洗浄残りなどの絶縁性の不純物をスカム（残渣）
Ｒａと総称する。図面上は、便宜上実際に残されるスカ
ム（残渣）よりも厚膜に描いている。上記のようにスカ
ムＲａが発生すると、導電膜（ＢＬＭ膜）１４とバンプ
１６ｂの間で良好に電気的コンタクトが取れないという
問題が発生する。さらに極端な場合には、導電膜（ＢＬ
Ｍ膜）１４とバンプ１６ｂの間の密着力が低下してしま
い、バンプを形成した半導体チップを実装基板にフリッ
プチップ実装して組み立てた後の製品デバイスのバンプ
接合部の強度が確保できず、製品セットの信頼性や耐久
性にもその悪影響が及んでしまうこととなる。
【００１４】上記の問題を避けるために、レジスト膜Ｒ
のパターン加工後に、Ａｒなどの不活性ガスをプロセス
ガスに用いたスパッタリングエッチングにより、パター
ン開口部内のスカムＲａを除去する（以下、ディスカム
ともいう）を行う方法が開発されている。
のパターン加工後に、Ａｒなどの不活性ガスをプロセス
ガスに用いたスパッタリングエッチングにより、パター
ン開口部内のスカムＲａを除去する（以下、ディスカム
ともいう）を行う方法が開発されている。
【００１５】上記の方法について図面を参照して説明す
る。まず、図２（ａ）に示すように、例えばスパッタリ
ング法やエッチングなどにより半導体チップの回路パタ
ーンが形成された半導体ウェーハ１０上にアルミニウム
−銅合金などからなるパッド電極１１をパターン形成
し、その上層に例えば窒化シリコン層あるいはポリイミ
ド膜などからなる表面保護膜１３を全面に被覆して形成
する。表面保護膜１３のパッド電極１１部分を開口した
後、例えばスパッタリング法によりクロム、銅、金の積
層体である導電膜（ＢＬＭ膜）１４をパッド電極１１に
接続するようにパターン形成する。
る。まず、図２（ａ）に示すように、例えばスパッタリ
ング法やエッチングなどにより半導体チップの回路パタ
ーンが形成された半導体ウェーハ１０上にアルミニウム
−銅合金などからなるパッド電極１１をパターン形成
し、その上層に例えば窒化シリコン層あるいはポリイミ
ド膜などからなる表面保護膜１３を全面に被覆して形成
する。表面保護膜１３のパッド電極１１部分を開口した
後、例えばスパッタリング法によりクロム、銅、金の積
層体である導電膜（ＢＬＭ膜）１４をパッド電極１１に
接続するようにパターン形成する。
【００１６】次に、図２（ｂ）に示すように、フォトリ
ソグラフィー工程により、導電膜（ＢＬＭ膜）１４形成
領域にパターン開口部Ｐを有するレジスト膜Ｒをパター
ン形成する。このとき、レジスト膜Ｒのパターン開口部
Ｐ内に薄いレジスト膜や現像液の洗浄残りなどからなる
スカムＲａが残存している。
ソグラフィー工程により、導電膜（ＢＬＭ膜）１４形成
領域にパターン開口部Ｐを有するレジスト膜Ｒをパター
ン形成する。このとき、レジスト膜Ｒのパターン開口部
Ｐ内に薄いレジスト膜や現像液の洗浄残りなどからなる
スカムＲａが残存している。
【００１７】次に、図２（ｃ）に示すように、例えばＡ
ｒ+ などのプラズマ中の不活性ガスイオンＥを用いたス
パッタリングエッチングなどを行うことで、レジスト膜
Ｒのパターン開口部Ｐに残されたスカム（残渣）Ｒａや
導電膜（ＢＬＭ膜）１４表面の酸化物が効果的に除去さ
れ、開口部における導電膜（ＢＬＭ膜）１４の表面を清
浄化する。
ｒ+ などのプラズマ中の不活性ガスイオンＥを用いたス
パッタリングエッチングなどを行うことで、レジスト膜
Ｒのパターン開口部Ｐに残されたスカム（残渣）Ｒａや
導電膜（ＢＬＭ膜）１４表面の酸化物が効果的に除去さ
れ、開口部における導電膜（ＢＬＭ膜）１４の表面を清
浄化する。
【００１８】次に、図３（ｄ）に示すように、例えば真
空蒸着法により全面にはんだ層を成膜することで、レジ
スト膜Ｒのパターン開口部Ｐ内にはんだ層１６を形成す
る。このとき、レジスト膜Ｒの上層にもはんだ層１６ａ
が形成される。
空蒸着法により全面にはんだ層を成膜することで、レジ
スト膜Ｒのパターン開口部Ｐ内にはんだ層１６を形成す
る。このとき、レジスト膜Ｒの上層にもはんだ層１６ａ
が形成される。
【００１９】次に、図３（ｅ）に示すように、リフトオ
フによりレジスト膜Ｒを除去することで、レジスト膜Ｒ
の上層に形成されたはんだ層１６ａを同時に除去する。
これにより、レジスト膜Ｒのパターン開口部Ｐ内に形成
されたはんだ層１６のみを残すことができる。
フによりレジスト膜Ｒを除去することで、レジスト膜Ｒ
の上層に形成されたはんだ層１６ａを同時に除去する。
これにより、レジスト膜Ｒのパターン開口部Ｐ内に形成
されたはんだ層１６のみを残すことができる。
【００２０】次に、図３（ｆ）に示すように、熱処理を
行ってはんだ層１６を溶融させ、表面張力により球形と
なった状態で冷却、固化することではんだボールのバン
プ１６ｂを形成する。
行ってはんだ層１６を溶融させ、表面張力により球形と
なった状態で冷却、固化することではんだボールのバン
プ１６ｂを形成する。
【００２１】
【発明が解決しようとする課題】しかしながら、上記の
スパッタリングエッチングによりスカムを除去する工程
は、通常高真空プラズマを用いて行うが、ウェーハの処
理枚数を重ねると、プラズマ処理を行うプラズマ処理装
置の処理室内壁面上に、レジスト膜パターンからスパッ
タリング除去された有機物の蓄積が進行する。ここで、
蓄積する有機物は完全な絶縁体ではなく、ある程度の導
電性を有しているので、プラズマ処理室のインピーダン
スが変化してしまうためにマッチングがずれやすくな
り、場合によってはプラズマ処理装置のオートチューニ
ング機能でカバーできる範囲を越えてマッチングがずれ
てしまうので、スパッタリングエッチングをするための
プラズマ放電状態をばらつかせてしまい、場合によって
は放電がスムーズに立ち上がらなくなり、さらには初期
の放電特性が不安定となってレジスト膜などからなるス
カムに対するエッチオフ量などの処理特性にばらつきが
発生し、処理特性のウェーハ面内均一性が悪化してしま
うことがある。上記の問題は、プラズマ処理室が石英な
どの絶縁体で構成されている、ＩＣＰ（Inductively Co
upled Plasma）型やＴＣＰ（Transfer Coupled Plasma
）型などの高密度プラズマ源を用いるプラズマエッチ
ング装置において特に顕著となる。上記のスカム除去の
処理特性のばらつきは、量産プロセスの再現性を低下さ
せ、仕上がりのバンプの接続抵抗を不安定にさせるな
ど、半導体装置の製造歩留りを下げる要因となる。
スパッタリングエッチングによりスカムを除去する工程
は、通常高真空プラズマを用いて行うが、ウェーハの処
理枚数を重ねると、プラズマ処理を行うプラズマ処理装
置の処理室内壁面上に、レジスト膜パターンからスパッ
タリング除去された有機物の蓄積が進行する。ここで、
蓄積する有機物は完全な絶縁体ではなく、ある程度の導
電性を有しているので、プラズマ処理室のインピーダン
スが変化してしまうためにマッチングがずれやすくな
り、場合によってはプラズマ処理装置のオートチューニ
ング機能でカバーできる範囲を越えてマッチングがずれ
てしまうので、スパッタリングエッチングをするための
プラズマ放電状態をばらつかせてしまい、場合によって
は放電がスムーズに立ち上がらなくなり、さらには初期
の放電特性が不安定となってレジスト膜などからなるス
カムに対するエッチオフ量などの処理特性にばらつきが
発生し、処理特性のウェーハ面内均一性が悪化してしま
うことがある。上記の問題は、プラズマ処理室が石英な
どの絶縁体で構成されている、ＩＣＰ（Inductively Co
upled Plasma）型やＴＣＰ（Transfer Coupled Plasma
）型などの高密度プラズマ源を用いるプラズマエッチ
ング装置において特に顕著となる。上記のスカム除去の
処理特性のばらつきは、量産プロセスの再現性を低下さ
せ、仕上がりのバンプの接続抵抗を不安定にさせるな
ど、半導体装置の製造歩留りを下げる要因となる。
【００２２】本発明は上記の問題を鑑みなされたもので
あり、本発明は、ウェーハ処理枚数を重ねても、安定な
処理により導電膜（ＢＬＭ膜）とバンプとの接合界面に
おける電気抵抗の上昇や接合強度の低下などを抑制し、
接続信頼性を向上させることができる半導体装置の製造
方法を提供することを目的とする。
あり、本発明は、ウェーハ処理枚数を重ねても、安定な
処理により導電膜（ＢＬＭ膜）とバンプとの接合界面に
おける電気抵抗の上昇や接合強度の低下などを抑制し、
接続信頼性を向上させることができる半導体装置の製造
方法を提供することを目的とする。
【００２３】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置の製造方法は、半導体チップの
回路パターンに接続するパッド電極が形成された半導体
ウェーハ上に前記パッド電極に接続するようにバンプを
形成する半導体装置の製造方法であって、前記半導体ウ
ェーハ上に、前記パッド電極に接続する導電膜を形成す
る工程と、前記導電膜の上層にマスク層を形成する工程
と、バンプ形成位置において前記マスク層に開口部をパ
ターン形成する工程と、ダミーウェーハ上に絶縁体を堆
積させる工程と、前記ダミーウェーハ上に堆積された絶
縁体をプラズマエッチングにより除去する工程と、前記
プラズマエッチングを行うプラズマ処理室において、プ
ラズマ処理により前記開口部における前記導電膜表面を
清浄化する工程と、前記開口部において前記導電膜の上
層にバンプを形成する工程とを有する。
め、本発明の半導体装置の製造方法は、半導体チップの
回路パターンに接続するパッド電極が形成された半導体
ウェーハ上に前記パッド電極に接続するようにバンプを
形成する半導体装置の製造方法であって、前記半導体ウ
ェーハ上に、前記パッド電極に接続する導電膜を形成す
る工程と、前記導電膜の上層にマスク層を形成する工程
と、バンプ形成位置において前記マスク層に開口部をパ
ターン形成する工程と、ダミーウェーハ上に絶縁体を堆
積させる工程と、前記ダミーウェーハ上に堆積された絶
縁体をプラズマエッチングにより除去する工程と、前記
プラズマエッチングを行うプラズマ処理室において、プ
ラズマ処理により前記開口部における前記導電膜表面を
清浄化する工程と、前記開口部において前記導電膜の上
層にバンプを形成する工程とを有する。
【００２４】上記の本発明の半導体装置の製造方法は、
好適には、前記ダミーウェーハ上に堆積された絶縁体を
プラズマエッチングにより除去する工程においては、前
記プラズマエッチングを行うプラズマ処理室の内壁面上
に前記絶縁体を堆積させる。
好適には、前記ダミーウェーハ上に堆積された絶縁体を
プラズマエッチングにより除去する工程においては、前
記プラズマエッチングを行うプラズマ処理室の内壁面上
に前記絶縁体を堆積させる。
【００２５】上記の本発明の半導体装置の製造方法は、
好適には、前記ダミーウェーハ上に堆積させる絶縁体が
酸化シリコン膜である。
好適には、前記ダミーウェーハ上に堆積させる絶縁体が
酸化シリコン膜である。
【００２６】上記の本発明の半導体装置の製造方法は、
好適には、複数枚の前記半導体ウェーハ上に前記パッド
電極に接続するようにバンプを形成する半導体装置の製
造方法であって、所定枚数の前記半導体ウェーハに対し
て、プラズマ処理により前記開口部における前記導電膜
表面を清浄化する毎に、前記ダミーウェーハ上に堆積さ
れた絶縁体をプラズマエッチングにより除去する工程を
行う。
好適には、複数枚の前記半導体ウェーハ上に前記パッド
電極に接続するようにバンプを形成する半導体装置の製
造方法であって、所定枚数の前記半導体ウェーハに対し
て、プラズマ処理により前記開口部における前記導電膜
表面を清浄化する毎に、前記ダミーウェーハ上に堆積さ
れた絶縁体をプラズマエッチングにより除去する工程を
行う。
【００２７】上記の本発明の半導体装置の製造方法は、
好適には、複数枚の前記半導体ウェーハ上に前記パッド
電極に接続するようにバンプを形成する半導体装置の製
造方法であって、前記プラズマ処理室の内壁表面の絶縁
抵抗を測定し、前記プラズマ処理室の内壁表面の絶縁抵
抗が所定の値以下になった時点で、前記ダミーウェーハ
上に堆積された絶縁体をプラズマエッチングにより除去
する工程を行う。
好適には、複数枚の前記半導体ウェーハ上に前記パッド
電極に接続するようにバンプを形成する半導体装置の製
造方法であって、前記プラズマ処理室の内壁表面の絶縁
抵抗を測定し、前記プラズマ処理室の内壁表面の絶縁抵
抗が所定の値以下になった時点で、前記ダミーウェーハ
上に堆積された絶縁体をプラズマエッチングにより除去
する工程を行う。
【００２８】上記の本発明の半導体装置の製造方法は、
好適には、前記バンプを形成する工程が、前記開口部内
および前記マスク層の上層に導電体を堆積する工程と、
前記マスク層を除去することで同時に前記開口部内に堆
積させた前記導電体を残しながら前記マスク層の上層に
堆積させた前記導電体を除去する工程と、前記導電体を
球形に加工して前記バンプとする工程とを含む。さらに
好適には、前記マスク層としてレジスト膜を形成する。
また、さらに好適には、前記導電体としてはんだ層を形
成し、前記バンプとしてはんだボールバンプを形成す
る。
好適には、前記バンプを形成する工程が、前記開口部内
および前記マスク層の上層に導電体を堆積する工程と、
前記マスク層を除去することで同時に前記開口部内に堆
積させた前記導電体を残しながら前記マスク層の上層に
堆積させた前記導電体を除去する工程と、前記導電体を
球形に加工して前記バンプとする工程とを含む。さらに
好適には、前記マスク層としてレジスト膜を形成する。
また、さらに好適には、前記導電体としてはんだ層を形
成し、前記バンプとしてはんだボールバンプを形成す
る。
【００２９】上記の本発明の半導体装置の製造方法は、
好適には、前記開口部における前記導電膜表面を清浄化
する工程においては、不活性ガスのプラズマによりスパ
ッタリングエッチングを行う。
好適には、前記開口部における前記導電膜表面を清浄化
する工程においては、不活性ガスのプラズマによりスパ
ッタリングエッチングを行う。
【００３０】上記の本発明の半導体装置の製造方法は、
好適には、前記開口部における前記導電膜表面を清浄化
する工程においては、前記開口部に残された残渣を除去
する。また、好適には、前記開口部における前記導電膜
表面を清浄化する工程においては、前記開口部における
前記導電膜表面の酸化物を除去する。
好適には、前記開口部における前記導電膜表面を清浄化
する工程においては、前記開口部に残された残渣を除去
する。また、好適には、前記開口部における前記導電膜
表面を清浄化する工程においては、前記開口部における
前記導電膜表面の酸化物を除去する。
【００３１】上記の本発明の半導体装置の製造方法は、
半導体ウェーハ上に、パッド電極に接続する導電膜を形
成し、導電膜の上層にマスク層を形成し、バンプ形成位
置においてマスク層に開口部をパターン形成する。次
に、例えば所定枚数の半導体ウェーハに対して、プラズ
マ処理により開口部における導電膜表面を清浄化する毎
に、あるいは、プラズマ処理室の内壁表面の絶縁抵抗を
測定し、プラズマ処理室の内壁表面の絶縁抵抗が所定の
値以下になった時点で、予め、ダミーウェーハ上に酸化
シリコン膜などの絶縁体を堆積させ、ダミーウェーハ上
に堆積された絶縁体をプラズマエッチングにより除去し
て、プラズマ処理室の内壁面上に絶縁体を堆積させる。
次に、前記プラズマエッチングを行うプラズマ処理室に
おいて、プラズマ処理により開口部における導電膜表面
を清浄化する。次に、開口部において導電膜の上層にバ
ンプを形成する。
半導体ウェーハ上に、パッド電極に接続する導電膜を形
成し、導電膜の上層にマスク層を形成し、バンプ形成位
置においてマスク層に開口部をパターン形成する。次
に、例えば所定枚数の半導体ウェーハに対して、プラズ
マ処理により開口部における導電膜表面を清浄化する毎
に、あるいは、プラズマ処理室の内壁表面の絶縁抵抗を
測定し、プラズマ処理室の内壁表面の絶縁抵抗が所定の
値以下になった時点で、予め、ダミーウェーハ上に酸化
シリコン膜などの絶縁体を堆積させ、ダミーウェーハ上
に堆積された絶縁体をプラズマエッチングにより除去し
て、プラズマ処理室の内壁面上に絶縁体を堆積させる。
次に、前記プラズマエッチングを行うプラズマ処理室に
おいて、プラズマ処理により開口部における導電膜表面
を清浄化する。次に、開口部において導電膜の上層にバ
ンプを形成する。
【００３２】上記の本発明の半導体装置の製造方法によ
れば、はんだ層をパターン形成するためのレジスト膜の
開口部に形成され、レジスト膜や洗浄液の残渣や自然酸
化膜などからなるスカムをスパッタリングエッチングに
より除去する前に、予めダミーウェーハ上に絶縁体を堆
積させ、導電膜表面の清浄化処理を行うプラズマ処理室
において、ダミーウェーハ上に堆積された絶縁体をプラ
ズマエッチングにより除去して、プラズマ処理室の内壁
面上に絶縁体を堆積させておくので、プラズマ処理室の
内壁面の絶縁性が向上し、プラズマ発生時のインピーダ
ンスマッチングが容易にとれるようになり、スパッタリ
ングエッチングをするためのプラズマ放電状態のばらつ
きを抑制し、ディスカム処理を連続して大量に行った場
合でもプロセス性能が安定化し、製造ラインで再現性高
く、高い歩留りを実現することができる。従って、導電
膜（ＢＬＭ膜）の上層に形成されるレジスト膜などから
なるスカムの除去をウェーハ処理枚数を重ねても安定な
処理により行うことができ、導電膜（ＢＬＭ膜）とバン
プとの接合界面における電気抵抗の上昇や接合強度の低
下などを抑制し、接続信頼性を向上させることができ
る。これにより、微細な設計ルールで設計される高集積
化、高性能、高信頼性を要求される半導体装置の製造方
法において特に効果的に、フリップチップ実装して組み
立てられる製品デバイスの信頼性および耐久性を向上さ
せることができる。
れば、はんだ層をパターン形成するためのレジスト膜の
開口部に形成され、レジスト膜や洗浄液の残渣や自然酸
化膜などからなるスカムをスパッタリングエッチングに
より除去する前に、予めダミーウェーハ上に絶縁体を堆
積させ、導電膜表面の清浄化処理を行うプラズマ処理室
において、ダミーウェーハ上に堆積された絶縁体をプラ
ズマエッチングにより除去して、プラズマ処理室の内壁
面上に絶縁体を堆積させておくので、プラズマ処理室の
内壁面の絶縁性が向上し、プラズマ発生時のインピーダ
ンスマッチングが容易にとれるようになり、スパッタリ
ングエッチングをするためのプラズマ放電状態のばらつ
きを抑制し、ディスカム処理を連続して大量に行った場
合でもプロセス性能が安定化し、製造ラインで再現性高
く、高い歩留りを実現することができる。従って、導電
膜（ＢＬＭ膜）の上層に形成されるレジスト膜などから
なるスカムの除去をウェーハ処理枚数を重ねても安定な
処理により行うことができ、導電膜（ＢＬＭ膜）とバン
プとの接合界面における電気抵抗の上昇や接合強度の低
下などを抑制し、接続信頼性を向上させることができ
る。これにより、微細な設計ルールで設計される高集積
化、高性能、高信頼性を要求される半導体装置の製造方
法において特に効果的に、フリップチップ実装して組み
立てられる製品デバイスの信頼性および耐久性を向上さ
せることができる。
【００３３】また、上記の目的を達成するため、本発明
の半導体装置の製造方法は、半導体チップの回路パター
ンに接続するパッド電極が形成された半導体ウェーハ上
に前記パッド電極に接続するようにバンプを形成する半
導体装置の製造方法であって、前記半導体ウェーハ上
に、前記パッド電極に接続する導電膜を形成する工程
と、前記導電膜の上層にマスク層を形成する工程と、バ
ンプ形成位置において前記マスク層に開口部をパターン
形成する工程と、プラズマ処理室の内壁面のドライクリ
ーニング処理を行う工程と、前記プラズマ処理室におい
て、プラズマ処理により前記開口部における前記導電膜
表面を清浄化する工程と、前記開口部において前記導電
膜の上層にバンプを形成する工程とを有する。
の半導体装置の製造方法は、半導体チップの回路パター
ンに接続するパッド電極が形成された半導体ウェーハ上
に前記パッド電極に接続するようにバンプを形成する半
導体装置の製造方法であって、前記半導体ウェーハ上
に、前記パッド電極に接続する導電膜を形成する工程
と、前記導電膜の上層にマスク層を形成する工程と、バ
ンプ形成位置において前記マスク層に開口部をパターン
形成する工程と、プラズマ処理室の内壁面のドライクリ
ーニング処理を行う工程と、前記プラズマ処理室におい
て、プラズマ処理により前記開口部における前記導電膜
表面を清浄化する工程と、前記開口部において前記導電
膜の上層にバンプを形成する工程とを有する。
【００３４】上記の本発明の半導体装置の製造方法は、
好適には、前記プラズマ処理室の内壁面のドライクリー
ニング処理を行う工程においては、少なくとも酸素を含
有するガスを用いたプラズマ処理により行う。
好適には、前記プラズマ処理室の内壁面のドライクリー
ニング処理を行う工程においては、少なくとも酸素を含
有するガスを用いたプラズマ処理により行う。
【００３５】上記の本発明の半導体装置の製造方法は、
好適には、複数枚の前記半導体ウェーハ上に前記パッド
電極に接続するようにバンプを形成する半導体装置の製
造方法であって、所定枚数の前記半導体ウェーハに対し
て、プラズマ処理により前記開口部における前記導電膜
表面を清浄化する毎に、前記プラズマ処理室の内壁面の
ドライクリーニング処理を行う。さらに好適には、所定
枚数の前記半導体ウェーハに対して、プラズマ処理によ
り前記開口部における前記導電膜表面を清浄化する毎
に、前記プラズマ処理室において、表面に絶縁体が堆積
されたダミーウェーハ上に対してプラズマエッチングに
より前記絶縁体を除去する工程を行い、さらに前記ダミ
ーウェーハ上に堆積された絶縁体をプラズマエッチング
により除去する工程を所定回数行う毎に、前記プラズマ
処理室の内壁面のドライクリーニング処理を行う。
好適には、複数枚の前記半導体ウェーハ上に前記パッド
電極に接続するようにバンプを形成する半導体装置の製
造方法であって、所定枚数の前記半導体ウェーハに対し
て、プラズマ処理により前記開口部における前記導電膜
表面を清浄化する毎に、前記プラズマ処理室の内壁面の
ドライクリーニング処理を行う。さらに好適には、所定
枚数の前記半導体ウェーハに対して、プラズマ処理によ
り前記開口部における前記導電膜表面を清浄化する毎
に、前記プラズマ処理室において、表面に絶縁体が堆積
されたダミーウェーハ上に対してプラズマエッチングに
より前記絶縁体を除去する工程を行い、さらに前記ダミ
ーウェーハ上に堆積された絶縁体をプラズマエッチング
により除去する工程を所定回数行う毎に、前記プラズマ
処理室の内壁面のドライクリーニング処理を行う。
【００３６】上記の本発明の半導体装置の製造方法は、
好適には、複数枚の前記半導体ウェーハ上に前記パッド
電極に接続するようにバンプを形成する半導体装置の製
造方法であって、前記プラズマ処理室の内壁表面の絶縁
抵抗を測定し、前記プラズマ処理室の内壁表面の絶縁抵
抗が所定の値以下になった時点で、前記プラズマ処理室
の内壁面のドライクリーニング処理を行う。
好適には、複数枚の前記半導体ウェーハ上に前記パッド
電極に接続するようにバンプを形成する半導体装置の製
造方法であって、前記プラズマ処理室の内壁表面の絶縁
抵抗を測定し、前記プラズマ処理室の内壁表面の絶縁抵
抗が所定の値以下になった時点で、前記プラズマ処理室
の内壁面のドライクリーニング処理を行う。
【００３７】上記の本発明の半導体装置の製造方法は、
好適には、前記バンプを形成する工程が、前記開口部内
および前記マスク層の上層に導電体を堆積する工程と、
前記マスク層を除去することで同時に前記開口部内に堆
積させた前記導電体を残しながら前記マスク層の上層に
堆積させた前記導電体を除去する工程と、前記導電体を
球形に加工して前記バンプとする工程とを含む。さらに
好適には、前記マスク層としてレジスト膜を形成する。
また、さらに好適には、前記導電体としてはんだ層を形
成し、前記バンプとしてはんだボールバンプを形成す
る。
好適には、前記バンプを形成する工程が、前記開口部内
および前記マスク層の上層に導電体を堆積する工程と、
前記マスク層を除去することで同時に前記開口部内に堆
積させた前記導電体を残しながら前記マスク層の上層に
堆積させた前記導電体を除去する工程と、前記導電体を
球形に加工して前記バンプとする工程とを含む。さらに
好適には、前記マスク層としてレジスト膜を形成する。
また、さらに好適には、前記導電体としてはんだ層を形
成し、前記バンプとしてはんだボールバンプを形成す
る。
【００３８】上記の本発明の半導体装置の製造方法は、
好適には、前記開口部における前記導電膜表面を清浄化
する工程においては、不活性ガスのプラズマによりスパ
ッタリングエッチングを行う。
好適には、前記開口部における前記導電膜表面を清浄化
する工程においては、不活性ガスのプラズマによりスパ
ッタリングエッチングを行う。
【００３９】上記の本発明の半導体装置の製造方法は、
好適には、前記開口部における前記導電膜表面を清浄化
する工程においては、前記開口部に残された残渣を除去
する。また、好適には、前記開口部における前記導電膜
表面を清浄化する工程においては、前記開口部における
前記導電膜表面の酸化物を除去する。
好適には、前記開口部における前記導電膜表面を清浄化
する工程においては、前記開口部に残された残渣を除去
する。また、好適には、前記開口部における前記導電膜
表面を清浄化する工程においては、前記開口部における
前記導電膜表面の酸化物を除去する。
【００４０】上記の本発明の半導体装置の製造方法は、
半導体ウェーハ上に、パッド電極に接続する導電膜を形
成し、導電膜の上層にマスク層を形成し、バンプ形成位
置においてマスク層に開口部をパターン形成する。次
に、例えば所定枚数の前記半導体ウェーハに対して、プ
ラズマ処理により前記開口部における前記導電膜表面を
清浄化する毎に、あるいは、プラズマ処理室の内壁表面
の絶縁抵抗を測定し、前記プラズマ処理室の内壁表面の
絶縁抵抗が所定の値以下になった時点で、少なくとも酸
素を含有するガスを用いたプラズマ処理などにより、前
記プラズマ処理室の内壁面のドライクリーニング処理を
行う。次に、前記プラズマ処理室において、プラズマ処
理により前記開口部における前記導電膜表面を清浄化す
る。次に、開口部において導電膜の上層にバンプを形成
する。
半導体ウェーハ上に、パッド電極に接続する導電膜を形
成し、導電膜の上層にマスク層を形成し、バンプ形成位
置においてマスク層に開口部をパターン形成する。次
に、例えば所定枚数の前記半導体ウェーハに対して、プ
ラズマ処理により前記開口部における前記導電膜表面を
清浄化する毎に、あるいは、プラズマ処理室の内壁表面
の絶縁抵抗を測定し、前記プラズマ処理室の内壁表面の
絶縁抵抗が所定の値以下になった時点で、少なくとも酸
素を含有するガスを用いたプラズマ処理などにより、前
記プラズマ処理室の内壁面のドライクリーニング処理を
行う。次に、前記プラズマ処理室において、プラズマ処
理により前記開口部における前記導電膜表面を清浄化す
る。次に、開口部において導電膜の上層にバンプを形成
する。
【００４１】上記の本発明の半導体装置の製造方法によ
れば、はんだ層をパターン形成するためのレジスト膜の
開口部に形成され、レジスト膜や洗浄液の残渣や自然酸
化膜などからなるスカムをスパッタリングエッチングに
より除去する前に、予め、少なくとも酸素を含有するガ
スを用いたプラズマ処理などにより有機物の燃焼反応
（Ｃ＋Ｏ* →ＣＯ，ＣＯ2 ↑）をおこし、プラズマ処理
装置の処理室内壁面のドライクリーニング処理を行うの
で、プラズマ処理室の内壁面の絶縁性が向上し、プラズ
マ発生時のインピーダンスマッチングが容易にとれるよ
うになり、スパッタリングエッチングをするためのプラ
ズマ放電状態のばらつきを抑制し、ディスカム処理を連
続して大量に行った場合でもプロセス性能が安定化し、
製造ラインで再現性高く、高い歩留りを実現することが
できる。従って、導電膜（ＢＬＭ膜）の上層に形成され
るレジスト膜などからなるスカムの除去をウェーハ処理
枚数を重ねても安定な処理により行うことができ、導電
膜（ＢＬＭ膜）とバンプとの接合界面における電気抵抗
の上昇や接合強度の低下などを抑制し、接続信頼性を向
上させることができる。これにより、微細な設計ルール
で設計される高集積化、高性能、高信頼性を要求される
半導体装置の製造方法において特に効果的に、フリップ
チップ実装して組み立てられる製品デバイスの信頼性お
よび耐久性を向上させることができる。上記において、
前記プラズマ処理室の内壁表面の絶縁抵抗を測定して、
その絶縁抵抗の値を的確に把握し、所定の値以下になっ
た時点でプラズマ処理室の内壁面のドライクリーニング
処理を行うことにより、最適な時期に効率よくドライク
リーニング処理を行うことができる。
れば、はんだ層をパターン形成するためのレジスト膜の
開口部に形成され、レジスト膜や洗浄液の残渣や自然酸
化膜などからなるスカムをスパッタリングエッチングに
より除去する前に、予め、少なくとも酸素を含有するガ
スを用いたプラズマ処理などにより有機物の燃焼反応
（Ｃ＋Ｏ* →ＣＯ，ＣＯ2 ↑）をおこし、プラズマ処理
装置の処理室内壁面のドライクリーニング処理を行うの
で、プラズマ処理室の内壁面の絶縁性が向上し、プラズ
マ発生時のインピーダンスマッチングが容易にとれるよ
うになり、スパッタリングエッチングをするためのプラ
ズマ放電状態のばらつきを抑制し、ディスカム処理を連
続して大量に行った場合でもプロセス性能が安定化し、
製造ラインで再現性高く、高い歩留りを実現することが
できる。従って、導電膜（ＢＬＭ膜）の上層に形成され
るレジスト膜などからなるスカムの除去をウェーハ処理
枚数を重ねても安定な処理により行うことができ、導電
膜（ＢＬＭ膜）とバンプとの接合界面における電気抵抗
の上昇や接合強度の低下などを抑制し、接続信頼性を向
上させることができる。これにより、微細な設計ルール
で設計される高集積化、高性能、高信頼性を要求される
半導体装置の製造方法において特に効果的に、フリップ
チップ実装して組み立てられる製品デバイスの信頼性お
よび耐久性を向上させることができる。上記において、
前記プラズマ処理室の内壁表面の絶縁抵抗を測定して、
その絶縁抵抗の値を的確に把握し、所定の値以下になっ
た時点でプラズマ処理室の内壁面のドライクリーニング
処理を行うことにより、最適な時期に効率よくドライク
リーニング処理を行うことができる。
【００４２】
【発明の実施の形態】以下に、本発明の半導体装置の製
造方法の実施の形態について、図面を参照して説明す
る。
造方法の実施の形態について、図面を参照して説明す
る。
【００４３】第１実施形態 図１は本実施形態に係る半導体装置の製造方法により製
造した半導体装置の断面図である。半導体チップ１０’
のアルミニウムなどからなるパッド電極１１形成面は、
例えば窒化シリコン層からなる第１表面保護膜１２とポ
リイミド膜からなる第２表面保護膜１３が被覆してお
り、パッド電極１１部分が開口しており、この開口部に
おいてクロム、銅、金の積層膜などからなる導電膜１４
がパッド電極１１に接続して形成されている。この導電
膜は、ＢＬＭ（Ball Limitting Metal）膜と呼ばれるこ
とがある。さらに導電膜（ＢＬＭ膜）１４に接続して例
えば高融点はんだボールからなるバンプ１６ｂが形成さ
れている。以上のようにバンプ付半導体チップ１が構成
されている。
造した半導体装置の断面図である。半導体チップ１０’
のアルミニウムなどからなるパッド電極１１形成面は、
例えば窒化シリコン層からなる第１表面保護膜１２とポ
リイミド膜からなる第２表面保護膜１３が被覆してお
り、パッド電極１１部分が開口しており、この開口部に
おいてクロム、銅、金の積層膜などからなる導電膜１４
がパッド電極１１に接続して形成されている。この導電
膜は、ＢＬＭ（Ball Limitting Metal）膜と呼ばれるこ
とがある。さらに導電膜（ＢＬＭ膜）１４に接続して例
えば高融点はんだボールからなるバンプ１６ｂが形成さ
れている。以上のようにバンプ付半導体チップ１が構成
されている。
【００４４】一方、実装基板２は、例えばガラスエポキ
シ系材料よりなる基板２０の上面において、実装する半
導体チップ１のバンプ１６ｂの形成位置に対応する位置
に形成された銅などからなるランド（電極）２１と、ラ
ンド２１に接続して、基板２０の表面上あるいは裏面
上、もしくは両面上に形成されている図示しないプリン
ト配線部を有している。ランド２１部分を除く基板２０
表面はソルダーレジスト２３により被覆されている。
シ系材料よりなる基板２０の上面において、実装する半
導体チップ１のバンプ１６ｂの形成位置に対応する位置
に形成された銅などからなるランド（電極）２１と、ラ
ンド２１に接続して、基板２０の表面上あるいは裏面
上、もしくは両面上に形成されている図示しないプリン
ト配線部を有している。ランド２１部分を除く基板２０
表面はソルダーレジスト２３により被覆されている。
【００４５】上記のバンプ付半導体チップ１は、バンプ
１６ｂとランド２１を対応させて実装基板２上にマウン
トされており、共晶はんだ層１９によりバンプ１６ｂと
ランド２１とが機械的、電気的に接続されている。さら
に、バンプ付半導体チップ１と実装基板２の間隙部に
は、エポキシ樹脂などからなる封止樹脂３により封止さ
れている。
１６ｂとランド２１を対応させて実装基板２上にマウン
トされており、共晶はんだ層１９によりバンプ１６ｂと
ランド２１とが機械的、電気的に接続されている。さら
に、バンプ付半導体チップ１と実装基板２の間隙部に
は、エポキシ樹脂などからなる封止樹脂３により封止さ
れている。
【００４６】上記の半導体装置のバンプ付半導体チップ
の製造方法について図面を参照して説明する。まず、図
２（ａ）に示すように、例えばスパッタリング法やエッ
チングなどにより半導体チップの回路パターンが形成さ
れた半導体ウェーハ１０上にアルミニウム−銅合金など
からなるパッド電極１１をパターン形成し、その上層に
例えば窒化シリコン層あるいはポリイミド膜などからな
る表面保護膜１３を全面に被覆して形成する。表面保護
膜１３のパッド電極１１部分を開口した後、例えばスパ
ッタリング法によりクロム、銅、金の積層体である導電
膜（ＢＬＭ膜）１４をパッド電極１１に接続するように
パターン形成する。
の製造方法について図面を参照して説明する。まず、図
２（ａ）に示すように、例えばスパッタリング法やエッ
チングなどにより半導体チップの回路パターンが形成さ
れた半導体ウェーハ１０上にアルミニウム−銅合金など
からなるパッド電極１１をパターン形成し、その上層に
例えば窒化シリコン層あるいはポリイミド膜などからな
る表面保護膜１３を全面に被覆して形成する。表面保護
膜１３のパッド電極１１部分を開口した後、例えばスパ
ッタリング法によりクロム、銅、金の積層体である導電
膜（ＢＬＭ膜）１４をパッド電極１１に接続するように
パターン形成する。
【００４７】次に、図２（ｂ）に示すように、フォトリ
ソグラフィー工程により、導電膜（ＢＬＭ膜）１４形成
領域にパターン開口部Ｐを有するレジスト膜Ｒをパター
ン形成する。このとき、レジスト膜Ｒのパターン開口部
Ｐ内に薄いレジスト膜や現像液の洗浄残りなどからなる
スカムＲａが残存している。
ソグラフィー工程により、導電膜（ＢＬＭ膜）１４形成
領域にパターン開口部Ｐを有するレジスト膜Ｒをパター
ン形成する。このとき、レジスト膜Ｒのパターン開口部
Ｐ内に薄いレジスト膜や現像液の洗浄残りなどからなる
スカムＲａが残存している。
【００４８】次に、上記の半導体ウェーハ１０に対して
別途、シリコンウェーハ表面に約１μｍ程度の熱酸化膜
（酸化シリコン膜）などの無機絶縁膜を形成したダミー
ウェーハ（不図示）を準備し、例えば図４に示すような
トライオード型ＲＦプラズマ処理装置においてプラズマ
エッチング処理により酸化膜の除去を行う。上記のトラ
イオード型ＲＦプラズマ処理装置においては、プラズマ
処理室３０内に、陽極板３１と、陰極板となるウェーハ
ステージ３２が対向して配置され、ウェーハステージ３
２上に被処理ウェーハ３３が戴置される。陽極板３１に
はプラズマ生成電源３４が接続し、ウェーハステージ３
２には結合コンデンサ３５と基板バイアス電源３６が接
続しており、プラズマ処理室３０内には、陽極板３１
と、ウェーハステージ３２の間に接地電位の格子電極３
７が設けられている。プラズマ処理室３０内にプラズマ
原料ガスを導入し、各電極に所定の電圧を印加すること
でプラズマ処理室３０内にプラズマ３８が生成する。
別途、シリコンウェーハ表面に約１μｍ程度の熱酸化膜
（酸化シリコン膜）などの無機絶縁膜を形成したダミー
ウェーハ（不図示）を準備し、例えば図４に示すような
トライオード型ＲＦプラズマ処理装置においてプラズマ
エッチング処理により酸化膜の除去を行う。上記のトラ
イオード型ＲＦプラズマ処理装置においては、プラズマ
処理室３０内に、陽極板３１と、陰極板となるウェーハ
ステージ３２が対向して配置され、ウェーハステージ３
２上に被処理ウェーハ３３が戴置される。陽極板３１に
はプラズマ生成電源３４が接続し、ウェーハステージ３
２には結合コンデンサ３５と基板バイアス電源３６が接
続しており、プラズマ処理室３０内には、陽極板３１
と、ウェーハステージ３２の間に接地電位の格子電極３
７が設けられている。プラズマ処理室３０内にプラズマ
原料ガスを導入し、各電極に所定の電圧を印加すること
でプラズマ処理室３０内にプラズマ３８が生成する。
【００４９】上記の図４に示すトライオード型ＲＦプラ
ズマ処理装置を用いて、ダミーウェーハに対して酸化膜
を除去するプラズマ処理を行うには、例えば（エッチン
グガス種類および流量：Ａｒ＝２５ｓｃｃｍ、圧力：
０．７Ｐａ、ウェーハステージ温度：室温、プラズマソ
ース電圧：７００Ｗ（２ＭＨｚ）、基板バイアス電圧：
３５０Ｖ（１３．５６ＭＨｚ）、処理時間：１分）と
し、同一の条件で例えば５枚のダミーウェーハの処理を
行う。上記の条件下ではダミーウェーハ表面の最高到達
温度は概ね７０℃となる。
ズマ処理装置を用いて、ダミーウェーハに対して酸化膜
を除去するプラズマ処理を行うには、例えば（エッチン
グガス種類および流量：Ａｒ＝２５ｓｃｃｍ、圧力：
０．７Ｐａ、ウェーハステージ温度：室温、プラズマソ
ース電圧：７００Ｗ（２ＭＨｚ）、基板バイアス電圧：
３５０Ｖ（１３．５６ＭＨｚ）、処理時間：１分）と
し、同一の条件で例えば５枚のダミーウェーハの処理を
行う。上記の条件下ではダミーウェーハ表面の最高到達
温度は概ね７０℃となる。
【００５０】次に、図２（ｃ）に示すように、上記のダ
ミーウェーハの酸化膜の除去により内壁面上に酸化シリ
コン膜が堆積し、内壁表面の絶縁性が向上したプラズマ
処理室において、レジスト膜Ｒのパターン開口部Ｐ内に
薄いレジスト膜や現像液の洗浄残りなどからなるスカム
Ｒａが残存している半導体ウェーハ１０に対して、例え
ばＡｒ+ など、上記のダミーウェーハの酸化膜の除去条
件と同様のプラズマ処理により、不活性ガスのプラズマ
放電で生成したイオンを用いたスパッタリングエッチン
グなどを行うことで、レジスト膜Ｒのパターン開口部Ｐ
に残されたスカム（残渣）Ｒａや導電膜（ＢＬＭ膜）１
４表面の酸化物が効果的に除去され、開口部における導
電膜（ＢＬＭ膜）１４の表面を清浄化（ディスカム）す
る。
ミーウェーハの酸化膜の除去により内壁面上に酸化シリ
コン膜が堆積し、内壁表面の絶縁性が向上したプラズマ
処理室において、レジスト膜Ｒのパターン開口部Ｐ内に
薄いレジスト膜や現像液の洗浄残りなどからなるスカム
Ｒａが残存している半導体ウェーハ１０に対して、例え
ばＡｒ+ など、上記のダミーウェーハの酸化膜の除去条
件と同様のプラズマ処理により、不活性ガスのプラズマ
放電で生成したイオンを用いたスパッタリングエッチン
グなどを行うことで、レジスト膜Ｒのパターン開口部Ｐ
に残されたスカム（残渣）Ｒａや導電膜（ＢＬＭ膜）１
４表面の酸化物が効果的に除去され、開口部における導
電膜（ＢＬＭ膜）１４の表面を清浄化（ディスカム）す
る。
【００５１】次に、図３（ｄ）に示すように、例えば真
空蒸着法により全面にはんだ層を成膜することで、レジ
スト膜Ｒのパターン開口部Ｐ内にはんだ層１６を形成す
る。このとき、レジスト膜Ｒの上層にもはんだ層１６ａ
が形成される。
空蒸着法により全面にはんだ層を成膜することで、レジ
スト膜Ｒのパターン開口部Ｐ内にはんだ層１６を形成す
る。このとき、レジスト膜Ｒの上層にもはんだ層１６ａ
が形成される。
【００５２】次に、図３（ｅ）に示すように、リフトオ
フによりレジスト膜Ｒを除去することで、レジスト膜Ｒ
の上層に形成されたはんだ層１６ａを同時に除去する。
これにより、レジスト膜Ｒのパターン開口部Ｐ内に形成
されたはんだ層１６のみを残すことができる。
フによりレジスト膜Ｒを除去することで、レジスト膜Ｒ
の上層に形成されたはんだ層１６ａを同時に除去する。
これにより、レジスト膜Ｒのパターン開口部Ｐ内に形成
されたはんだ層１６のみを残すことができる。
【００５３】次に、図３（ｆ）に示すように、熱処理を
行ってはんだ層１６を溶融させ、表面張力により球形と
なった状態で冷却、固化することではんだボールのバン
プ１６ｂを形成する。
行ってはんだ層１６を溶融させ、表面張力により球形と
なった状態で冷却、固化することではんだボールのバン
プ１６ｂを形成する。
【００５４】上記の本実施形態の半導体装置の製造方法
によれば、はんだ層をパターン形成するためのレジスト
膜の開口部に形成され、レジスト膜や洗浄液の残渣や自
然酸化膜などからなるスカムをスパッタリングエッチン
グにより除去する前に、予めダミーウェーハ上に絶縁体
を堆積させ、導電膜表面の清浄化処理を行うプラズマ処
理室において、ダミーウェーハ上に堆積された絶縁体を
プラズマエッチングにより除去して、プラズマ処理室の
内壁面上に絶縁体を堆積させておくので、プラズマ処理
室の内壁面の絶縁性が向上し、プラズマ発生時のインピ
ーダンスマッチングが容易にとれるようになり、スパッ
タリングエッチングをするためのプラズマ放電状態のば
らつきを抑制し、ディスカム処理を連続して大量に行っ
た場合でもプロセス性能が安定化し、製造ラインで再現
性高く、高い歩留りを実現することができる。従って、
導電膜（ＢＬＭ膜）の上層に形成されるレジスト膜など
からなるスカムの除去をウェーハ処理枚数を重ねても安
定な処理により行うことができ、導電膜（ＢＬＭ膜）と
バンプとの接合界面における電気抵抗の上昇や接合強度
の低下などを抑制し、接続信頼性を向上させることがで
きる。これにより、微細な設計ルールで設計される高集
積化、高性能、高信頼性を要求される半導体装置の製造
方法において特に効果的に、フリップチップ実装して組
み立てられる製品デバイスの信頼性および耐久性を向上
させることができる。
によれば、はんだ層をパターン形成するためのレジスト
膜の開口部に形成され、レジスト膜や洗浄液の残渣や自
然酸化膜などからなるスカムをスパッタリングエッチン
グにより除去する前に、予めダミーウェーハ上に絶縁体
を堆積させ、導電膜表面の清浄化処理を行うプラズマ処
理室において、ダミーウェーハ上に堆積された絶縁体を
プラズマエッチングにより除去して、プラズマ処理室の
内壁面上に絶縁体を堆積させておくので、プラズマ処理
室の内壁面の絶縁性が向上し、プラズマ発生時のインピ
ーダンスマッチングが容易にとれるようになり、スパッ
タリングエッチングをするためのプラズマ放電状態のば
らつきを抑制し、ディスカム処理を連続して大量に行っ
た場合でもプロセス性能が安定化し、製造ラインで再現
性高く、高い歩留りを実現することができる。従って、
導電膜（ＢＬＭ膜）の上層に形成されるレジスト膜など
からなるスカムの除去をウェーハ処理枚数を重ねても安
定な処理により行うことができ、導電膜（ＢＬＭ膜）と
バンプとの接合界面における電気抵抗の上昇や接合強度
の低下などを抑制し、接続信頼性を向上させることがで
きる。これにより、微細な設計ルールで設計される高集
積化、高性能、高信頼性を要求される半導体装置の製造
方法において特に効果的に、フリップチップ実装して組
み立てられる製品デバイスの信頼性および耐久性を向上
させることができる。
【００５５】上記の本実施形態の半導体装置の製造方法
において、プラズマ処理によりレジスト膜の開口部にお
ける導電膜表面を清浄化する度に、ダミーウェーハ上に
堆積された絶縁体をプラズマエッチングにより除去する
工程を行ってもよいが、例えば複数枚の前記半導体ウェ
ーハを処理する場合には、所定枚数の半導体ウェーハに
対して、プラズマ処理により開口部における導電膜表面
を清浄化する毎に、ダミーウェーハ上に堆積された絶縁
体をプラズマエッチングにより除去する工程を行っても
よい。また、プラズマ処理室の内壁表面の絶縁抵抗を測
定する手段を有するプラズマ処理装置を用いて前記プラ
ズマ処理室の内壁表面の絶縁抵抗を測定し、その絶縁抵
抗の値を的確に把握し、所定の値以下になった時点でダ
ミーウェーハ上に堆積された絶縁体をプラズマエッチン
グにより除去することにより、最適な時期に効率よくプ
ラズマ処理室の内壁表面の絶縁性の確保を行うことがで
きる。
において、プラズマ処理によりレジスト膜の開口部にお
ける導電膜表面を清浄化する度に、ダミーウェーハ上に
堆積された絶縁体をプラズマエッチングにより除去する
工程を行ってもよいが、例えば複数枚の前記半導体ウェ
ーハを処理する場合には、所定枚数の半導体ウェーハに
対して、プラズマ処理により開口部における導電膜表面
を清浄化する毎に、ダミーウェーハ上に堆積された絶縁
体をプラズマエッチングにより除去する工程を行っても
よい。また、プラズマ処理室の内壁表面の絶縁抵抗を測
定する手段を有するプラズマ処理装置を用いて前記プラ
ズマ処理室の内壁表面の絶縁抵抗を測定し、その絶縁抵
抗の値を的確に把握し、所定の値以下になった時点でダ
ミーウェーハ上に堆積された絶縁体をプラズマエッチン
グにより除去することにより、最適な時期に効率よくプ
ラズマ処理室の内壁表面の絶縁性の確保を行うことがで
きる。
【００５６】第２実施形態 本実施形態に係る半導体装置は、実質的に第１実施形態
と同様であり、その製造方法も第１実施形態と同様であ
るが、図２（ｃ）に示すディスカム工程の前で、例えば
所定枚数の半導体ウェーハに対して、プラズマ処理によ
りレジスト膜の開口部における導電膜表面を清浄化する
毎に、例えば図５に示すようなＩＣＰ（Inductively Co
upled Plasma）高密度プラズマ処理装置を用いて、別途
用意するシリコンウェーハ表面に約１μｍ程度の熱酸化
膜を形成したダミーウェーハ（不図示）に対してプラズ
マエッチング処理により酸化膜の除去を行い、上記のダ
ミーウェーハの酸化膜の除去により内壁面上に酸化膜が
堆積し、内壁表面の絶縁性が向上したプラズマ処理室に
おいて、レジスト膜Ｒのパターン開口部Ｐ内に薄いレジ
スト膜や現像液の洗浄残りなどからなるスカムＲａが残
存している半導体ウェーハ１０に対して、プラズマ処理
によりレジスト膜Ｒのパターン開口部Ｐに残されたスカ
ム（残渣）Ｒａや導電膜（ＢＬＭ膜）１４表面の酸化物
を除去し、開口部における導電膜（ＢＬＭ膜）１４の表
面を清浄化（ディスカム）する。
と同様であり、その製造方法も第１実施形態と同様であ
るが、図２（ｃ）に示すディスカム工程の前で、例えば
所定枚数の半導体ウェーハに対して、プラズマ処理によ
りレジスト膜の開口部における導電膜表面を清浄化する
毎に、例えば図５に示すようなＩＣＰ（Inductively Co
upled Plasma）高密度プラズマ処理装置を用いて、別途
用意するシリコンウェーハ表面に約１μｍ程度の熱酸化
膜を形成したダミーウェーハ（不図示）に対してプラズ
マエッチング処理により酸化膜の除去を行い、上記のダ
ミーウェーハの酸化膜の除去により内壁面上に酸化膜が
堆積し、内壁表面の絶縁性が向上したプラズマ処理室に
おいて、レジスト膜Ｒのパターン開口部Ｐ内に薄いレジ
スト膜や現像液の洗浄残りなどからなるスカムＲａが残
存している半導体ウェーハ１０に対して、プラズマ処理
によりレジスト膜Ｒのパターン開口部Ｐに残されたスカ
ム（残渣）Ｒａや導電膜（ＢＬＭ膜）１４表面の酸化物
を除去し、開口部における導電膜（ＢＬＭ膜）１４の表
面を清浄化（ディスカム）する。
【００５７】上記のＩＣＰ高密度プラズマ処理装置にお
いては、プラズマ処理室３０内に上下方向に可動するウ
ェーハステージ３２が配置され、ウェーハステージ３２
上に被処理ウェーハ３３が戴置される。プラズマ処理室
３０の外周に誘導結合コイル３９が設けられ、ＩＣＰ電
源４０が接続しており、ウェーハステージ３２には結合
コンデンサ３５と基板バイアス電源３６が接続してい
る。プラズマ処理室３０内にプラズマ原料ガスを導入
し、各電極に所定の電圧を印加することでプラズマ処理
室３０内にプラズマ３８が生成する。さらに、プラズマ
処理室３０の内壁表面の絶縁抵抗を測定するためのプロ
ーブ電極４１が設けられており、絶縁抵抗測定装置４２
に配線４３により接続している構成とすることができ
る。
いては、プラズマ処理室３０内に上下方向に可動するウ
ェーハステージ３２が配置され、ウェーハステージ３２
上に被処理ウェーハ３３が戴置される。プラズマ処理室
３０の外周に誘導結合コイル３９が設けられ、ＩＣＰ電
源４０が接続しており、ウェーハステージ３２には結合
コンデンサ３５と基板バイアス電源３６が接続してい
る。プラズマ処理室３０内にプラズマ原料ガスを導入
し、各電極に所定の電圧を印加することでプラズマ処理
室３０内にプラズマ３８が生成する。さらに、プラズマ
処理室３０の内壁表面の絶縁抵抗を測定するためのプロ
ーブ電極４１が設けられており、絶縁抵抗測定装置４２
に配線４３により接続している構成とすることができ
る。
【００５８】図６は、上記のプローブ電極４１、絶縁抵
抗測定装置４２および配線４３の構成の模式図である。
プラズマ処理室３０の壁面３０ａに２か所の貫通口が開
口されて、２本のプローブ電極４１が挿入されており、
貫通口内壁とプローブ電極４１の間隙部が絶縁シールド
３０ｂにより埋め込まれている。絶縁抵抗測定装置４２
は、可変抵抗素子Ｒ１，Ｒ２、抵抗素子Ｒ３，Ｒ４、直
流電源ＰＳ、スイッチＳＷ、電圧計Ｖｄ、直流検流計Ｇ
などから構成されており、配線４３によりプローブ電極
４１に接続して形成されている。プラズマ処理室３０の
内壁面上にはレジスト膜などに由来する有機物などの堆
積物３０ｃが堆積しており、堆積物３０ｃの導電性や膜
厚などによりプラズマ処理室３０の内壁表面の絶縁抵抗
が変化するが、上記の絶縁抵抗測定装置４２によりこの
絶縁抵抗を測定することができる。
抗測定装置４２および配線４３の構成の模式図である。
プラズマ処理室３０の壁面３０ａに２か所の貫通口が開
口されて、２本のプローブ電極４１が挿入されており、
貫通口内壁とプローブ電極４１の間隙部が絶縁シールド
３０ｂにより埋め込まれている。絶縁抵抗測定装置４２
は、可変抵抗素子Ｒ１，Ｒ２、抵抗素子Ｒ３，Ｒ４、直
流電源ＰＳ、スイッチＳＷ、電圧計Ｖｄ、直流検流計Ｇ
などから構成されており、配線４３によりプローブ電極
４１に接続して形成されている。プラズマ処理室３０の
内壁面上にはレジスト膜などに由来する有機物などの堆
積物３０ｃが堆積しており、堆積物３０ｃの導電性や膜
厚などによりプラズマ処理室３０の内壁表面の絶縁抵抗
が変化するが、上記の絶縁抵抗測定装置４２によりこの
絶縁抵抗を測定することができる。
【００５９】上記の図５に示すＩＣＰ高密度プラズマ処
理装置を用いて、ダミーウェーハに対してプラズマエッ
チング処理を行う条件は、例えば（雰囲気ガス種類およ
び流量：Ａｒ＝３０ｓｃｃｍ、圧力：０．１３Ｐａ、ウ
ェーハステージ温度：５０℃、ＩＣＰ電源パワー：１０
００Ｗ（４５０Ｈｚ）、基板バイアス電圧：５０Ｖ（１
３．５６ＭＨｚ）、処理時間：３０秒）とし、同一の条
件で例えば５枚のダミーウェーハの処理を行う。上記の
条件下ではダミーウェーハ表面の最高到達温度は概ね７
０℃となる。次に、上記のダミーウェーハの酸化膜の除
去により内壁面上に酸化膜が堆積し、内壁表面の絶縁性
が向上したプラズマ処理室において、レジスト膜Ｒのパ
ターン開口部Ｐ内に薄いレジスト膜や現像液の洗浄残り
などからなるスカムＲａが残存している半導体ウェーハ
１０に対して、例えばＡｒ+ など、上記のダミーウェー
ハの酸化膜の除去条件と同様のプラズマ処理により、不
活性ガスのプラズマ放電で生成したイオンを用いたスパ
ッタリングエッチングなどを行うことで、レジスト膜Ｒ
のパターン開口部Ｐに残されたスカム（残渣）Ｒａや導
電膜（ＢＬＭ膜）１４表面の酸化物が効果的に除去さ
れ、開口部における導電膜（ＢＬＭ膜）１４の表面を清
浄化（ディスカム）する。
理装置を用いて、ダミーウェーハに対してプラズマエッ
チング処理を行う条件は、例えば（雰囲気ガス種類およ
び流量：Ａｒ＝３０ｓｃｃｍ、圧力：０．１３Ｐａ、ウ
ェーハステージ温度：５０℃、ＩＣＰ電源パワー：１０
００Ｗ（４５０Ｈｚ）、基板バイアス電圧：５０Ｖ（１
３．５６ＭＨｚ）、処理時間：３０秒）とし、同一の条
件で例えば５枚のダミーウェーハの処理を行う。上記の
条件下ではダミーウェーハ表面の最高到達温度は概ね７
０℃となる。次に、上記のダミーウェーハの酸化膜の除
去により内壁面上に酸化膜が堆積し、内壁表面の絶縁性
が向上したプラズマ処理室において、レジスト膜Ｒのパ
ターン開口部Ｐ内に薄いレジスト膜や現像液の洗浄残り
などからなるスカムＲａが残存している半導体ウェーハ
１０に対して、例えばＡｒ+ など、上記のダミーウェー
ハの酸化膜の除去条件と同様のプラズマ処理により、不
活性ガスのプラズマ放電で生成したイオンを用いたスパ
ッタリングエッチングなどを行うことで、レジスト膜Ｒ
のパターン開口部Ｐに残されたスカム（残渣）Ｒａや導
電膜（ＢＬＭ膜）１４表面の酸化物が効果的に除去さ
れ、開口部における導電膜（ＢＬＭ膜）１４の表面を清
浄化（ディスカム）する。
【００６０】上記のダミーウェーハ上に堆積された絶縁
体をプラズマエッチングにより除去する工程を所定回数
行った後に、またはダミーウェーハ上に堆積された絶縁
体をプラズマエッチングにより除去する工程とは関係な
く、所定枚数の半導体ウェーハに対して、プラズマ処理
により開口部における導電膜表面を清浄化する毎に、あ
るいは、上記のプラズマ処理室３０の内壁表面の絶縁抵
抗を測定するためのプローブ電極４１と絶縁抵抗測定装
置４２によりプラズマ処理室の内壁表面の絶縁抵抗を測
定し、プラズマ処理室の内壁表面の絶縁抵抗が所定の値
以下になった時点で、例えば少なくとも酸素を含有する
ガスを用いたプラズマ処理などにより、導電膜表面の清
浄化処理を行うプラズマ処理装置の処理室内壁面のドラ
イクリーニング処理を行う。
体をプラズマエッチングにより除去する工程を所定回数
行った後に、またはダミーウェーハ上に堆積された絶縁
体をプラズマエッチングにより除去する工程とは関係な
く、所定枚数の半導体ウェーハに対して、プラズマ処理
により開口部における導電膜表面を清浄化する毎に、あ
るいは、上記のプラズマ処理室３０の内壁表面の絶縁抵
抗を測定するためのプローブ電極４１と絶縁抵抗測定装
置４２によりプラズマ処理室の内壁表面の絶縁抵抗を測
定し、プラズマ処理室の内壁表面の絶縁抵抗が所定の値
以下になった時点で、例えば少なくとも酸素を含有する
ガスを用いたプラズマ処理などにより、導電膜表面の清
浄化処理を行うプラズマ処理装置の処理室内壁面のドラ
イクリーニング処理を行う。
【００６１】上記の図５に示すＩＣＰ高密度プラズマ処
理装置において、プラズマ処理装置の処理室内壁面のド
ライクリーニング処理を行う条件は、例えば（雰囲気ガ
ス種類および流量：Ｏ2 ＝１００ｓｃｃｍ、圧力：１．
０Ｐａ、ウェーハステージ温度：９０℃、ＩＣＰ電源パ
ワー：１０００Ｗ（４５０Ｈｚ）、基板バイアス電圧：
０Ｖ（１３．５６ＭＨｚ）、処理時間：１８０秒）とす
る。
理装置において、プラズマ処理装置の処理室内壁面のド
ライクリーニング処理を行う条件は、例えば（雰囲気ガ
ス種類および流量：Ｏ2 ＝１００ｓｃｃｍ、圧力：１．
０Ｐａ、ウェーハステージ温度：９０℃、ＩＣＰ電源パ
ワー：１０００Ｗ（４５０Ｈｚ）、基板バイアス電圧：
０Ｖ（１３．５６ＭＨｚ）、処理時間：１８０秒）とす
る。
【００６２】上記のように高密度プラズマ発生源を用い
ることで、低圧力雰囲気化での処理が可能となり、多量
に生成したイオン種が散乱なく垂直に被処理ウェーハに
入射するようになり、Ａｒ+ イオン照射によるディスカ
ム処理が被処理ウェーハ全面で均一に、かつ高速で効率
良く実現できる。このため、下層のレジスト膜パターン
やデバイスへのプロセスダメージを考慮して、基板バイ
アスを低く設定した条件であっても処理速度を損なうこ
となくスカム除去のための処理時間の短縮化を図ること
ができる。
ることで、低圧力雰囲気化での処理が可能となり、多量
に生成したイオン種が散乱なく垂直に被処理ウェーハに
入射するようになり、Ａｒ+ イオン照射によるディスカ
ム処理が被処理ウェーハ全面で均一に、かつ高速で効率
良く実現できる。このため、下層のレジスト膜パターン
やデバイスへのプロセスダメージを考慮して、基板バイ
アスを低く設定した条件であっても処理速度を損なうこ
となくスカム除去のための処理時間の短縮化を図ること
ができる。
【００６３】上記のディスカム工程以降の工程は、第１
実施形態と同様であり、バンプ形成領域にＰｂ：Ｓｎ＝
９７：３の高融点はんだ層１６を形成し、熱処理により
高融点はんだボールからなるバンプ１６ｂを形成する。
実施形態と同様であり、バンプ形成領域にＰｂ：Ｓｎ＝
９７：３の高融点はんだ層１６を形成し、熱処理により
高融点はんだボールからなるバンプ１６ｂを形成する。
【００６４】上記の本実施形態の半導体装置の製造方法
によれば、はんだ層をパターン形成するためのレジスト
膜の開口部に形成され、レジスト膜や洗浄液の残渣や自
然酸化膜などからなるスカムをスパッタリングエッチン
グにより除去する前に、予め、少なくとも酸素を含有す
るガスを用いたプラズマ処理などにより有機物の燃焼反
応（Ｃ＋Ｏ* →ＣＯ，ＣＯ2 ↑）をおこし、プラズマ処
理装置の処理室内壁面のドライクリーニング処理を行う
ので、プラズマ処理室の内壁面の絶縁性が向上し、プラ
ズマ発生時のインピーダンスマッチングが容易にとれる
ようになり、スパッタリングエッチングをするためのプ
ラズマ放電状態のばらつきを抑制し、ディスカム処理を
連続して大量に行った場合でもプロセス性能が安定化
し、製造ラインで再現性高く、高い歩留りを実現するこ
とができる。従って、導電膜（ＢＬＭ膜）の上層に形成
されるレジスト膜などからなるスカムの除去をウェーハ
処理枚数を重ねても安定な処理により行うことができ、
導電膜（ＢＬＭ膜）とバンプとの接合界面における電気
抵抗の上昇や接合強度の低下などを抑制し、接続信頼性
を向上させることができる。これにより、微細な設計ル
ールで設計される高集積化、高性能、高信頼性を要求さ
れる半導体装置の製造方法において特に効果的に、フリ
ップチップ実装して組み立てられる製品デバイスの信頼
性および耐久性を向上させることができる。上記におい
て、前記プラズマ処理室の内壁表面の絶縁抵抗を測定し
て、その絶縁抵抗の値を的確に把握し、所定の値以下に
なった時点でプラズマ処理室の内壁面のドライクリーニ
ング処理を行うことにより、最適な時期に効率よくドラ
イクリーニング処理を行うことができる。
によれば、はんだ層をパターン形成するためのレジスト
膜の開口部に形成され、レジスト膜や洗浄液の残渣や自
然酸化膜などからなるスカムをスパッタリングエッチン
グにより除去する前に、予め、少なくとも酸素を含有す
るガスを用いたプラズマ処理などにより有機物の燃焼反
応（Ｃ＋Ｏ* →ＣＯ，ＣＯ2 ↑）をおこし、プラズマ処
理装置の処理室内壁面のドライクリーニング処理を行う
ので、プラズマ処理室の内壁面の絶縁性が向上し、プラ
ズマ発生時のインピーダンスマッチングが容易にとれる
ようになり、スパッタリングエッチングをするためのプ
ラズマ放電状態のばらつきを抑制し、ディスカム処理を
連続して大量に行った場合でもプロセス性能が安定化
し、製造ラインで再現性高く、高い歩留りを実現するこ
とができる。従って、導電膜（ＢＬＭ膜）の上層に形成
されるレジスト膜などからなるスカムの除去をウェーハ
処理枚数を重ねても安定な処理により行うことができ、
導電膜（ＢＬＭ膜）とバンプとの接合界面における電気
抵抗の上昇や接合強度の低下などを抑制し、接続信頼性
を向上させることができる。これにより、微細な設計ル
ールで設計される高集積化、高性能、高信頼性を要求さ
れる半導体装置の製造方法において特に効果的に、フリ
ップチップ実装して組み立てられる製品デバイスの信頼
性および耐久性を向上させることができる。上記におい
て、前記プラズマ処理室の内壁表面の絶縁抵抗を測定し
て、その絶縁抵抗の値を的確に把握し、所定の値以下に
なった時点でプラズマ処理室の内壁面のドライクリーニ
ング処理を行うことにより、最適な時期に効率よくドラ
イクリーニング処理を行うことができる。
【００６５】上記の２実施形態においては、いずれも基
板バイアス電圧をプラズマ生成とは独立して制御するこ
とが可能なプラズマ処理装置を用いているため、レジス
ト膜のリフトオフによりはんだ蒸着膜をパターニングす
る際のはんだ成膜前処理において、レジスト膜に過剰な
熱変質を与えて下地への焼き付きを誘起させることな
く、厚膜のレジスト膜のパターン開口部のスカム除去お
よびその下層の導電膜（ＢＬＭ膜）の表面の酸化物除去
を効果的に実現できている。なおかつ、大口径のウェー
ハに対しても均一で迅速な処理が可能なプロセスとなっ
ている。また、上記の本発明のはんだ成膜前処理をはん
だ成膜とは独立した別の装置で処理する場合には、真空
蒸着によるはんだ成膜処理の直前に行う程その効果は大
きい。さらに、成膜前処理が成膜処理チェンバーと高真
空下で連結したタイプのマルチチェンバー装置を用いれ
ば、より一層効果的である。
板バイアス電圧をプラズマ生成とは独立して制御するこ
とが可能なプラズマ処理装置を用いているため、レジス
ト膜のリフトオフによりはんだ蒸着膜をパターニングす
る際のはんだ成膜前処理において、レジスト膜に過剰な
熱変質を与えて下地への焼き付きを誘起させることな
く、厚膜のレジスト膜のパターン開口部のスカム除去お
よびその下層の導電膜（ＢＬＭ膜）の表面の酸化物除去
を効果的に実現できている。なおかつ、大口径のウェー
ハに対しても均一で迅速な処理が可能なプロセスとなっ
ている。また、上記の本発明のはんだ成膜前処理をはん
だ成膜とは独立した別の装置で処理する場合には、真空
蒸着によるはんだ成膜処理の直前に行う程その効果は大
きい。さらに、成膜前処理が成膜処理チェンバーと高真
空下で連結したタイプのマルチチェンバー装置を用いれ
ば、より一層効果的である。
【００６６】本発明により製造する半導体装置として
は、ＭＯＳトランジスタ系半導体装置、バイポーラ系半
導体装置、ＢｉＣＭＯＳ系半導体装置、ロジックとメモ
リを搭載した半導体装置など、半導体装置であれば何に
でも適用可能である。
は、ＭＯＳトランジスタ系半導体装置、バイポーラ系半
導体装置、ＢｉＣＭＯＳ系半導体装置、ロジックとメモ
リを搭載した半導体装置など、半導体装置であれば何に
でも適用可能である。
【００６７】本発明の半導体装置の製造方法は上記の実
施の形態に限定されない。例えば、プラズマ処理装置と
して、トライオードＲＦプラズマ処理装置、ＩＣＰ高密
度プラズマ処理装置の他、平行平板型ＲＦプラズマ処理
装置や、ＴＣＰ（Transfer Coupled Plasma ）型、ＥＣ
Ｒ（Electron Cyclotron Resonance）型、μ波プラズ
マ、あるいは、ヘリコン波プラズマなど、ＩＣＰ高密度
プラズマ以外の高密度プラズマ処理装置を用いることが
できる。また、各プロセスの条件、ウェーハの構造など
は上記の実施の形態で説明した内容に限らない。その
他、本発明の要旨を逸脱しない範囲で種々の変更が可能
である。
施の形態に限定されない。例えば、プラズマ処理装置と
して、トライオードＲＦプラズマ処理装置、ＩＣＰ高密
度プラズマ処理装置の他、平行平板型ＲＦプラズマ処理
装置や、ＴＣＰ（Transfer Coupled Plasma ）型、ＥＣ
Ｒ（Electron Cyclotron Resonance）型、μ波プラズ
マ、あるいは、ヘリコン波プラズマなど、ＩＣＰ高密度
プラズマ以外の高密度プラズマ処理装置を用いることが
できる。また、各プロセスの条件、ウェーハの構造など
は上記の実施の形態で説明した内容に限らない。その
他、本発明の要旨を逸脱しない範囲で種々の変更が可能
である。
【００６８】
【発明の効果】上記のように、本発明の半導体装置の製
造方法によれば、ウェーハ処理枚数を重ねても、安定な
処理により導電膜（ＢＬＭ膜）とバンプとの接合界面に
おける電気抵抗の上昇や接合強度の低下などを抑制し、
接続信頼性を向上させることができる。
造方法によれば、ウェーハ処理枚数を重ねても、安定な
処理により導電膜（ＢＬＭ膜）とバンプとの接合界面に
おける電気抵抗の上昇や接合強度の低下などを抑制し、
接続信頼性を向上させることができる。
【図１】図１は実施形態および従来例に係る半導体装置
の断面図である。
の断面図である。
【図２】図２は実施形態および従来例に係る半導体装置
の製造方法の製造工程を示す断面図であり、（ａ）は導
電膜（ＢＬＭ膜）の形成工程まで。（ｂ）はリフトオフ
用レジスト膜のパターン形成工程まで、（ｃ）はレジス
ト膜のパターン開口部内のスカム除去工程までを示す。
の製造方法の製造工程を示す断面図であり、（ａ）は導
電膜（ＢＬＭ膜）の形成工程まで。（ｂ）はリフトオフ
用レジスト膜のパターン形成工程まで、（ｃ）はレジス
ト膜のパターン開口部内のスカム除去工程までを示す。
【図３】図３は図２の続きの工程を示し、（ｄ）は導電
膜の形成工程まで、（ｅ）はリフトオフによるレジスト
膜上の導電膜の除去工程まで、（ｆ）はバンプの形成工
程までを示す。
膜の形成工程まで、（ｅ）はリフトオフによるレジスト
膜上の導電膜の除去工程まで、（ｆ）はバンプの形成工
程までを示す。
【図４】図４は第１実施形態に係るトライオードＲＦプ
ラズマ処理装置の模式図である。
ラズマ処理装置の模式図である。
【図５】図５は第２実施形態に係るＩＣＰ高密度プラズ
マ処理装置の模式図である。
マ処理装置の模式図である。
【図６】図６は第２実施形態に係るＩＣＰ高密度プラズ
マ処理装置のプラズマ処理室内壁表面の絶縁抵抗を測定
する装置の模式図である。
マ処理装置のプラズマ処理室内壁表面の絶縁抵抗を測定
する装置の模式図である。
【図７】図７は従来例に係る半導体装置の製造方法の製
造工程を示す断面図であり、（ａ）は導電膜（ＢＬＭ
膜）の形成工程まで。（ｂ）はリフトオフ用レジスト膜
のパターン形成工程までを示す。
造工程を示す断面図であり、（ａ）は導電膜（ＢＬＭ
膜）の形成工程まで。（ｂ）はリフトオフ用レジスト膜
のパターン形成工程までを示す。
【図８】図８は図７の続きの工程を示し、（ｃ）は導電
膜の形成工程まで、（ｄ）はリフトオフによるレジスト
膜上の導電膜の除去工程まで、（ｅ）はバンプの形成工
程までを示す。
膜の形成工程まで、（ｄ）はリフトオフによるレジスト
膜上の導電膜の除去工程まで、（ｅ）はバンプの形成工
程までを示す。
１…バンプ（突起電極）付半導体チップ、２…実装基
板、３…封止樹脂、１０…半導体ウェーハ、１０’…半
導体チップ、１１…パッド電極、１２，１３…表面保護
膜、１４…導電膜（ＢＬＭ膜）、１６，１６ａ…はんだ
層、１６ｂ…バンプ、１９…共晶はんだ層、２０…基
板、２１…ランド、２３…ソルダーレジスト、３０…プ
ラズマ処理室、３０ａ…プラズマ処理室壁面、３０ｂ…
絶縁シールド、３０ｃ…堆積物、３１…陽極板、３２…
ウェーハステージ、３３…被処理ウェーハ、３４…プラ
ズマ生成電源、３５…結合コンデンサ、３６…基板バイ
アス電源、３７…格子電極、３８…プラズマ、３９…誘
導結合コイル、４０…ＩＣＰ電源、４１…プローブ電
極、４２…絶縁抵抗測定装置、４３…配線、Ｒ…レジス
ト膜、Ｒａ…スカム、Ｅ…エッチングガス。
板、３…封止樹脂、１０…半導体ウェーハ、１０’…半
導体チップ、１１…パッド電極、１２，１３…表面保護
膜、１４…導電膜（ＢＬＭ膜）、１６，１６ａ…はんだ
層、１６ｂ…バンプ、１９…共晶はんだ層、２０…基
板、２１…ランド、２３…ソルダーレジスト、３０…プ
ラズマ処理室、３０ａ…プラズマ処理室壁面、３０ｂ…
絶縁シールド、３０ｃ…堆積物、３１…陽極板、３２…
ウェーハステージ、３３…被処理ウェーハ、３４…プラ
ズマ生成電源、３５…結合コンデンサ、３６…基板バイ
アス電源、３７…格子電極、３８…プラズマ、３９…誘
導結合コイル、４０…ＩＣＰ電源、４１…プローブ電
極、４２…絶縁抵抗測定装置、４３…配線、Ｒ…レジス
ト膜、Ｒａ…スカム、Ｅ…エッチングガス。
Claims (22)
- 【請求項１】半導体チップの回路パターンに接続するパ
ッド電極が形成された半導体ウェーハ上に前記パッド電
極に接続するようにバンプを形成する半導体装置の製造
方法であって、 前記半導体ウェーハ上に、前記パッド電極に接続する導
電膜を形成する工程と、 前記導電膜の上層にマスク層を形成する工程と、 バンプ形成位置において前記マスク層に開口部をパター
ン形成する工程と、 ダミーウェーハ上に絶縁体を堆積させる工程と、 前記ダミーウェーハ上に堆積された絶縁体をプラズマエ
ッチングにより除去する工程と、 前記プラズマエッチングを行うプラズマ処理室におい
て、プラズマ処理により前記開口部における前記導電膜
表面を清浄化する工程と、 前記開口部において前記導電膜の上層にバンプを形成す
る工程とを有する半導体装置の製造方法。 - 【請求項２】前記ダミーウェーハ上に堆積された絶縁体
をプラズマエッチングにより除去する工程においては、
前記プラズマエッチングを行うプラズマ処理室の内壁面
上に前記絶縁体を堆積させる請求項１記載の半導体装置
の製造方法。 - 【請求項３】前記ダミーウェーハ上に堆積させる絶縁体
が酸化シリコン膜である請求項１記載の半導体装置の製
造方法。 - 【請求項４】複数枚の前記半導体ウェーハ上に前記パッ
ド電極に接続するようにバンプを形成する半導体装置の
製造方法であって、 所定枚数の前記半導体ウェーハに対して、プラズマ処理
により前記開口部における前記導電膜表面を清浄化する
毎に、前記ダミーウェーハ上に堆積された絶縁体をプラ
ズマエッチングにより除去する工程を行う請求項１記載
の半導体装置の製造方法。 - 【請求項５】複数枚の前記半導体ウェーハ上に前記パッ
ド電極に接続するようにバンプを形成する半導体装置の
製造方法であって、 前記プラズマ処理室の内壁表面の絶縁抵抗を測定し、前
記プラズマ処理室の内壁表面の絶縁抵抗が所定の値以下
になった時点で、前記ダミーウェーハ上に堆積された絶
縁体をプラズマエッチングにより除去する工程を行う請
求項１記載の半導体装置の製造方法。 - 【請求項６】前記バンプを形成する工程が、前記開口部
内および前記マスク層の上層に導電体を堆積する工程
と、前記マスク層を除去することで同時に前記開口部内
に堆積させた前記導電体を残しながら前記マスク層の上
層に堆積させた前記導電体を除去する工程と、前記導電
体を球形に加工して前記バンプとする工程とを含む請求
項１記載の半導体装置の製造方法。 - 【請求項７】前記マスク層としてレジスト膜を形成する
請求項６記載の半導体装置の製造方法。 - 【請求項８】前記導電体としてはんだ層を形成し、前記
バンプとしてはんだボールバンプを形成する請求項６記
載の半導体装置の製造方法。 - 【請求項９】前記開口部における前記導電膜表面を清浄
化する工程においては、不活性ガスのプラズマによりス
パッタリングエッチングを行う請求項１記載の半導体装
置の製造方法。 - 【請求項１０】前記開口部における前記導電膜表面を清
浄化する工程においては、前記開口部に残された残渣を
除去する請求項１記載の半導体装置の製造方法。 - 【請求項１１】前記開口部における前記導電膜表面を清
浄化する工程においては、前記開口部における前記導電
膜表面の酸化物を除去する請求項１記載の半導体装置の
製造方法。 - 【請求項１２】半導体チップの回路パターンに接続する
パッド電極が形成された半導体ウェーハ上に前記パッド
電極に接続するようにバンプを形成する半導体装置の製
造方法であって、 前記半導体ウェーハ上に、前記パッド電極に接続する導
電膜を形成する工程と、 前記導電膜の上層にマスク層を形成する工程と、 バンプ形成位置において前記マスク層に開口部をパター
ン形成する工程と、 プラズマ処理室の内壁面のドライクリーニング処理を行
う工程と、 前記プラズマ処理室において、プラズマ処理により前記
開口部における前記導電膜表面を清浄化する工程と、 前記開口部において前記導電膜の上層にバンプを形成す
る工程とを有する半導体装置の製造方法。 - 【請求項１３】前記プラズマ処理室の内壁面のドライク
リーニング処理を行う工程においては、少なくとも酸素
を含有するガスを用いたプラズマ処理により行う請求項
１２記載の半導体装置の製造方法。 - 【請求項１４】複数枚の前記半導体ウェーハ上に前記パ
ッド電極に接続するようにバンプを形成する半導体装置
の製造方法であって、 所定枚数の前記半導体ウェーハに対して、プラズマ処理
により前記開口部における前記導電膜表面を清浄化する
毎に、前記プラズマ処理室の内壁面のドライクリーニン
グ処理を行う請求項１２記載の半導体装置の製造方法。 - 【請求項１５】所定枚数の前記半導体ウェーハに対し
て、プラズマ処理により前記開口部における前記導電膜
表面を清浄化する毎に、前記プラズマ処理室において、
表面に絶縁体が堆積されたダミーウェーハ上に対してプ
ラズマエッチングにより前記絶縁体を除去する工程を行
い、 さらに前記ダミーウェーハ上に堆積された絶縁体をプラ
ズマエッチングにより除去する工程を所定回数行う毎
に、前記プラズマ処理室の内壁面のドライクリーニング
処理を行う請求項１４記載の半導体装置の製造方法。 - 【請求項１６】複数枚の前記半導体ウェーハ上に前記パ
ッド電極に接続するようにバンプを形成する半導体装置
の製造方法であって、 前記プラズマ処理室の内壁表面の絶縁抵抗を測定し、前
記プラズマ処理室の内壁表面の絶縁抵抗が所定の値以下
になった時点で、前記プラズマ処理室の内壁面のドライ
クリーニング処理を行う請求項１２記載の半導体装置の
製造方法。 - 【請求項１７】前記バンプを形成する工程が、前記開口
部内および前記マスク層の上層に導電体を堆積する工程
と、前記マスク層を除去することで同時に前記開口部内
に堆積させた前記導電体を残しながら前記マスク層の上
層に堆積させた前記導電体を除去する工程と、前記導電
体を球形に加工して前記バンプとする工程とを含む請求
項１２記載の半導体装置の製造方法。 - 【請求項１８】前記マスク層としてレジスト膜を形成す
る請求項１７記載の半導体装置の製造方法。 - 【請求項１９】前記導電体としてはんだ層を形成し、前
記バンプとしてはんだボールバンプを形成する請求項１
７記載の半導体装置の製造方法。 - 【請求項２０】前記開口部における前記導電膜表面を清
浄化する工程においては、不活性ガスのプラズマにより
スパッタリングエッチングを行う請求項１２記載の半導
体装置の製造方法。 - 【請求項２１】前記開口部における前記導電膜表面を清
浄化する工程においては、前記開口部に残された残渣を
除去する請求項１２記載の半導体装置の製造方法。 - 【請求項２２】前記開口部における前記導電膜表面を清
浄化する工程においては、前記開口部における前記導電
膜表面の酸化物を除去する請求項１２記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14961799A JP4196481B2 (ja) | 1999-05-28 | 1999-05-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14961799A JP4196481B2 (ja) | 1999-05-28 | 1999-05-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000340592A true JP2000340592A (ja) | 2000-12-08 |
| JP4196481B2 JP4196481B2 (ja) | 2008-12-17 |
Family
ID=15479138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14961799A Expired - Fee Related JP4196481B2 (ja) | 1999-05-28 | 1999-05-28 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP4196481B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7235428B2 (en) | 2002-11-21 | 2007-06-26 | Rohm Co., Ltd. | Semiconductor device production method |
-
1999
- 1999-05-28 JP JP14961799A patent/JP4196481B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7235428B2 (en) | 2002-11-21 | 2007-06-26 | Rohm Co., Ltd. | Semiconductor device production method |
| US8089163B2 (en) | 2002-11-21 | 2012-01-03 | Rohm Co., Ltd. | Semiconductor device production method and semiconductor device |
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| Publication number | Publication date |
|---|---|
| JP4196481B2 (ja) | 2008-12-17 |
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