JP2000311981A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】半導体素子を、素子形成面が上（フェースアッ
プ）になるようにパッケージする場合に、下地基板を使
わずに、プリント基板等へのダイレクトな接続をするこ
とができる半導体装置を実現すること。 【解決手段】半導体素子１の素子形成面のパッド電極６
の近傍に、チップ裏面への貫通孔を設け、当該貫通孔
に、前記パッド電極６からつながる金属８を貫通させ
て、チップ裏面からの電極接続を可能にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、特に半導体素子の裏面への電極形成に関するもので
ある。

【０００２】

【従来の技術】半導体素子の素子形成面に電極を設け
て、下地基板（配線板）の電極との間で接続し、この下
地基板の電極を、プリント基板やセラミック基板に接続
するＴＡＢ(Tape Automated Bonding)技術が通常行われ
ている。一方、複数の半導体素子を２層に重ね合わせ
る、チップオンチップ構造の半導体装置が注目されてい
る。このチップオンチップ構造を用いれば、半導体素子
の一層の集積化が図れるという利点がある。

【０００３】このチップオンチップの構造をとる場合、
実装時にいわゆるフェースアップボンディングをするこ
とになり、半導体素子の素子形成面の電極と下地基板の
電極とのワイヤ配線が必要になる。

【０００４】

【発明が解決しようとする課題】このワイヤ配線のた
め、下地基板が必須となり、下地基板を省略する余地が
なくなり、また、面積の大きな下地基板が必要になるの
で、高密度実装ができないという問題があった。そこ
で、本発明は、半導体素子を、素子形成面が上（フェー
スアップ）になるようにパッケージする場合に、下地基
板を使わずに、プリント基板等へのダイレクトな接続を
することができる半導体装置を実現することを目的とす
る。

【０００５】

【課題を解決するための手段及び発明の効果】本発明の
半導体装置は、半導体素子の素子形成面のパッド電極の
近傍に、チップ裏面への貫通孔を設け、当該貫通孔に、
前記パッド電極からつながる金属を貫通させて、チップ
裏面からの電極接続を可能にしているものである（請求
項１）。この構成によれば、素子形成面が上（フェース
アップ）になるようなパッケージをする場合でも、チッ
プ裏面からの電極接続ができるので、プリント基板等へ
のダイレクトな接続をすることができる。また、下地基
板を使わなくても済むので、高密度の実装ができる。さ
らに、チップオンチップの構造を好適に採用することが
できる。

【０００６】前記貫通孔の内面、並びに前記貫通孔近傍
の表面及び裏面には、絶縁膜が形成され、当該絶縁膜を
介して前記金属が形成されていることが好ましい（請求
項２）。電極間の絶縁を保つためである。特に、Ｓｉの
ように電気伝導率の高い半導体を使用する場合に、この
ような絶縁処理は必要となる。前記貫通する金属はバン
プであることが好ましい（請求項３）。

【０００７】バンプであれば、電気抵抗が低い、熱伝導
率が高い、という特性があり、電極として好適である。
また、メッキなどにより、貫通孔を通る電極を簡単に形
成することができる。前記パッド電極もバンプであり、
いずれのバンプも、半導体素子上の同一のバンプ製造工
程において形成されたものであれば（請求項４）、特に
他の素子製造工程を設けることなく、形成することがで
きる。

【０００８】もちろん、前記貫通するバンプは、前記パ
ッド電極のバンプよりも後の製造工程において形成され
たものであってもよい（請求項５）。また、本発明の半
導体装置は、半導体素子の素子形成面のパッド電極の直
下に、チップ裏面への貫通孔を設け、当該貫通孔に、バ
ンプ金属を貫通させて、チップ裏面からの電極接続を可
能にしているものである（請求項６）。この構造であれ
ば、パッド電極と貫通孔とが同じ位置にあるから、バン
プ金属の量を最小限にできるので、資源の節約になり、
また電気抵抗も最小にすることができる。

【０００９】

【発明の実施の形態】以下、本発明の実施の形態を、添
付図面を参照しながら詳細に説明する。本発明の実施の
形態では、半導体の種類として、Ｓｉを使用することを
前提としているが、他にＧａＡｓ、Ｇｅなどの半導体を
使用してもよい。図１は、本発明の半導体装置の実装状
態を示す断面図である。Ｓｉ半導体素子１の素子形成領
域には、複数のバンプ電極６，２０が形成され、一部の
バンプ電極２０の上には他の半導体チップ２１が載って
いる。他のバンプ電極６は、チップに設けられた貫通孔
に、当該バンプ電極６からつながる配線７を介してバン
プ金属８を貫通させて、チップ裏面の、基板１０の上の
リード１１との電気接続を可能にしている。

【００１０】図２は、Ｓｉ半導体素子１の他の実施形態
を示す断面図である。このＳｉ半導体素子１と、図１の
Ｓｉ半導体素子１との違いは、バンプ電極６からつなが
る配線７に段差がないことであるが、段差の有無は、以
後の製造工程で本質的ではない。次に、図２のタイプの
Ｓｉ半導体素子１の製造方法を説明する。図３は、製造
方法を説明するための工程図である。Ｓｉ半導体素子１
の基板には予め貫通孔１ａが形成されている。図３(a)
は、パッド電極であるＡｌ電極２が形成された基板１の
上にＳｉＮ，ＳｉＯＮ，ＳｉＯ₂，ＰＳＧ等のパッシベ
ーション膜３を施す工程を示す。このパッシベーション
膜３は、貫通孔１ａの側壁、基板１の裏面にまで施すこ
ととする。パッシベーション膜３の形成方法として、例
えばプラズマＣＶＤがあげられる。

【００１１】次に、図３(b)に示すように、基板１の全
領域に、下地との密着性をよくするためのＴｉＷ合金
層、メッキの給電のためのＡｕ，Ｐｔなどの層を積層し
たシード層４をスパッタなどの方法で蒸着する。次に、
バンプメッキする領域を除いて、フォトレジスト５を塗
布する（図３(c)）。そして電解メッキ法にてバンプ用
金属を厚くメッキする（図３(d)）。このバンプ用金属
として、Ａｕ，Ｐｄ，Ｐｔ，Ａｇ，Ｉｒ（イリジウ
ム），Ｃｕ等をあげることができる。形成されたバンプ
のうち、Ａｌ電極２の上に形成されたものを番号６で示
し、貫通孔１ａの周辺に形成されたものを番号８で示
し、途中の配線部分を番号７で示す。なお、電解メッキ
法に代えて、化学反応による還元作用を利用した金属の
メッキ成膜方法である無電解メッキ法を採用してもよ
い。

【００１２】次に、フォトレジスト５を除去し表面のシ
ード層４を除去して、アニール処理を行うことにより、
貫通孔にバンプが形成された半導体素子を得る（図３
(e)）。図４は、図１に示した段差のあるＳｉ半導体素
子１において、貫通孔にバンプを後から形成する工程を
示す概略図である。まず、素子形成面に、バンプ６と、
これにつながる配線７を形成しておき、貫通孔１ａを設
け（図４(a)）、その後、貫通孔１ａにバンプ８を形成
する（図４(b)）。

【００１３】このような、後から貫通孔１ａにバンプ８
を形成する工程を詳しく説明する工程図が、図５であ
る。図５(a)は、素子形成面のＡｌ電極２の上に、バン
プ６が形成され、これにつながる配線７が形成され、貫
通孔１ａが設けられたＳｉ半導体素子１を示す。３は、
パッシベーション膜３を示す。この状態から、貫通孔１
ａの側壁と基板１の裏面を絶縁するため、全体をパッシ
ベーション膜３ａで被覆し、バンプ部分以外をレジスト
膜（図示せず）で覆って、バンプ部分のみエッチングす
る。その後レジスト膜を除去する（図５(b)参照）。な
お、基板１の表面にはすでに酸化膜が形成されているか
ら、このパッシベーション膜３ａを基板１の裏面及び貫
通孔１ａの側壁のみに選択的に設けてもよい。

【００１４】そして、貫通孔１ａの近傍のみに、電解メ
ッキ法又は無電解メッキ法にてバンプ用金属８を厚くメ
ッキする（図５(c)参照）。このようにしてできた半導
体素子の貫通孔１ａの断面図を図６に示す。貫通孔１ａ
には、配線７につながるバンプ８が貫通している。この
バンプ８が裏面電極として機能する。以上の図３、図４
又は図５の方法により製造された半導体素子は、図１、
図２又は図６に示すように、貫通孔を通って半導体素子
の裏面に電極が形成されている。

【００１５】この裏面電極の利用法として、図１に示す
ように、基板１０のリード１１に直接半田付けすること
ができる。したがって、従来必要とされた下地基板（配
線板）が特に必要なくなり、半導体素子の薄型化、小型
化が可能になる。特に、チップオンチップの構造を採用
した場合、素子形成面が基板と反対（フェースアップ）
になるようにパッケージしなければならないので、本発
明の構造は効果的である。

【００１６】この発明は、以上説明した実施形態に限定
されるものではなく、例えば、図７に示すように、貫通
孔１ａをパッド電極２の直下に形成して、絶縁膜３、シ
ード層４を介して、バンプ６ａを形成してもよい。前記
１ａの形成は、異方性エッチング技術を用いればでき
る。その他、本発明の範囲内で種々の変更を施すことが
可能である。

【図面の簡単な説明】

【図１】本発明の半導体装置の実装状態を示す断面図で
ある。

【図２】半導体素子１の、貫通孔にバンプを形成した状
態を示す断面図である。

【図３】貫通孔を通ってバンプを形成するための製造方
法を説明するための工程図である。

【図４】貫通孔にバンプを後工程で設ける場合の製造方
法を説明するための工程概略図である。

【図５】貫通孔にバンプを後工程で設ける場合の製造方
法を説明するための工程詳細図である。

【図６】貫通孔にバンプが形成された半導体素子の貫通
孔の断面図である。

【図７】半導体素子の素子形成面のパッド電極２の直下
に、チップ裏面への貫通孔１ａを設け、当該貫通孔１ａ
に、バンプ金属６ａを貫通させた実施形態を示す断面図
である。

【符号の説明】

１ 半導体基板 １ａ 貫通孔 ２ Ａｌ電極（パッド電極） ３，３ａ パッシベーション膜 ４ シード層 ５ フォトレジスト ６ Ａｌ電極上のバンプ ６ａ Ａｌ電極直下のバンプ ７ 配線用のバンプ ８ 貫通孔上のバンプ １１ リード １０ 基板

Claims (6)

【特許請求の範囲】
1. 【請求項１】半導体素子の素子形成面のパッド電極の近
   傍に、チップ裏面への貫通孔を設け、当該貫通孔に、前
   記パッド電極からつながる金属を貫通させて、チップ裏
   面からの電極接続を可能にしていることを特徴とする半
   導体装置。
2. 【請求項２】前記貫通孔の内面、並びに前記貫通孔近傍
   の表面及び裏面には、絶縁膜が形成され、当該絶縁膜を
   介して前記金属が形成されていることを特徴とする請求
   項１記載の半導体装置。
3. 【請求項３】前記貫通する金属はバンプであることを特
   徴とする請求項１記載の半導体装置。
4. 【請求項４】前記パッド電極もバンプであり、いずれの
   バンプも、半導体素子上の同一のバンプ製造工程におい
   て形成されたものであることを特徴とする請求項３記載
   の半導体装置。
5. 【請求項５】前記パッド電極もバンプであり、前記貫通
   するバンプは、前記パッド電極のバンプよりも後の製造
   工程において形成されたものであることを特徴とする請
   求項３記載の半導体装置。
6. 【請求項６】半導体素子の素子形成面のパッド電極の直
   下に、チップ裏面への貫通孔を設け、当該貫通孔に、バ
   ンプ金属を貫通させて、チップ裏面からの電極接続を可
   能にしていることを特徴とする半導体装置。