JP2000286231A - Cu配線形成方法及び装置 - Google Patents

Cu配線形成方法及び装置

Info

Publication number
JP2000286231A
JP2000286231A JP11092136A JP9213699A JP2000286231A JP 2000286231 A JP2000286231 A JP 2000286231A JP 11092136 A JP11092136 A JP 11092136A JP 9213699 A JP9213699 A JP 9213699A JP 2000286231 A JP2000286231 A JP 2000286231A
Authority
JP
Japan
Prior art keywords
layer
wiring
semiconductor substrate
bacteria
wiring groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11092136A
Other languages
English (en)
Inventor
Norio Kimura
憲雄 木村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ebara Corp
Original Assignee
Ebara Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ebara Corp filed Critical Ebara Corp
Priority to JP11092136A priority Critical patent/JP2000286231A/ja
Priority to US09/537,718 priority patent/US6329289B1/en
Publication of JP2000286231A publication Critical patent/JP2000286231A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/32115Planarisation
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42Plated through-holes or plated via connections
    • H05K3/423Plated through-holes or plated via connections characterised by electroplating method

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Weting (AREA)
  • Micro-Organisms Or Cultivation Processes Thereof (AREA)
  • ing And Chemical Polishing (AREA)

Abstract

(57)【要約】 【課題】 半導体ウエハ等の基板上に形成されたCu層
を均一に除去し、基板面上に形成された微細溝及び/又
は微細孔に形成されたCu配線部をディッシングを生ず
ることなく平坦かつ均一に形成できるCu配線形成方法
及び装置を提供する。 【解決手段】 半導体基板1上の配線溝4にCu層6を
形成するとともに配線溝4の形成されていない表面上に
Cu層6を形成した後に、配線溝4の幅より大きなサイ
ズのバクテリア7を含有した培養液21に半導体基板1
を接触させ、バクテリア7によって配線溝4に形成した
Cu層6を残して半導体基板1の表面上のCu層6を除
去する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明はCu配線形成方法及
び装置に係り、特に半導体ウエハ等の基板上にCu
(銅)配線を形成する方法及び装置に関する。
【0002】
【従来の技術】従来、半導体基板上に配線回路を形成す
るためには、基板面上にスパッタリング等を用いて導体
の成膜を行った後、さらにレジスト等のパターンマスク
を用いたケミカルドライエッチングにより膜の不要部分
を除去していた。
【0003】配線回路を形成するための材料としては、
一般にアルミニウム(Al)又はアルミニウム合金が用
いられていた。しかしながら、半導体の集積度が高くな
るにつれて配線が細くなり、電流密度が増加して熱応力
や温度上昇を生じる。これはストレスマイグレーション
やエレクトロマイグレーションによってAl等が薄膜化
するに従いさらに顕著となり、ついには断線或いは短絡
等のおそれが生じる。
【0004】そこで、通電による過度の発熱を避けるた
め、より導電性の高い銅などの材料を配線形成に採用す
ることが要求されている。しかしながら、銅又はその合
金はドライエッチングが難しく、基板全面に成膜してか
らパターンを形成する上記の方法の採用は困難である。
そこで、予め所定パターンの配線用の溝を形成してお
き、その中に銅又はその合金を充填する工程が考えられ
る。これによれば、膜をエッチングにより除去する工程
は不要で、表面段差を取り除くための研磨工程を行えば
よい。また、多層回路の上下を連絡する配線孔と呼ばれ
る部分も同時に形成することができる利点がある。
【0005】しかしながら、このような配線溝或いは配
線孔の形状は、配線幅が微細化するに伴いかなりの高ア
スペクト比(深さと直径又は幅の比)となり、スパッタ
リング成膜では均一な金属の充填が困難であった。ま
た、種々の材料の成膜手段として気相成長(CVD)法
が用いられるが、銅又はその合金では、適当な気体原料
を準備することが困難であり、また、有機原料を採用す
る場合には、これから堆積膜中へ炭素(C)が混入して
マイグレーション性が上がるという問題点があった。
【0006】そこで、基板をめっき液中に浸漬させて例
えば銅(Cu)の無電解又は電解めっきを行ない、その
後表面の不要部分を化学機械研磨(CMP)により除去
する方法が提案されている。斯かるめっきによる成膜で
は、高アスペクト比の配線溝を均一に高導電率の金属で
充填することが可能となる。前記CMPプロセスは、タ
ーンテーブル上に貼設された研磨クロスにトップリング
によって保持された半導体ウエハを押圧し、同時に砥粒
を含有した研磨砥液を供給しつつ、半導体ウエハ上のC
u層を研磨するものである。
【0007】
【発明が解決しようとする課題】しかしながら、上述の
CMPプロセスは、研磨クロスや研磨砥液の特性により
パターン依存性が大きく、Cu配線部が皿状に過研磨さ
れてしまうディッシング(Dishing)等の問題があっ
た。本発明は、上述のCMPプロセスにおける問題点を
解決し、半導体ウエハ等の基板上に形成されたCu層を
均一に除去し、基板面上に形成された微細溝及び/又は
微細孔に形成されたCu配線部をディッシングを生ずる
ことなく平坦かつ均一に形成できるCu配線形成方法及
び装置を提供することを目的とする。
【0008】
【課題を解決するための手段】上述の目的を達成するた
め、本発明のCu配線形成方法は、半導体基板上の配線
溝にCu層を形成するとともに配線溝の形成されていな
い表面上にCu層を形成した後に、前記配線溝の幅より
大きなサイズのバクテリアを含有した培養液に前記半導
体基板を接触させ、前記バクテリアによって配線溝に形
成したCu層を残して半導体基板の表面上のCu層を除
去することを特徴とするものである。本発明の1態様に
よれば、前記半導体基板の表面上のCu層を除去した後
に、バクテリアを除去する洗浄を行うことを特徴とする
ものである。本発明の1態様によれば、前記バクテリア
は独立栄養生物であることを特徴とするものである。
【0009】また、本発明のCu配線形成装置は、半導
体基板上の配線溝にCu層を形成するとともに配線溝の
形成されていない表面上にCu層を形成した半導体基板
を浸漬する液槽と、該液槽内に収容されたバクテリアを
含有した培養液とを備え、前記バクテリアは前記配線溝
の幅より大きなサイズを有し、該バクテリアによって配
線溝に形成したCu層を残して半導体基板の表面上のC
u層を除去することを特徴とするものである。本発明の
1態様によれば、前記バクテリアは独立栄養生物である
ことを特徴とするものである。
【0010】生物は、炭素源をとる形態によって、大き
く従属栄養生物と独立栄養生物に分けられる。即ち、炭
素源を他の有機物から得ているものは従属栄養生物と呼
ばれ、空気中の二酸化炭素を固定して炭素源とするもの
は独立栄養生物と呼ばれている。この独立栄養生物の中
に化学独立栄養生物という種類があり、この化学独立栄
養生物はエネルギー源を無機物の酸化によって得てい
る。この種類のバクテリアに“チオバチルス・フェロオ
キシダンス”という種類がある。このバクテリアは鉄や
硫黄や銅を酸化する時に発生するエネルギーを利用し
て、空気中の二酸化炭素を固定して生育している。本生
物は、培養液の中に純銅を入れ、ある一定の振動を与え
ることにより、約3000Å/minの加工速度が得ら
れる。本バクテリアの大きさは、直径約0.5μm,長
さ約1μmの円柱に近いものである。本発明は、このバ
クテリアの大きさと加工物であるCu配線部のサイズ
(大きさ)を利用したものである。
【0011】最近の半導体の配線幅は0.3μm幅から
0.25,0.2,0.17μmと微細化の一途をたど
っている。上記狭い配線に対して大きなバクテリアを用
いることにより、Cu配線上のCu膜は加工できるが、
Cu配線にはバクテリアが入り込めないため、加工され
ることがない。したがって、バクテリアより小さなサイ
ズのCu配線は全く加工されることがなくほぼ平坦に残
すことができる。
【0012】
【発明の実施の形態】以下、本発明に係るCu配線形成
方法及び装置の実施の形態を図1乃至図4を参照して説
明する。図1は本発明のCu配線形成方法の工程を示す
模式図である。図1(a)に示すように、半導体素子が
形成された半導体基板1上の導電層1aの上にSiO
からなる絶縁膜2を堆積させた後、リソグラフィ・エッ
チング技術により配線孔(コンタクトホール)3と配線
溝4からなる配線部を形成する。そして、TiN等から
なるバリア層5を形成する。
【0013】次に、めっき工程等により、図1(b)に
示すように半導体基板1上の配線孔3および配線溝4か
らなる配線部にCuを充填するとともに絶縁膜2上にC
u層6を形成する。その後、バクテリアを用いることに
より、絶縁膜2上のCu層を除去加工させ、配線孔3お
よび配線溝4に形成したCu層のみを残して絶縁膜2の
表面とをほぼ同一平面にする。これにより、図1(c)
に示すようにCuからなる配線部が形成される。
【0014】次に、図1(b)から図1(c)に至る工
程のCu層の除去工程を説明する。まずCu配線幅以上
のサイズのバクテリアを選別する。この場合、バクテリ
アのサイズは、配線溝の幅が例えば0.25μmの場合
には、直径0.5μm程度とすればよい。このバクテリ
アの選別工程には、例えば、遠心分離もしくは浸漬ろ過
が好適である。次に、選別された所定サイズのバクテリ
アを含んだ培養液中に加工すべき半導体基板1を浸漬
し、バクテリアによりCu層を除去加工させる。このと
き、培養液を収容した液槽に振動を付与するとともに半
導体基板1の加工面と培養液との間に電界を印加する。
【0015】図2(a)および図2(b)はCu層の除
去加工工程中のバクテリア7と配線溝4との状態を示す
模式図である。同図においては配線溝のみ図示し、配線
孔は図示していない。図2(a)および図2(b)に示
すように、バクテリア7のサイズは配線溝4の幅W
より大きいため、バクテリア7は配線溝4内に侵入
できないので、配線溝4に形成されたCu層6は除去加
工されることがない。この加工工程中に、センサにより
うず電流(Eddy Current)、電気抵抗率、又は色を検知
し、加工中のモニターが可能となる。加工が終了したと
き、即ち図2(b)に示す状態になったとき、半導体基
板1を培養液から引き上げ、洗浄機により半導体基板1
の加工面を洗浄し、加工面上の有機物の除去を行う。こ
の場合、有機物除去の方法としては、硫酸過水(硫酸と
過酸化水素水の混合液の総称)やDHF(希フッ酸)等
を用いた薬液洗浄が適当である。
【0016】図3は本発明のCu配線形成装置の概略平
面図である。図示するように、Cu配線形成装置は、半
導体基板を搬入する搬入部11、Cuめっきを行うCu
めっき槽12、Cuめっき後の半導体基板の水洗浄を行
う水洗槽13、Cu層の除去工程を行うCu層除去部1
4、Cu層除去加工後の洗浄を行う洗浄部15、配線部
形成が終了した半導体基板を搬出する搬出部16を具備
し、これら各部に半導体基板を移送する図示しない基板
移送手段とが1つの装置として配置され、Cu配線形成
装置を構成している。
【0017】図4は、図3に示すCu層除去部14の詳
細を示す図である。図示するように、Cu層除去部14
は、バクテリアを含む培養液21を収容した液槽22
と、培養液に浸漬された半導体基板1と電極23との間
に電圧を印加する直流電源24と、培養液を収容した液
槽22の全体を振動させるための加振機25とから構成
されている。
【0018】図3および図4に示す構成において、基板
移送手段により、搬入部11に載置されたウエハカセッ
ト11−1から、配線層が形成されていない半導体基板
を取り出し、Cuめっき槽12に移送する。該Cuめっ
き槽12において、図1(b)および図2(a)に示す
ように、配線溝4や配線孔(コンタクトホール)3から
なる配線部を含む半導体基板1の表面上にCu層6を形
成する。
【0019】前記Cuめっき槽12でCu層6の形成が
終了した半導体基板1を基板移送手段で水洗槽13に移
送し、水洗を行う。続いて水洗浄の終了した半導体基板
1を基板移送手段でCu層除去部14に移送し、該Cu
層除去部14で、図1(c)および図2(b)に示すよ
うに、Cu層6から配線溝4や配線孔3に形成したCu
層を残して半導体基板1の表面上のCu層を除去する。
この場合、図4に示す構成において、加振機25によっ
て所定の周波数、振幅および方向の振動を液槽22の全
体に与えつつ、直流電源24によって半導体基板1の被
加工面に正の電圧を印加し、バクテリアの作用を活発化
させてCu層の除去を行う。
【0020】続いて、上記のようにCu層6から配線溝
4や配線孔3からなる配線部に形成したCu層を残して
半導体基板1の表面上の不要のCu層の除去が終了した
半導体基板1を基板移送手段で洗浄部15に送り、薬液
洗浄した後に水洗浄し、更に乾燥させ、乾燥の終了した
半導体基板を配線形成の終了した半導体基板として、搬
出部16のウエハカセット16−1に収納する。
【0021】実施例の説明においては、Cu層の形成を
Cuめっき工程により行う例を説明したが、Cu層の形
成はスパッタリング等の他の工程によって行っても勿論
よい。
【0022】
【発明の効果】以上説明したように、本発明によれば、
半導体ウエハ等の基板上に形成されたCu層を均一に除
去し、基板面上に形成された微細溝及び/又は微細孔に
形成されたCu配線部をディッシングを生ずることなく
平坦かつ均一に形成することができる。
【図面の簡単な説明】
【図1】本発明のCu配線形成方法の工程を示す模式図
である。
【図2】図2(a)および図2(b)はCu層の除去加
工工程中のバクテリアと配線溝との状態を示す模式図で
ある。
【図3】本発明のCu配線形成装置の概略平面図であ
る。
【図4】図3に示すCu層除去部の詳細を示す図であ
る。
【符号の説明】
1 半導体基板 1a 導電層 2 絶縁膜 3 配線孔(コンタクトホール) 4 配線溝 5 バリア層 6 Cu層 7 バクテリア 11 搬入部 12 Cuめっき層 13 水洗槽 14 Cu層除去部 15 洗浄部 16 搬出部 21 培養液 22 液槽 23 電極 24 直流電源 25 加振機
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 21/768 H01L 21/90 A Fターム(参考) 4B065 AC20 CA55 CA60 4K057 WA13 WB04 WD03 WD10 WE30 WK01 WM01 WN02 5F033 HH11 HH33 JJ01 JJ11 JJ33 MM02 PP15 PP26 QQ50 XX00 5F043 AA26 BB18 CC20 DD10 FF01 GG03

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板上の配線溝にCu層を形成す
    るとともに配線溝の形成されていない表面上にCu層を
    形成した後に、前記配線溝の幅より大きなサイズのバク
    テリアを含有した培養液に前記半導体基板を接触させ、
    前記バクテリアによって配線溝に形成したCu層を残し
    て半導体基板の表面上のCu層を除去することを特徴と
    するCu配線形成方法。
  2. 【請求項2】 半導体基板上の配線溝にCu層を形成す
    るとともに配線溝の形成されていない表面上にCu層を
    形成した半導体基板を浸漬する液槽と、該液槽内に収容
    されたバクテリアを含有した培養液とを備え、前記バク
    テリアは前記配線溝の幅より大きなサイズを有し、該バ
    クテリアによって配線溝に形成したCu層を残して半導
    体基板の表面上のCu層を除去することを特徴とするC
    u配線形成装置。
  3. 【請求項3】 前記培養液を収容した液槽を振動させる
    加振機を備えたことを特徴とする請求項2に記載のCu
    配線形成装置。
  4. 【請求項4】 前記液槽内に電極を配置し、該電極と半
    導体基板の加工面との間に電圧を印加する電源を備えた
    ことを特徴とする請求項2に記載のCu配線形成装置。
  5. 【請求項5】 前記半導体基板の表面上のCu層を除去
    した後に、バクテリアを除去する洗浄を行う洗浄部を備
    えたことを特徴とする請求項2に記載のCu配線形成装
    置。
JP11092136A 1999-03-31 1999-03-31 Cu配線形成方法及び装置 Pending JP2000286231A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP11092136A JP2000286231A (ja) 1999-03-31 1999-03-31 Cu配線形成方法及び装置
US09/537,718 US6329289B1 (en) 1999-03-31 2000-03-30 Method and apparatus for forming copper wiring

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11092136A JP2000286231A (ja) 1999-03-31 1999-03-31 Cu配線形成方法及び装置

Publications (1)

Publication Number Publication Date
JP2000286231A true JP2000286231A (ja) 2000-10-13

Family

ID=14046028

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11092136A Pending JP2000286231A (ja) 1999-03-31 1999-03-31 Cu配線形成方法及び装置

Country Status (2)

Country Link
US (1) US6329289B1 (ja)
JP (1) JP2000286231A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101696598B1 (ko) * 2015-11-30 2017-01-16 영남대학교 산학협력단 박테리아를 이용하는 금속의 표면처리 방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6475811B1 (en) * 2001-04-27 2002-11-05 Advanced Micro Devices, Inc. System for and method of using bacteria to aid in contact hole printing
CN103517562B (zh) * 2013-10-10 2017-01-04 广东生益科技股份有限公司 Pcb板的槽型孔制作方法
CN106041739B (zh) * 2016-05-27 2018-02-23 华侨大学 一种超硬磨料磨具的微生物修整方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1214043A (en) * 1983-01-26 1986-11-18 Albert Bruynesteyn Biological-acid leach process
US4822413A (en) * 1986-03-13 1989-04-18 Davy Mckee (Stockton) Limited Extraction of metal values from ores or concentrates
US5030425A (en) * 1989-06-27 1991-07-09 Technical Research, Inc. Biodegradation and recovery of gallium and other metals from integrated circuits
PT101436B (pt) * 1993-12-31 1996-11-29 Iskay Servicios Metalurgicos S Processo de biolixiviacao de minerios contendo sulfuretos de cobre por contacto indirecto com solucoes de sulfato ferrico e "thiobacillus ferrooxidans" suportado, com separacao de efeitos.

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101696598B1 (ko) * 2015-11-30 2017-01-16 영남대학교 산학협력단 박테리아를 이용하는 금속의 표면처리 방법

Also Published As

Publication number Publication date
US6329289B1 (en) 2001-12-11

Similar Documents

Publication Publication Date Title
JP2003051481A5 (ja)
JP2002121698A (ja) 半導体製造装置および半導体装置の製造方法
US7101259B2 (en) Polishing method and apparatus
JP4012854B2 (ja) 基板の洗浄方法及び基板洗浄装置
US7128821B2 (en) Electropolishing method for removing particles from wafer surface
JP2000286231A (ja) Cu配線形成方法及び装置
WO2002099164A2 (en) Electroless-plating solution and semiconductor device
JP4139124B2 (ja) めっき装置及び方法
JP2003096596A (ja) めっき方法及びめっき装置
JP2006016684A (ja) 配線形成方法及び配線形成装置
JP2002203824A (ja) ウエハ洗浄方法
TWI242234B (en) Method of improving device performance
JP3741682B2 (ja) メッキ方法、メッキ装置及び電子デバイスの製造方法
KR100543928B1 (ko) 반도체 웨이퍼의 세정 방법 및 장치
JP2002275639A5 (ja)
US7202161B2 (en) Substrate processing method and apparatus
JPH11154659A (ja) 基板表面金属汚染除去方法及び半導体基板
JP2004214508A (ja) 配線形成方法及びその装置
JP3629150B2 (ja) メッキ膜の形成方法及び形成装置
JP2003224185A (ja) 半導体装置の製造方法
JP2004149926A (ja) 埋め込み配線の形成方法
WO2010133550A1 (en) Method for coating a semiconductor substrate by electrodeposition
JP3953904B2 (ja) めっき装置及びめっき方法
JPH07183268A (ja) 半導体ウェハの洗浄装置
TW592890B (en) Copper process chemical mechanical polishing method