JP2000285090A - データ処理方法及びシステム - Google Patents
データ処理方法及びシステムInfo
- Publication number
- JP2000285090A JP2000285090A JP11092195A JP9219599A JP2000285090A JP 2000285090 A JP2000285090 A JP 2000285090A JP 11092195 A JP11092195 A JP 11092195A JP 9219599 A JP9219599 A JP 9219599A JP 2000285090 A JP2000285090 A JP 2000285090A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- signal
- data processing
- right request
- sub
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【課題】 パフォーマンスを落とすことなく、また、高
価なＤｕａｌ−Ｐｏｒｔ−ＲＡＭを使用することなく、
高速で高性能なデータ処理方法及びシステムを簡易な構
成で安価に提供する。 【解決手段】 メインＣＰＵ１がサブＣＰＵ２にシステ
ムバス４の権利を要求するためにバス権要求信号をアク
ティブにし、サブＣＰＵ２が処理の終了した時点でシス
テムバス４の権利を外部デバイスに開放したことをメイ
ンＣＰＵ１に通知するためにバス権要求アクノリッジ信
号をアクティブとして、前記バス権要求信号及びバス権
要求アクノリッジ信号の状態を用いてシステムバス４を
メインＣＰＵ１とサブＣＰＵ２との間で切断状態と接続
状態とに択一的に切り替えるバス切替回路８を有する。
価なＤｕａｌ−Ｐｏｒｔ−ＲＡＭを使用することなく、
高速で高性能なデータ処理方法及びシステムを簡易な構
成で安価に提供する。 【解決手段】 メインＣＰＵ１がサブＣＰＵ２にシステ
ムバス４の権利を要求するためにバス権要求信号をアク
ティブにし、サブＣＰＵ２が処理の終了した時点でシス
テムバス４の権利を外部デバイスに開放したことをメイ
ンＣＰＵ１に通知するためにバス権要求アクノリッジ信
号をアクティブとして、前記バス権要求信号及びバス権
要求アクノリッジ信号の状態を用いてシステムバス４を
メインＣＰＵ１とサブＣＰＵ２との間で切断状態と接続
状態とに択一的に切り替えるバス切替回路８を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、メイン側とサブ側
の２つのＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎ
ｇ Ｕｎｉｔ：中央処理装置）が１つのメモリを共有す
るデータ処理システムにより処理するデータ処理方法及
びシステムに関する。
の２つのＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎ
ｇ Ｕｎｉｔ：中央処理装置）が１つのメモリを共有す
るデータ処理システムにより処理するデータ処理方法及
びシステムに関する。
【０００２】
【従来の技術】第１従来例として、現在存在するシステ
ムで新たなデータ処理機能をＣＰＵに追加する場合、そ
の新たな処理機能が現状のＣＰＵにとって重荷となり、
パフォーマンスが大きく落ち込んでしまう場合がある。
このような場合、現在のＣＰＵより高性能なＣＰＵに取
り替えることにより、パフォーマンスを落とすことな
く、新たな処理機能を追加したシステムを構築してい
た。
ムで新たなデータ処理機能をＣＰＵに追加する場合、そ
の新たな処理機能が現状のＣＰＵにとって重荷となり、
パフォーマンスが大きく落ち込んでしまう場合がある。
このような場合、現在のＣＰＵより高性能なＣＰＵに取
り替えることにより、パフォーマンスを落とすことな
く、新たな処理機能を追加したシステムを構築してい
た。
【０００３】また、第２従来例として、当初より高速、
高性能なシステムを構築する場合には、複数のＣＰＵを
搭載し且つメモリを複数のＣＰＵで共有できる構成にし
て処理の高速化を図っていた。その際の複数のＣＰＵで
共有するメモリは、それぞれのＣＰＵのシステムバス間
にＤｕａｌ−Ｐｏｒｔ−ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃ
ｅｓｓ Ｍｅｍｏｒｙ：デュアルポート読取り書き込み
記憶装置）を接続し、それぞれのＣＰＵからＤｕａｌ−
Ｐｏｒｔ−ＲＡＭへ書き込み、読み出しを行うことによ
って、高速で高性能なシステムを簡易構成で構築してい
た。
高性能なシステムを構築する場合には、複数のＣＰＵを
搭載し且つメモリを複数のＣＰＵで共有できる構成にし
て処理の高速化を図っていた。その際の複数のＣＰＵで
共有するメモリは、それぞれのＣＰＵのシステムバス間
にＤｕａｌ−Ｐｏｒｔ−ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃ
ｅｓｓ Ｍｅｍｏｒｙ：デュアルポート読取り書き込み
記憶装置）を接続し、それぞれのＣＰＵからＤｕａｌ−
Ｐｏｒｔ−ＲＡＭへ書き込み、読み出しを行うことによ
って、高速で高性能なシステムを簡易構成で構築してい
た。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た第１従来例にあっては、システム構成を簡易にするこ
とはできるが、ソフトウェアのプログラムを全て新たな
ＣＰＵの仕様に変更しなければならず、日程の大幅な延
長となるため、製品の市場投入が大幅に遅れてしまうと
いう問題点があった。
た第１従来例にあっては、システム構成を簡易にするこ
とはできるが、ソフトウェアのプログラムを全て新たな
ＣＰＵの仕様に変更しなければならず、日程の大幅な延
長となるため、製品の市場投入が大幅に遅れてしまうと
いう問題点があった。
【０００５】また、上述した第２従来例にあっては、メ
モリ容量の大きなＤｕａｌ−Ｐｏｒｔ−Ｍｅｍｏｒｙ
（デュアルポートメモリ）自体が無く、大容量のシステ
ムを構成するためには、複数のＤｕａｌ−Ｐｏｒｔ−Ｍ
ｅｍｏｒｙを用いなければならず、しかも多大なコスト
アップとなってしまうという問題点があった。
モリ容量の大きなＤｕａｌ−Ｐｏｒｔ−Ｍｅｍｏｒｙ
（デュアルポートメモリ）自体が無く、大容量のシステ
ムを構成するためには、複数のＤｕａｌ−Ｐｏｒｔ−Ｍ
ｅｍｏｒｙを用いなければならず、しかも多大なコスト
アップとなってしまうという問題点があった。
【０００６】本発明は上述した従来の技術の有するこの
ような問題点に鑑みてなされたものであり、その目的と
するところは、パフォーマンスを落とすことなく、ま
た、高価なＤｕａｌ−Ｐｏｒｔ−ＲＡＭを使用すること
なく、高速で高性能なデータ処理方法及びシステムを簡
易な構成で安価に提供しようとするものである。
ような問題点に鑑みてなされたものであり、その目的と
するところは、パフォーマンスを落とすことなく、ま
た、高価なＤｕａｌ−Ｐｏｒｔ−ＲＡＭを使用すること
なく、高速で高性能なデータ処理方法及びシステムを簡
易な構成で安価に提供しようとするものである。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に請求項１記載のデータ処理方法は、メイン側とサブ側
の２つのＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎ
ｇ Ｕｎｉｔ：中央処理装置）が１つのメモリを共有す
るデータ処理システムによりデータを処理するデータ処
理方法であって、メイン側のＣＰＵがサブ側のシステム
バスの権利を要求するバス権要求信号の状態を切り替え
る第１の信号状態切替工程と、サブ側のＣＰＵの処理が
終了した時点で前記バスの権利を外部デバイスに開放し
たことを前記メイン側のＣＰＵに通知するバス権要求ア
クノリッジ信号の状態を切り替える第２の信号状態切替
工程と、前記バス権要求信号及び前記バス権要求アクノ
リッジ信号の状態に基づいてメイン側のシステムバスと
前記サブ側のシステムバスとの間を切断状態と接続状態
とに択一的に切り替えるバス切替工程とを有することを
特徴とする。
に請求項１記載のデータ処理方法は、メイン側とサブ側
の２つのＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎ
ｇ Ｕｎｉｔ：中央処理装置）が１つのメモリを共有す
るデータ処理システムによりデータを処理するデータ処
理方法であって、メイン側のＣＰＵがサブ側のシステム
バスの権利を要求するバス権要求信号の状態を切り替え
る第１の信号状態切替工程と、サブ側のＣＰＵの処理が
終了した時点で前記バスの権利を外部デバイスに開放し
たことを前記メイン側のＣＰＵに通知するバス権要求ア
クノリッジ信号の状態を切り替える第２の信号状態切替
工程と、前記バス権要求信号及び前記バス権要求アクノ
リッジ信号の状態に基づいてメイン側のシステムバスと
前記サブ側のシステムバスとの間を切断状態と接続状態
とに択一的に切り替えるバス切替工程とを有することを
特徴とする。
【０００８】また、上記目的を達成するために請求項２
記載のデータ処理方法は、請求項１記載のデータ処理方
法において、前記バス切替工程は、前記バス権要求信号
と前記バス権要求アクノリッジ信号とが共に有効時の
み、前記メイン側のシステムバスに前記サブ側のシステ
ムバスを接続するように切り替えることを特徴とする。
記載のデータ処理方法は、請求項１記載のデータ処理方
法において、前記バス切替工程は、前記バス権要求信号
と前記バス権要求アクノリッジ信号とが共に有効時の
み、前記メイン側のシステムバスに前記サブ側のシステ
ムバスを接続するように切り替えることを特徴とする。
【０００９】また、上記目的を達成するために請求項３
記載のデータ処理方法は、請求項１記載のデータ処理方
法において、前記バス切替工程は、前記バス権要求信号
と前記バス権要求アクノリッジ信号及び前記メイン側の
ＣＰＵのＣＳ信号の全てが有効時のみ、前記メイン側の
システムバスに前記サブ側のシステムバスを接続するよ
うに切り替えることを特徴とする。
記載のデータ処理方法は、請求項１記載のデータ処理方
法において、前記バス切替工程は、前記バス権要求信号
と前記バス権要求アクノリッジ信号及び前記メイン側の
ＣＰＵのＣＳ信号の全てが有効時のみ、前記メイン側の
システムバスに前記サブ側のシステムバスを接続するよ
うに切り替えることを特徴とする。
【００１０】また、上記目的を達成するために請求項４
記載のデータ処理方法は、請求項１，２または３記載の
データ処理方法において、前記バス切替工程は、ＴＴＬ
（Ｔｒａｎｓｉｓｔｏｒ−Ｔｒａｎｓｉｓｔｏｒ Ｌｏ
ｇｉｃ：トランジスタ・トランジスタ論理回路）の３ス
テートの双方向のバッファにより行うことを特徴とす
る。
記載のデータ処理方法は、請求項１，２または３記載の
データ処理方法において、前記バス切替工程は、ＴＴＬ
（Ｔｒａｎｓｉｓｔｏｒ−Ｔｒａｎｓｉｓｔｏｒ Ｌｏ
ｇｉｃ：トランジスタ・トランジスタ論理回路）の３ス
テートの双方向のバッファにより行うことを特徴とす
る。
【００１１】また、上記目的を達成するために請求項５
記載のデータ処理方法は、請求項１，２または３記載の
データ処理方法において、前記バス切替工程は、ＴＴＬ
（Ｔｒａｎｓｉｓｔｏｒ−Ｔｒａｎｓｉｓｔｏｒ Ｌｏ
ｇｉｃ）の３ステートバッファにより行うことを特徴と
する。
記載のデータ処理方法は、請求項１，２または３記載の
データ処理方法において、前記バス切替工程は、ＴＴＬ
（Ｔｒａｎｓｉｓｔｏｒ−Ｔｒａｎｓｉｓｔｏｒ Ｌｏ
ｇｉｃ）の３ステートバッファにより行うことを特徴と
する。
【００１２】また、上記目的を達成するために請求項６
記載のデータ処理方法は、請求項４または５記載のデー
タ処理方法において、前記ＴＴＬは、ＣＭＯＳ（Ｃｏｍ
ｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）ロ
ジックであることを特徴とする。
記載のデータ処理方法は、請求項４または５記載のデー
タ処理方法において、前記ＴＴＬは、ＣＭＯＳ（Ｃｏｍ
ｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）ロ
ジックであることを特徴とする。
【００１３】また、上記目的を達成するために請求項７
記載のデータ処理システムは、メイン側とサブ側の２つ
のＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕ
ｎｉｔ：中央処理装置）が１つのメモリを共有するデー
タ処理システムであって、メイン側のＣＰＵがサブ側の
システムバスの権利を要求するバス権要求信号の状態を
切り替える第１の信号状態切替手段を備え、サブ側のＣ
ＰＵが、サブ側の処理が終了した時点で前記バスの権利
を外部デバイスに開放したことを前記メイン側のＣＰＵ
に通知するバス権要求アクノリッジ信号の状態を切り替
える第２の信号状態切替手段を備え、前記バス権要求信
号及び前記バス権要求アクノリッジ信号の状態に基づい
てメイン側のシステムバスと前記サブ側のシステムバス
との間を切断状態と接続状態とに択一的に切り替えるバ
ス切替手段を有することを特徴とする。
記載のデータ処理システムは、メイン側とサブ側の２つ
のＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕ
ｎｉｔ：中央処理装置）が１つのメモリを共有するデー
タ処理システムであって、メイン側のＣＰＵがサブ側の
システムバスの権利を要求するバス権要求信号の状態を
切り替える第１の信号状態切替手段を備え、サブ側のＣ
ＰＵが、サブ側の処理が終了した時点で前記バスの権利
を外部デバイスに開放したことを前記メイン側のＣＰＵ
に通知するバス権要求アクノリッジ信号の状態を切り替
える第２の信号状態切替手段を備え、前記バス権要求信
号及び前記バス権要求アクノリッジ信号の状態に基づい
てメイン側のシステムバスと前記サブ側のシステムバス
との間を切断状態と接続状態とに択一的に切り替えるバ
ス切替手段を有することを特徴とする。
【００１４】また、上記目的を達成するために請求項８
記載のデータ処理システムは、請求項７記載のデータ処
理システムにおいて、前記バス切替手段は、前記バス権
要求信号と前記バス権要求アクノリッジ信号とが共に有
効時のみ、前記メイン側のシステムバスに前記サブ側の
システムバスを接続するように切り替えることを特徴と
する。
記載のデータ処理システムは、請求項７記載のデータ処
理システムにおいて、前記バス切替手段は、前記バス権
要求信号と前記バス権要求アクノリッジ信号とが共に有
効時のみ、前記メイン側のシステムバスに前記サブ側の
システムバスを接続するように切り替えることを特徴と
する。
【００１５】また、上記目的を達成するために請求項９
記載のデータ処理システムは、請求項７記載のデータ処
理システムにおいて、前記バス切替手段は、前記バス権
要求信号と前記バス権要求アクノリッジ信号及び前記メ
イン側のＣＰＵのＣＳ信号の全てが有効時のみ、前記メ
イン側のシステムバスに前記サブ側のシステムバスを開
放するように切り替えることを特徴とする。
記載のデータ処理システムは、請求項７記載のデータ処
理システムにおいて、前記バス切替手段は、前記バス権
要求信号と前記バス権要求アクノリッジ信号及び前記メ
イン側のＣＰＵのＣＳ信号の全てが有効時のみ、前記メ
イン側のシステムバスに前記サブ側のシステムバスを開
放するように切り替えることを特徴とする。
【００１６】また、上記目的を達成するために請求項１
０記載のデータ処理システムは、請求項７，８または９
記載のデータ処理システムにおいて、前記バス切替手段
は、ＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ−Ｔｒａｎｓｉｓｔ
ｏｒ Ｌｏｇｉｃ：トランジスタ・トランジスタ論理回
路）の３ステートの双方向のバッファにより構成したこ
とを特徴とする。
０記載のデータ処理システムは、請求項７，８または９
記載のデータ処理システムにおいて、前記バス切替手段
は、ＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ−Ｔｒａｎｓｉｓｔ
ｏｒ Ｌｏｇｉｃ：トランジスタ・トランジスタ論理回
路）の３ステートの双方向のバッファにより構成したこ
とを特徴とする。
【００１７】また、上記目的を達成するために請求項１
１記載のデータ処理システムは、請求項７，８または９
記載のデータ処理システムにおいて、前記バス切替手段
は、ＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ−Ｔｒａｎｓｉｓｔ
ｏｒ Ｌｏｇｉｃ）の３ステートバッファにより構成し
たことを特徴とする。
１記載のデータ処理システムは、請求項７，８または９
記載のデータ処理システムにおいて、前記バス切替手段
は、ＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ−Ｔｒａｎｓｉｓｔ
ｏｒ Ｌｏｇｉｃ）の３ステートバッファにより構成し
たことを特徴とする。
【００１８】また、上記目的を達成するために請求項１
２記載のデータ処理システムは、請求項１０または１１
記載のデータ処理システムにおいて、前記ＴＴＬは、Ｃ
ＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏ
ｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸
化膜半導体）ロジックであることを特徴とする。
２記載のデータ処理システムは、請求項１０または１１
記載のデータ処理システムにおいて、前記ＴＴＬは、Ｃ
ＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏ
ｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸
化膜半導体）ロジックであることを特徴とする。
【００１９】
【発明の実施の形態】以下、本発明の一実施の形態を図
面に基づき説明する。
面に基づき説明する。
【００２０】図１は、本発明の一実施の形態に係るデー
タ処理シテスム（Ｄｕａｌ−ＣＰＵ装置システム）の構
成を示すブロック図であり、同図において、１はメイン
ＣＰＵ（中央処理装置）、２はサブＣＰＵ（中央処理装
置）、３はＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａ
ｃｃｅｓｓ Ｍｅｍｏｒｙ：スタティックランダムアク
セスメモリ）、４はシステムバス（アドレスバス、デー
タバス、リード／ライト、チップセレクト、データスト
ローブ等の外部デバイスへのアクセス信号）、５はゲー
トアレイ、６はＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ダイナミックランダ
ムアクセスメモリ）、７はＲＯＭ（リードオンリーメモ
リ）、８はバス切替回路（バス切替手段）である。
タ処理シテスム（Ｄｕａｌ−ＣＰＵ装置システム）の構
成を示すブロック図であり、同図において、１はメイン
ＣＰＵ（中央処理装置）、２はサブＣＰＵ（中央処理装
置）、３はＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａ
ｃｃｅｓｓ Ｍｅｍｏｒｙ：スタティックランダムアク
セスメモリ）、４はシステムバス（アドレスバス、デー
タバス、リード／ライト、チップセレクト、データスト
ローブ等の外部デバイスへのアクセス信号）、５はゲー
トアレイ、６はＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ダイナミックランダ
ムアクセスメモリ）、７はＲＯＭ（リードオンリーメモ
リ）、８はバス切替回路（バス切替手段）である。
【００２１】そして、メインＣＰＵ１、ゲートアレイ
５、ＤＲＡＭ６及びＲＯＭ７等のデバイスがシステムバ
ス４により直接接続され且つバス切替回路８を介してサ
ブＣＰＵ２及びＳＲＡＭ３へも接続されている。
５、ＤＲＡＭ６及びＲＯＭ７等のデバイスがシステムバ
ス４により直接接続され且つバス切替回路８を介してサ
ブＣＰＵ２及びＳＲＡＭ３へも接続されている。
【００２２】このような構成のデータ処理シテスムは、
メインＣＰＵ１で対応できない、または手間がかかる処
理をサブＣＰＵ２で行わせて、その間メインＣＰＵ１側
では別の処理を実行することができるものである。
メインＣＰＵ１で対応できない、または手間がかかる処
理をサブＣＰＵ２で行わせて、その間メインＣＰＵ１側
では別の処理を実行することができるものである。
【００２３】図１に示した構成のデータ処理シテスムに
おけるデータ展開の流れを、図２〜図７を用いて説明す
る。
おけるデータ展開の流れを、図２〜図７を用いて説明す
る。
【００２４】図２は、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍ
ｐｕｔｅｒ：パーソナルコンピュータ）から送られたコ
マンドがメインＣＰＵ１側では展開処理に時間がかかる
ので、サブＣＰＵ２側に処理を任せるため、メインＣＰ
Ｕ１、またはゲートアレイ５を用いてＳＲＡＭ３に書き
込む動作を示した図である。ＳＲＡＭ３へのアクセス方
法は、メインＣＰＵ１が直接行っても良いし、端子等が
足りない場合はＳＲＡＭ３の制御をゲートアレイ５等の
ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ
Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：特定用途向
け集積回路）でアクセスする方法もある。
ｐｕｔｅｒ：パーソナルコンピュータ）から送られたコ
マンドがメインＣＰＵ１側では展開処理に時間がかかる
ので、サブＣＰＵ２側に処理を任せるため、メインＣＰ
Ｕ１、またはゲートアレイ５を用いてＳＲＡＭ３に書き
込む動作を示した図である。ＳＲＡＭ３へのアクセス方
法は、メインＣＰＵ１が直接行っても良いし、端子等が
足りない場合はＳＲＡＭ３の制御をゲートアレイ５等の
ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ
Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：特定用途向
け集積回路）でアクセスする方法もある。
【００２５】ＳＲＡＭ３にコマンドを書き終わった後
は、メインＣＰＵ１とサブＣＰＵ２との間のシステムバ
スの権利を要求する信号であるバス権要求信号（ＢＲＥ
Ｑ＊信号）及びサブＣＰＵ２側の処理が終了した時点で
前記システムバスの権利を外部デバイスに開放したこと
をメインＣＰＵ１に通知する信号であるバス権要求アク
ノリッジ信号（ＢＡＣＫ＊信号）を共に非アクティブと
してシステムバス４を切り離し、サブＣＰＵ２にシステ
ムバス４の権利を開放する。
は、メインＣＰＵ１とサブＣＰＵ２との間のシステムバ
スの権利を要求する信号であるバス権要求信号（ＢＲＥ
Ｑ＊信号）及びサブＣＰＵ２側の処理が終了した時点で
前記システムバスの権利を外部デバイスに開放したこと
をメインＣＰＵ１に通知する信号であるバス権要求アク
ノリッジ信号（ＢＡＣＫ＊信号）を共に非アクティブと
してシステムバス４を切り離し、サブＣＰＵ２にシステ
ムバス４の権利を開放する。
【００２６】システムバス４の開放はＢＡＣＫ＊信号ま
たはＢＲＥＱ＊信号のどちらかが非アクティブの時であ
る。
たはＢＲＥＱ＊信号のどちらかが非アクティブの時であ
る。
【００２７】前記バス権要求信号（ＢＲＥＱ＊信号）が
非アクティブになると同時に、バス切替回路８によって
システムバス４がメイン側とサブ側とに切断される。こ
の動作を示したのが図３である。
非アクティブになると同時に、バス切替回路８によって
システムバス４がメイン側とサブ側とに切断される。こ
の動作を示したのが図３である。
【００２８】システムバス４が切断された後、サブＣＰ
Ｕ２はＳＲＡＭ３にライト（書き込み）されたコマンド
の展開処理を行う。この動作を示したのが図４である。
Ｕ２はＳＲＡＭ３にライト（書き込み）されたコマンド
の展開処理を行う。この動作を示したのが図４である。
【００２９】その間、メインＣＰＵ１側は、システムバ
ス４が切断されているので、別の処理を実行することが
可能である。
ス４が切断されているので、別の処理を実行することが
可能である。
【００３０】サブＣＰＵ２によるＳＲＡＭ３のコマンド
の展開処理が終了すると、メインＣＰＵ１にコマンド展
開処理が終了したことを示すコマンド展開処理終了信号
を送る。この動作を示したのが図５である。
の展開処理が終了すると、メインＣＰＵ１にコマンド展
開処理が終了したことを示すコマンド展開処理終了信号
を送る。この動作を示したのが図５である。
【００３１】メインＣＰＵ１がコマンド展開処理終了信
号を受信すると、該メインＣＰＵ１は再びバス切替回路
８によってシステムバス４を接続するため、前記バス権
要求信号（ＢＲＥＱ＊信号）をアクティブにし、サブＣ
ＰＵ２もバス権要求アクノリッジ信号（ＢＡＣＫ＊信
号）をアクティブにする。この動作を示したのが図６で
ある。
号を受信すると、該メインＣＰＵ１は再びバス切替回路
８によってシステムバス４を接続するため、前記バス権
要求信号（ＢＲＥＱ＊信号）をアクティブにし、サブＣ
ＰＵ２もバス権要求アクノリッジ信号（ＢＡＣＫ＊信
号）をアクティブにする。この動作を示したのが図６で
ある。
【００３２】但し、メインＣＰＵ１にコマンド展開処理
終了信号が入力されてすぐにシステムバス４を接続する
必要はない。
終了信号が入力されてすぐにシステムバス４を接続する
必要はない。
【００３３】前記バス権要求信号（ＢＲＥＱ＊信号）及
びバス権要求アクノリッジ信号（ＢＡＣＫ＊信号）が共
にアクティブになると、バス切替回路８によってシステ
ムバス４が接続される。そして、メインＣＰＵ１、また
はゲートアレイ５がＳＲＡＭ３のデータをＤＲＡＭ６に
転送することによって一連の動作が終了する。この動作
を示したのが図７である。
びバス権要求アクノリッジ信号（ＢＡＣＫ＊信号）が共
にアクティブになると、バス切替回路８によってシステ
ムバス４が接続される。そして、メインＣＰＵ１、また
はゲートアレイ５がＳＲＡＭ３のデータをＤＲＡＭ６に
転送することによって一連の動作が終了する。この動作
を示したのが図７である。
【００３４】図８は、図１に示すデータ処理システムの
回路構成を示すブロック図であり、同図において図１と
同一部分には同一符号が付してある。
回路構成を示すブロック図であり、同図において図１と
同一部分には同一符号が付してある。
【００３５】図８において、９ａ，９ｂはデータバス
（システムバス）、１０ａ，１０ｂはアドレスバス（シ
ステムバス）、１１ａ，１１ｂはＲ（リード）／Ｗ（ラ
イト）信号（システムバス）、１２ａ，１２ｂはＣＳ＊
信号（チップセレクト、システムバス）、１３ａ，１３
ｂはＵＤＳ＊信号（データストローブ、システムバ
ス）、１４ａ，１４ｂはＬＤＳ＊信号（データストロー
ブ、システムバス）、１５はＬＳ０４（ＴＴＬのインバ
ータ）、１６はＬＳ３２（ＴＴＬのＯＲ回路）、１７は
ｐｏｒｔ（終了）信号、１８はバス権要求信号（ＢＲＥ
Ｑ＊信号）、１９はバス権要求アクノリッジ信号（ＢＲ
ＥＱ＊信号）、２０はＬＳ３２（ＴＴＬのＯＲ回路）、
２１はＬＳ３２（ＴＴＬのＯＲ回路）、２２はＬＳ２４
５（ＴＴＬの３ステート双方向バッファ）、２３はＬＳ
２４４（ＴＴＬの３ステートバッファ）である。
（システムバス）、１０ａ，１０ｂはアドレスバス（シ
ステムバス）、１１ａ，１１ｂはＲ（リード）／Ｗ（ラ
イト）信号（システムバス）、１２ａ，１２ｂはＣＳ＊
信号（チップセレクト、システムバス）、１３ａ，１３
ｂはＵＤＳ＊信号（データストローブ、システムバ
ス）、１４ａ，１４ｂはＬＤＳ＊信号（データストロー
ブ、システムバス）、１５はＬＳ０４（ＴＴＬのインバ
ータ）、１６はＬＳ３２（ＴＴＬのＯＲ回路）、１７は
ｐｏｒｔ（終了）信号、１８はバス権要求信号（ＢＲＥ
Ｑ＊信号）、１９はバス権要求アクノリッジ信号（ＢＲ
ＥＱ＊信号）、２０はＬＳ３２（ＴＴＬのＯＲ回路）、
２１はＬＳ３２（ＴＴＬのＯＲ回路）、２２はＬＳ２４
５（ＴＴＬの３ステート双方向バッファ）、２３はＬＳ
２４４（ＴＴＬの３ステートバッファ）である。
【００３６】図８において、まず、メインＣＰＵ１が外
部インターフェースから受け取ったコマンドをＳＲＡＭ
３に書き込み、その後、メインＣＰＵ１とサブＣＰＵ２
との間でシステムバス４を切断し、サブＣＰＵ２でＳＲ
ＡＭ３に書き込まれたコマンドの展開処理を行い、その
展開処理が終了すると、サブＣＰＵ２がメインＣＰＵ１
にコマンド展開処理終了信号１７を送り、再びシステム
バス４を接続させ、メインＣＰＵ１がＳＲＡＭ３に展開
されたデータをリード（読み出し）するという回路構成
である。
部インターフェースから受け取ったコマンドをＳＲＡＭ
３に書き込み、その後、メインＣＰＵ１とサブＣＰＵ２
との間でシステムバス４を切断し、サブＣＰＵ２でＳＲ
ＡＭ３に書き込まれたコマンドの展開処理を行い、その
展開処理が終了すると、サブＣＰＵ２がメインＣＰＵ１
にコマンド展開処理終了信号１７を送り、再びシステム
バス４を接続させ、メインＣＰＵ１がＳＲＡＭ３に展開
されたデータをリード（読み出し）するという回路構成
である。
【００３７】本回路で使用しているＳＲＡＭ３は、４Ｍ
ｂｉｔ（２５６Ｋ×１６ｂｉｔ）であり、データバスは
１６ｂｉｔ、アドレスバスは１８ｂｉｔである。バス権
要求信号（ＢＲＥＱ＊信号）１８及びバス権要求アクノ
リッジ信号（ＢＡＣＫ＊信号）１９は、それぞれサブＣ
ＰＵ２のＢＲＥＱ＊端子及びＢＡＣＫ＊端子に接続し、
メインＣＰＵ１側にはＩ／Ｏ（入出力）ポートを接続す
る。そして、バス権要求信号（ＢＲＥＱ＊信号）１８及
びバス権要求アクノリッジ信号（ＢＡＣＫ＊信号）１９
の両信号共にプルアップをして、リセット中等のハイイ
ンピーダンス状態のときは非アクティブになるようにす
る。
ｂｉｔ（２５６Ｋ×１６ｂｉｔ）であり、データバスは
１６ｂｉｔ、アドレスバスは１８ｂｉｔである。バス権
要求信号（ＢＲＥＱ＊信号）１８及びバス権要求アクノ
リッジ信号（ＢＡＣＫ＊信号）１９は、それぞれサブＣ
ＰＵ２のＢＲＥＱ＊端子及びＢＡＣＫ＊端子に接続し、
メインＣＰＵ１側にはＩ／Ｏ（入出力）ポートを接続す
る。そして、バス権要求信号（ＢＲＥＱ＊信号）１８及
びバス権要求アクノリッジ信号（ＢＡＣＫ＊信号）１９
の両信号共にプルアップをして、リセット中等のハイイ
ンピーダンス状態のときは非アクティブになるようにす
る。
【００３８】メインＣＰＵ１のポートから出力されるバ
ス権要求信号（ＢＲＥＱ＊信号）１８がアクティブにな
ってサブＣＰＵ２に入力されると、該サブＣＰＵ２はシ
ステムバス（９ａ，１０ｂ，１１ｂ，１２ｂ，１３ｂ，
１４ｂ）の出力を全てハイインピーダンスにして、バス
権要求アクノリッジ信号（ＢＡＣＫ＊信号）１９をアク
ティブにして、メインＣＰＵ１に出力することによっ
て、システムバスの接続が行われる。
ス権要求信号（ＢＲＥＱ＊信号）１８がアクティブにな
ってサブＣＰＵ２に入力されると、該サブＣＰＵ２はシ
ステムバス（９ａ，１０ｂ，１１ｂ，１２ｂ，１３ｂ，
１４ｂ）の出力を全てハイインピーダンスにして、バス
権要求アクノリッジ信号（ＢＡＣＫ＊信号）１９をアク
ティブにして、メインＣＰＵ１に出力することによっ
て、システムバスの接続が行われる。
【００３９】システムバスの開放及び接続の切り替えを
行うバス切替回路は、「ＬＳ２４４：（ＴＴＬの３ステ
ートバッファ）」２３、「ＬＳ２４５：（ＴＴＬの３ス
テート双方向バッファ）」２２によって構成される。
行うバス切替回路は、「ＬＳ２４４：（ＴＴＬの３ステ
ートバッファ）」２３、「ＬＳ２４５：（ＴＴＬの３ス
テート双方向バッファ）」２２によって構成される。
【００４０】「ＬＳ２４４」２３の入力端子であるＡ端
子及びＢ端子にはメインＣＰＵ１側のシステムバスを接
続し、出力端子であるＹＡ端子及びＹＢ端子にはサブＣ
ＰＵ２側のシステムバスを接続する。そして、バスの切
り替え信号であるＥＮＡＢＬＥＡ端子及びＥＮＡＢＬＥ
Ｂ端子のレベルは、「ＬＳ３２：（ＴＴＬのＯＲ回
路）」２０の出力信号によって決定される。この「ＬＳ
３２」２０は、バス権要求信号（ＢＲＥＱ＊信号）１８
とバス権要求アクノリッジ信号（ＢＡＣＫ＊信号）１９
のＯＲの出力であり、バス権要求信号（ＢＲＥＱ＊信
号）１８とバス権要求アクノリッジ信号（ＢＡＣＫ＊信
号）１９が共にアクティブのとき、即ちメインＣＰＵ１
がＳＲＡＭ３へコマンドの書き込みを行う時に、バス権
要求信号（ＢＲＥＱ＊信号）１８をアクティブ（ローレ
ベル）にして、サブＣＰＵ２もバス権要求アクノリッジ
信号（ＢＡＣＫ＊信号）１９をアクティブ（ローレベ
ル）にしたときのみ、「ＬＳ３２」２０の出力はアクテ
ィブ（ローレベル）になる。
子及びＢ端子にはメインＣＰＵ１側のシステムバスを接
続し、出力端子であるＹＡ端子及びＹＢ端子にはサブＣ
ＰＵ２側のシステムバスを接続する。そして、バスの切
り替え信号であるＥＮＡＢＬＥＡ端子及びＥＮＡＢＬＥ
Ｂ端子のレベルは、「ＬＳ３２：（ＴＴＬのＯＲ回
路）」２０の出力信号によって決定される。この「ＬＳ
３２」２０は、バス権要求信号（ＢＲＥＱ＊信号）１８
とバス権要求アクノリッジ信号（ＢＡＣＫ＊信号）１９
のＯＲの出力であり、バス権要求信号（ＢＲＥＱ＊信
号）１８とバス権要求アクノリッジ信号（ＢＡＣＫ＊信
号）１９が共にアクティブのとき、即ちメインＣＰＵ１
がＳＲＡＭ３へコマンドの書き込みを行う時に、バス権
要求信号（ＢＲＥＱ＊信号）１８をアクティブ（ローレ
ベル）にして、サブＣＰＵ２もバス権要求アクノリッジ
信号（ＢＡＣＫ＊信号）１９をアクティブ（ローレベ
ル）にしたときのみ、「ＬＳ３２」２０の出力はアクテ
ィブ（ローレベル）になる。
【００４１】そして、「ＬＳ３２」２０の出力がアクテ
ィブのときのみ、メインＣＰＵ１とサブＣＰＵ２との間
のシステムバスが接続され、メインＣＰＵ１がＳＲＡＭ
３へコマンドの書き込みを行うことができる。
ィブのときのみ、メインＣＰＵ１とサブＣＰＵ２との間
のシステムバスが接続され、メインＣＰＵ１がＳＲＡＭ
３へコマンドの書き込みを行うことができる。
【００４２】バス切替回路の切り替えにバス権要求信号
（ＢＲＥＱ＊信号）１８とバス権要求アクノリッジ信号
（ＢＡＣＫ＊信号）１９のＯＲを用いるのは、メインＣ
ＰＵ１側とサブＣＰＵ２側のシステムバスが衝突しない
安全な回路構成にするためである。
（ＢＲＥＱ＊信号）１８とバス権要求アクノリッジ信号
（ＢＡＣＫ＊信号）１９のＯＲを用いるのは、メインＣ
ＰＵ１側とサブＣＰＵ２側のシステムバスが衝突しない
安全な回路構成にするためである。
【００４３】バス権要求信号（ＢＲＥＱ＊信号）１８が
アクティブになり、その後、バス権要求アクノリッジ信
号（ＢＡＣＫ＊信号）１９がアクティブになる前に、サ
ブＣＰＵ２のシステムバスは、ハイインピーダンスにな
っているので、バス権要求アクノリッジ信号（ＢＡＣＫ
＊信号）１９をアクティブで出力して、メインＣＰＵ１
側から信号が流れてきても、システムバスの衝突はな
く、また、バス権要求信号（ＢＲＥＱ＊信号）１８が非
アクティブになった時点で、即ちバス権要求アクノリッ
ジ信号（ＢＡＣＫ＊信号）１９が非アクティブになる前
の段階で、メインＣＰＵ１とサブＣＰＵ２の間でシステ
ムバスを切断することによって、信号の衝突しない回路
にすることができる。
アクティブになり、その後、バス権要求アクノリッジ信
号（ＢＡＣＫ＊信号）１９がアクティブになる前に、サ
ブＣＰＵ２のシステムバスは、ハイインピーダンスにな
っているので、バス権要求アクノリッジ信号（ＢＡＣＫ
＊信号）１９をアクティブで出力して、メインＣＰＵ１
側から信号が流れてきても、システムバスの衝突はな
く、また、バス権要求信号（ＢＲＥＱ＊信号）１８が非
アクティブになった時点で、即ちバス権要求アクノリッ
ジ信号（ＢＡＣＫ＊信号）１９が非アクティブになる前
の段階で、メインＣＰＵ１とサブＣＰＵ２の間でシステ
ムバスを切断することによって、信号の衝突しない回路
にすることができる。
【００４４】図９は、バス切替回路の切り替えタイミン
グを示すタイミングチャートである。
グを示すタイミングチャートである。
【００４５】また、本回路のデータバス９ａ，９ｂは双
方向信号であり、「ＬＳ２４５」２２を用いて切り替え
る。この「ＬＳ２４５」２２のＡ端子にはメインＣＰＵ
１側のシステムバスを接続し、Ｂ端子にはサブＣＰＵ２
側のシステムバスを接続する。そして、バスの切り替え
信号であるＧ端子のレベルは、「ＬＳ３２」２１の出力
信号によって決定される。この「ＬＳ３２」２１は、バ
ス権要求信号（ＢＲＥＱ＊信号）１８とバス権要求アク
ノリッジ信号（ＢＡＣＫ＊信号）１９のＯＲの出力と、
ＣＳ＊信号１２ａのＯＲの出力であり、バス権要求信号
（ＢＲＥＱ＊信号）１８及びバス権要求アクノリッジ信
号（ＢＡＣＫ＊信号）１９及びＣＳ＊信号１２ａが全て
アクティブのとき、即ちメインＣＰＵ１がＳＲＡＭ３へ
コマンドのライトまたはリード時で且つメインＣＰＵ１
が出力するＣＳ＊信号１１ａがアクティブのときのみ、
「ＬＳ３２」２１の出力はアクティブ（ローレベル）に
なる。
方向信号であり、「ＬＳ２４５」２２を用いて切り替え
る。この「ＬＳ２４５」２２のＡ端子にはメインＣＰＵ
１側のシステムバスを接続し、Ｂ端子にはサブＣＰＵ２
側のシステムバスを接続する。そして、バスの切り替え
信号であるＧ端子のレベルは、「ＬＳ３２」２１の出力
信号によって決定される。この「ＬＳ３２」２１は、バ
ス権要求信号（ＢＲＥＱ＊信号）１８とバス権要求アク
ノリッジ信号（ＢＡＣＫ＊信号）１９のＯＲの出力と、
ＣＳ＊信号１２ａのＯＲの出力であり、バス権要求信号
（ＢＲＥＱ＊信号）１８及びバス権要求アクノリッジ信
号（ＢＡＣＫ＊信号）１９及びＣＳ＊信号１２ａが全て
アクティブのとき、即ちメインＣＰＵ１がＳＲＡＭ３へ
コマンドのライトまたはリード時で且つメインＣＰＵ１
が出力するＣＳ＊信号１１ａがアクティブのときのみ、
「ＬＳ３２」２１の出力はアクティブ（ローレベル）に
なる。
【００４６】そして、「ＬＳ３２」２１の出力がアクテ
ィブのときのみ、双方向バスであるデータバス９ａとデ
ータバス９ｂとが接続され、メインＣＰＵ１がＳＲＡＭ
３へコマンドのリード／ライトを行うことができる。
ィブのときのみ、双方向バスであるデータバス９ａとデ
ータバス９ｂとが接続され、メインＣＰＵ１がＳＲＡＭ
３へコマンドのリード／ライトを行うことができる。
【００４７】なお、本実施の形態では、「ＬＳ２４５」
２２のシステムバスの切り替え信号は、バス切替回路の
安全性のため「ＬＳ３２」２１を用いているが、システ
ムバスの衝突の恐れがない構成であれば「ＬＳ３２」２
０によってシステムバスの切断及び接続の切り替えを行
っても良い。
２２のシステムバスの切り替え信号は、バス切替回路の
安全性のため「ＬＳ３２」２１を用いているが、システ
ムバスの衝突の恐れがない構成であれば「ＬＳ３２」２
０によってシステムバスの切断及び接続の切り替えを行
っても良い。
【００４８】また、同様に「ＬＳ２４４」２３の切り替
えも「ＬＳ３２」２１を用いて行っても良い。
えも「ＬＳ３２」２１を用いて行っても良い。
【００４９】そして、「ＬＳ２４５」２２の入出力の切
り替え端子ＤＩＲのレベルは、「ＬＳ３２」１６の出力
信号によって決定される。この「ＬＳ３２」１６は、メ
インＣＰＵ１の出力信号のＲ（リード）／Ｗ（ライト）
信号１１ａを「ＬＳ０４：（ＴＴＬのインバータ）」１
５に入力してＲ／Ｗ信号１１ａがリードのときはアクテ
ィブになるように反転させた信号と、ＣＳ＊信号１２ａ
のＯＲを出力し、両信号共にアクティブ（ローレベル）
のとき、切り替え端子ＤＩＲはローレベルになり、サブ
ＣＰＵ２側の信号がメインＣＰＵ１側に流れる。即ちメ
インＣＰＵ１がＳＲＡＭ３のデータをリードする場合に
おいてのみ、切り替え端子ＤＩＲはローレベルとなる。
り替え端子ＤＩＲのレベルは、「ＬＳ３２」１６の出力
信号によって決定される。この「ＬＳ３２」１６は、メ
インＣＰＵ１の出力信号のＲ（リード）／Ｗ（ライト）
信号１１ａを「ＬＳ０４：（ＴＴＬのインバータ）」１
５に入力してＲ／Ｗ信号１１ａがリードのときはアクテ
ィブになるように反転させた信号と、ＣＳ＊信号１２ａ
のＯＲを出力し、両信号共にアクティブ（ローレベル）
のとき、切り替え端子ＤＩＲはローレベルになり、サブ
ＣＰＵ２側の信号がメインＣＰＵ１側に流れる。即ちメ
インＣＰＵ１がＳＲＡＭ３のデータをリードする場合に
おいてのみ、切り替え端子ＤＩＲはローレベルとなる。
【００５０】なお、図８で説明した回路で使用している
ＴＴＬロジックは、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａ
ｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ：相補型金属酸化膜半導体）ロジックまたはこれ
と同等のロジックであれば良いことは言うまでもない。
ＴＴＬロジックは、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａ
ｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ：相補型金属酸化膜半導体）ロジックまたはこれ
と同等のロジックであれば良いことは言うまでもない。
【００５１】また、本発明は、バス権要求信号及びバス
権要求アクノリッジ信号を、ＢＲＥＱ＊信号及びＢＡＣ
Ｋ＊信号と呼ぶ製品のみに限定されるものではない。
権要求アクノリッジ信号を、ＢＲＥＱ＊信号及びＢＡＣ
Ｋ＊信号と呼ぶ製品のみに限定されるものではない。
【００５２】以上詳述したような回路構成によって、図
１に示す本実施の形態に係るデータ処理システムを構築
することができる。
１に示す本実施の形態に係るデータ処理システムを構築
することができる。
【００５３】
【発明の効果】以上詳述したように本発明によれば、パ
フォーマンスを落とすことなく、また、高価なＤｕａｌ
−Ｐｏｒｔ−ＲＡＭを使用することなく、高速で高性能
なデータ処理方法及びシステムを簡易な構成で安価に提
供することができるという効果を奏する。
フォーマンスを落とすことなく、また、高価なＤｕａｌ
−Ｐｏｒｔ−ＲＡＭを使用することなく、高速で高性能
なデータ処理方法及びシステムを簡易な構成で安価に提
供することができるという効果を奏する。
【図１】本発明の一実施の形態に係るデータ処理システ
ムの構成を示すブロック図である。
ムの構成を示すブロック図である。
【図２】本発明の一実施の形態に係るデータ処理システ
ムにおけるデータ展開の流れを示す図である。
ムにおけるデータ展開の流れを示す図である。
【図３】本発明の一実施の形態に係るデータ処理システ
ムにおけるデータ展開の流れを示す図である。
ムにおけるデータ展開の流れを示す図である。
【図４】本発明の一実施の形態に係るデータ処理システ
ムにおけるデータ展開の流れを示す図である。
ムにおけるデータ展開の流れを示す図である。
【図５】本発明の一実施の形態に係るデータ処理システ
ムにおけるデータ展開の流れを示す図である。
ムにおけるデータ展開の流れを示す図である。
【図６】本発明の一実施の形態に係るデータ処理システ
ムにおけるデータ展開の流れを示す図である。
ムにおけるデータ展開の流れを示す図である。
【図７】本発明の一実施の形態に係るデータ処理システ
ムにおけるデータ展開の流れを示す図である。
ムにおけるデータ展開の流れを示す図である。
【図８】本発明の一実施の形態に係るデータ処理システ
ムの回路構成を示すブロック図である。
ムの回路構成を示すブロック図である。
【図９】本発明の一実施の形態に係るデータ処理システ
ムにおけるバス切替回路の切り替えタイミングを示すタ
イミングチャートである。
ムにおけるバス切替回路の切り替えタイミングを示すタ
イミングチャートである。
１ メインＣＰＵ ２ サブＣＰＵ ３ ＳＲＡＭ ４ システムバス ５ ゲートアレイ ６ ＤＲＡＭ ７ ＲＯＭ ８ バス切替回路 ９ａ データバス（システムバス） ９ｂ データバス（システムバス） １０ａ アドレスバス（システムバス） １０ｂ アドレスバス（システムバス） １１ａ Ｒ（リード）／Ｗ（ライト）信号（システムバ
ス） １１ｂ Ｒ（リード）／Ｗ（ライト）信号（システムバ
ス） １２ａ ＣＳ＊信号（チップセレクト、システムバス） １２ｂ ＣＳ＊信号（チップセレクト、システムバス） １３ａ ＵＤＳ＊信号（データストローブ、システムバ
ス） １３ｂ ＵＤＳ＊信号（データストローブ、システムバ
ス） １４ａ ＬＤＳ＊信号（データストローブ、システムバ
ス） １４ｂ ＬＤＳ＊信号（データストローブ、システムバ
ス） １５ ＬＳ０４（ＴＴＬのインバータ） １６ ＬＳ３２（ＴＴＬのＯＲ回路） １７ ｐｏｒｔ（終了）信号 １８ バス権要求信号（ＢＲＥＱ＊信号） １９ バス権要求アクノリッジ信号（ＢＡＣＫ＊信
号） ２０ ＬＳ３２（ＴＴＬのＯＲ回路） ２１ ＬＳ３２（ＴＴＬのＯＲ回路） ２２ ＬＳ２４５（ＴＴＬの３ステート双方向バッフ
ァ） ２３ ＬＳ２４４（ＴＴＬの３ステートバッファ）
ス） １１ｂ Ｒ（リード）／Ｗ（ライト）信号（システムバ
ス） １２ａ ＣＳ＊信号（チップセレクト、システムバス） １２ｂ ＣＳ＊信号（チップセレクト、システムバス） １３ａ ＵＤＳ＊信号（データストローブ、システムバ
ス） １３ｂ ＵＤＳ＊信号（データストローブ、システムバ
ス） １４ａ ＬＤＳ＊信号（データストローブ、システムバ
ス） １４ｂ ＬＤＳ＊信号（データストローブ、システムバ
ス） １５ ＬＳ０４（ＴＴＬのインバータ） １６ ＬＳ３２（ＴＴＬのＯＲ回路） １７ ｐｏｒｔ（終了）信号 １８ バス権要求信号（ＢＲＥＱ＊信号） １９ バス権要求アクノリッジ信号（ＢＡＣＫ＊信
号） ２０ ＬＳ３２（ＴＴＬのＯＲ回路） ２１ ＬＳ３２（ＴＴＬのＯＲ回路） ２２ ＬＳ２４５（ＴＴＬの３ステート双方向バッフ
ァ） ２３ ＬＳ２４４（ＴＴＬの３ステートバッファ）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 奥脇 裕貴 茨城県水海道市坂手町5540−11 キヤノン アプテックス株式会社内 (72)発明者 宮原 文雄 茨城県水海道市坂手町5540−11 キヤノン アプテックス株式会社内 Ｆターム(参考） 5B045 BB14 BB36 EE07 5B060 KA02 KA04 MB01 5B061 FF01 FF23 GG13 RR02 RR03
Claims (12)
- 【請求項１】 メイン側とサブ側の２つのＣＰＵ（Ｃｅ
ｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：中央処
理装置）が１つのメモリを共有するデータ処理システム
によりデータ処理するデータ処理方法であって、メイン
側のＣＰＵがサブ側のシステムバスの権利を要求するバ
ス権要求信号の状態を切り替える第１の信号状態切替工
程と、サブ側のＣＰＵの処理が終了した時点で前記バス
の権利を外部デバイスに開放したことを前記メイン側の
ＣＰＵに通知するバス権要求アクノリッジ信号の状態を
切り替える第２の信号状態切替工程と、前記バス権要求
信号及び前記バス権要求アクノリッジ信号の状態に基づ
いてメイン側のシステムバスと前記サブ側のシステムバ
スとの間を切断状態と接続状態とに択一的に切り替える
バス切替工程とを有することを特徴とするデータ処理方
法。 - 【請求項２】 前記バス切替工程は、前記バス権要求信
号と前記バス権要求アクノリッジ信号とが共に有効時の
み、前記メイン側のシステムバスに前記サブ側のシステ
ムバスを接続するように切り替えることを特徴とする請
求項１記載のデータ処理方法。 - 【請求項３】 前記バス切替工程は、前記バス権要求信
号とバス権要求アクノリッジ信号及び前記メイン側のＣ
ＰＵのＣＳ信号の全てが有効時のみ、前記メイン側のシ
ステムバスに前記サブ側のシステムバスを接続するよう
に切り替えることを特徴とする請求項１記載のデータ処
理方法。 - 【請求項４】 前記バス切替工程は、ＴＴＬ（Ｔｒａｎ
ｓｉｓｔｏｒ−Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ：ト
ランジスタ・トランジスタ論理回路）の３ステートの双
方向のバッファにより行うことを特徴とする請求項１，
２または３記載のデータ処理方法。 - 【請求項５】 前記バス切替工程は、ＴＴＬ（Ｔｒａｎ
ｓｉｓｔｏｒ−Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ）の
３ステートバッファにより行うことを特徴とする請求項
１，２または３記載のデータ処理方法。 - 【請求項６】 前記ＴＴＬは、ＣＭＯＳ（Ｃｏｍｐｌｅ
ｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）ロジック
であることを特徴とする請求項４または５記載のデータ
処理方法。 - 【請求項７】 メイン側とサブ側の２つのＣＰＵ（Ｃｅ
ｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：中央処
理装置）が１つのメモリを共有するデータ処理システム
であって、メイン側のＣＰＵがサブ側のシステムバスの
権利を要求するバス権要求信号の状態を切り替える第１
の信号状態切替手段を備え、サブ側のＣＰＵが、サブ側
の処理が終了した時点で前記バスの権利を外部デバイス
に開放したことを前記メイン側のＣＰＵに通知するバス
権要求アクノリッジ信号の状態を切り替える第２の信号
状態切替手段を備え、前記バス権要求信号及び前記バス
権要求アクノリッジ信号の状態に基づいてメイン側のシ
ステムバスと前記サブ側のシステムバスとの間を切断状
態と接続状態とに択一的に切り替えるバス切替手段を有
することを特徴とするデータ処理システム。 - 【請求項８】 前記バス切替手段は、前記バス権要求信
号と前記バス権要求アクノリッジ信号とが共に有効時の
み、前記メイン側のシステムバスに前記サブ側のシステ
ムバスを接続するように切り替えることを特徴とする請
求項７記載のデータ処理システム。 - 【請求項９】 前記バス切替手段は、前記バス権要求信
号と前記バス権要求アクノリッジ信号及び前記メイン側
のＣＰＵのＣＳ信号の全てが有効時のみ、前記メイン側
のに前記サブ側のシステムバスを開放するように切り替
えることを特徴とする請求項７記載のデータ処理システ
ム。 - 【請求項１０】 前記バス切替手段は、ＴＴＬ（Ｔｒａ
ｎｓｉｓｔｏｒ−Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ：
トランジスタ・トランジスタ論理回路）の３ステートの
双方向のバッファにより構成したことを特徴とする請求
項７，８または９記載のデータ処理システム。 - 【請求項１１】 前記バス切替手段は、ＴＴＬ（Ｔｒａ
ｎｓｉｓｔｏｒ−Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ）
の３ステートバッファにより構成したことを特徴とする
請求項７，８または９記載のデータ処理システム。 - 【請求項１２】 前記ＴＴＬは、ＣＭＯＳ（Ｃｏｍｐｌ
ｅｍｅｎｔａｒｙＭｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）ロジック
であることを特徴とする請求項１０または１１記載のデ
ータ処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11092195A JP2000285090A (ja) | 1999-03-31 | 1999-03-31 | データ処理方法及びシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11092195A JP2000285090A (ja) | 1999-03-31 | 1999-03-31 | データ処理方法及びシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000285090A true JP2000285090A (ja) | 2000-10-13 |
Family
ID=14047675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11092195A Withdrawn JP2000285090A (ja) | 1999-03-31 | 1999-03-31 | データ処理方法及びシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000285090A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7225351B2 (en) | 2002-09-13 | 2007-05-29 | Fujitsu Limited | Method of switching connection of a gateway card from a processor, which has entered a low power mode, to a memory for constant communication |
| JP2007316880A (ja) * | 2006-05-25 | 2007-12-06 | Meidensha Corp | デュアルポートメモリのアクセス権調停方式 |
| US7352756B2 (en) | 2002-09-04 | 2008-04-01 | Fujitsu Limited | Gateway card, gateway apparatus, gateway control method, and computer product |
-
1999
- 1999-03-31 JP JP11092195A patent/JP2000285090A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7352756B2 (en) | 2002-09-04 | 2008-04-01 | Fujitsu Limited | Gateway card, gateway apparatus, gateway control method, and computer product |
| US7225351B2 (en) | 2002-09-13 | 2007-05-29 | Fujitsu Limited | Method of switching connection of a gateway card from a processor, which has entered a low power mode, to a memory for constant communication |
| US7814352B2 (en) | 2002-09-13 | 2010-10-12 | Fujitsu Limited | Selective connection of a memory to either a gateway card or information processor based on the power mode |
| US8862915B2 (en) | 2002-09-13 | 2014-10-14 | Fujitsu Limited | Gateway card, gateway device, method of controlling gateway card, and computer product |
| JP2007316880A (ja) * | 2006-05-25 | 2007-12-06 | Meidensha Corp | デュアルポートメモリのアクセス権調停方式 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1688847B1 (en) | Die-to-die interconnect interface and protocol for stacked semiconductor dies | |
| JP3476174B2 (ja) | ピア・ツー・ピア・サポートを有する２重ホスト・ブリッジ | |
| JPS6035696B2 (ja) | デ−タ処理装置における母線制御装置 | |
| US6766386B2 (en) | Method and interface for improved efficiency in performing bus-to-bus read data transfers | |
| JP2963426B2 (ja) | バスブリッジ装置及びトランザクションフォワード方法 | |
| US7020733B2 (en) | Data bus system and method for performing cross-access between buses | |
| JP2000285090A (ja) | データ処理方法及びシステム | |
| JP3703532B2 (ja) | 多重化アドレスバスを備えたコンピュータシステム | |
| JPS63175962A (ja) | 直接メモリアクセス制御装置とマルチマイクロコンピュータシステム内におけるデータ転送方法 | |
| JP2000207348A (ja) | デ―タ処理装置および方法 | |
| US6275420B1 (en) | Semiconductor device having memory cell part and transfer circuit | |
| JPS61165170A (ja) | バス制御方式 | |
| US6442643B1 (en) | System and method for resolving data transfer incompatibilities between PCI and Non-PCI buses | |
| JP2565916B2 (ja) | メモリアクセス制御装置 | |
| US5862408A (en) | Microprocessor system having multiplexor disposed in first and second read paths between memory CPU and DMA for selecting data from either read path | |
| JP2000155738A (ja) | データ処理装置 | |
| JP2003085128A (ja) | 半導体装置 | |
| JP3868316B2 (ja) | マルチプロセッサ及びその制御方法 | |
| JP3266610B2 (ja) | Ｄｍａ転送方式 | |
| JPH05314061A (ja) | バス・インタフェース制御方式 | |
| JPH04359350A (ja) | ワークステーション統合手段用のレジスタ制御装置 | |
| JPS61153770A (ja) | 画像処理装置 | |
| JPH11328102A (ja) | バス制御システムおよびバス制御方法 | |
| JP4110838B2 (ja) | メモリバックアップ回路 | |
| JPH06301641A (ja) | 電子計算機 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060606 |