JP2000285030A - 情報処理装置 - Google Patents
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- General Physics & Mathematics (AREA)
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- Quality & Reliability (AREA)
- Hardware Redundancy (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】
【課題】 複数のＣＰＵを有する情報処理装置の信頼性
を向上させる。 【解決手段】 記憶装置１０〜１３の何れかで故障が発
生した場合には、対応する制御装置が他の制御装置にも
通知するので、全ての制御装置４〜７がその旨を認識す
る。ＣＰＵ１ａ，１ｂ，２ａ，２ｂの何れかが記憶装置
に対してアクセスした場合には、制御装置がそのＣＰＵ
に対して故障が発生した旨を通知する。その結果、通知
を受けたＣＰＵは、所定の規則に基づき、必要に応じて
現用系となる記憶装置を変更する。同様の処理は、他の
ＣＰＵが記憶装置にアクセスした場合にも実行され、そ
の結果、全てのＣＰＵがアクセスを行った時点で、現用
系の設定が完了することになる。
を向上させる。 【解決手段】 記憶装置１０〜１３の何れかで故障が発
生した場合には、対応する制御装置が他の制御装置にも
通知するので、全ての制御装置４〜７がその旨を認識す
る。ＣＰＵ１ａ，１ｂ，２ａ，２ｂの何れかが記憶装置
に対してアクセスした場合には、制御装置がそのＣＰＵ
に対して故障が発生した旨を通知する。その結果、通知
を受けたＣＰＵは、所定の規則に基づき、必要に応じて
現用系となる記憶装置を変更する。同様の処理は、他の
ＣＰＵが記憶装置にアクセスした場合にも実行され、そ
の結果、全てのＣＰＵがアクセスを行った時点で、現用
系の設定が完了することになる。
Description
【０００１】
【発明の属する技術分野】本発明は情報処理装置に関
し、特に、少なくとも１つのＣＰＵを有する複数のノー
ドと、多重化された複数の記憶装置とを有する情報処理
装置に関する。
し、特に、少なくとも１つのＣＰＵを有する複数のノー
ドと、多重化された複数の記憶装置とを有する情報処理
装置に関する。
【０００２】
【従来の技術】ＣＰＵ（Central Processing Unit）お
よびメモリを具備した複数のノードと、記憶装置とが相
互に接続されて構成される情報処理装置においては、信
頼性を高めるために記憶装置が二重化される場合が多か
った。
よびメモリを具備した複数のノードと、記憶装置とが相
互に接続されて構成される情報処理装置においては、信
頼性を高めるために記憶装置が二重化される場合が多か
った。
【０００３】即ち、同一の内容が記憶された２台の記憶
装置が複数のノードと相互に接続されており、これら記
憶装置の何れか一方を現用系として使用し、現用系の記
憶装置に障害が発生した場合には他方の記憶装置（待機
系）を現用系に切り換えることにより、記憶装置の故障
に起因するトラブルを未然に防ぐことができる。
装置が複数のノードと相互に接続されており、これら記
憶装置の何れか一方を現用系として使用し、現用系の記
憶装置に障害が発生した場合には他方の記憶装置（待機
系）を現用系に切り換えることにより、記憶装置の故障
に起因するトラブルを未然に防ぐことができる。
【０００４】
【発明が解決しようとする課題】しかしながら、２台の
記憶装置の何れか一方が故障した場合には、修理が完了
するまで待機系が存在しない状態での運用を強いられる
ことになる。その結果、そのような場合には装置の信頼
性の低下を招くという問題点があった。
記憶装置の何れか一方が故障した場合には、修理が完了
するまで待機系が存在しない状態での運用を強いられる
ことになる。その結果、そのような場合には装置の信頼
性の低下を招くという問題点があった。
【０００５】そこで、記憶装置の多重度を上げることも
考えられるが、従来の二重化された記憶装置を用いる方
法では、故障が発生した場合には他の記憶装置を単に選
択するという方法が用いられていたので、このような方
法を単純に拡張しただけでは、三重以上の多重度を達成
することができないという問題点もあった。
考えられるが、従来の二重化された記憶装置を用いる方
法では、故障が発生した場合には他の記憶装置を単に選
択するという方法が用いられていたので、このような方
法を単純に拡張しただけでは、三重以上の多重度を達成
することができないという問題点もあった。
【０００６】本発明はこのような点に鑑みてなされたも
のであり、情報処理装置に使用される記憶装置の多重度
を上げ、装置の信頼性を更に向上させることを目的とす
る。
のであり、情報処理装置に使用される記憶装置の多重度
を上げ、装置の信頼性を更に向上させることを目的とす
る。
【０００７】
【課題を解決するための手段】本発明では上記課題を解
決するために、図１に示す、少なくとも１つのＣＰＵを
有する複数のノード１，２と、多重化された記憶装置１
０〜１３とを有する情報処理装置において、前記多重化
された記憶装置１０〜１３のそれぞれが現用系、待機
系、または、未接続の何れかであることを示す情報を記
憶する各ＣＰＵ毎に設けられた記憶手段（制御レジスタ
１ｃ，１ｄ，２ｃ，２ｄ）と、前記記憶手段に記憶され
た前記情報に応じて、前記記憶装置にアクセスするアク
セス手段（ＣＰＵ１ａ，１ｂ，２ａ，２ｂ）と、前記多
重化された各記憶装置において故障が発生したことを検
知する故障検知手段（制御装置４〜７）と、前記故障検
知手段によって故障の発生が検知された場合であって、
前記ＣＰＵからアクセスが発生した場合には、そのＣＰ
Ｕに対して故障の発生を通知する故障通知手段（制御装
置４〜７）と、前記故障通知手段によって故障の発生が
通知された場合には、所定の規則に応じて、前記記憶手
段に記憶されている前記情報を更新する更新手段（ＣＰ
Ｕ１ａ，１ｂ，２ａ，２ｂ）と、を有することを特徴と
する情報処理装置が提供される。
決するために、図１に示す、少なくとも１つのＣＰＵを
有する複数のノード１，２と、多重化された記憶装置１
０〜１３とを有する情報処理装置において、前記多重化
された記憶装置１０〜１３のそれぞれが現用系、待機
系、または、未接続の何れかであることを示す情報を記
憶する各ＣＰＵ毎に設けられた記憶手段（制御レジスタ
１ｃ，１ｄ，２ｃ，２ｄ）と、前記記憶手段に記憶され
た前記情報に応じて、前記記憶装置にアクセスするアク
セス手段（ＣＰＵ１ａ，１ｂ，２ａ，２ｂ）と、前記多
重化された各記憶装置において故障が発生したことを検
知する故障検知手段（制御装置４〜７）と、前記故障検
知手段によって故障の発生が検知された場合であって、
前記ＣＰＵからアクセスが発生した場合には、そのＣＰ
Ｕに対して故障の発生を通知する故障通知手段（制御装
置４〜７）と、前記故障通知手段によって故障の発生が
通知された場合には、所定の規則に応じて、前記記憶手
段に記憶されている前記情報を更新する更新手段（ＣＰ
Ｕ１ａ，１ｂ，２ａ，２ｂ）と、を有することを特徴と
する情報処理装置が提供される。
【０００８】ここで、記憶手段（制御レジスタ１ｃ，１
ｄ，２ｃ，２ｄ）は、各ＣＰＵ毎に設けられており、多
重化された記憶装置１０〜１３のそれぞれが現用系、待
機系、または、未接続の何れかであることを示す情報を
記憶する。アクセス手段（ＣＰＵ１ａ，１ｂ，２ａ，２
ｂ）は、記憶手段に記憶された情報に応じて、記憶装置
にアクセスする。故障検知手段（制御装置４〜７）は、
多重化された各記憶装置において故障が発生したことを
検知する。故障通知手段（制御装置４〜７）は、故障検
知手段によって故障の発生が検知された場合であって、
ＣＰＵからアクセスが発生した場合には、そのＣＰＵに
対して故障の発生を通知する。更新手段（ＣＰＵ１ａ，
１ｂ，２ａ，２ｂ）は、故障通知手段によって故障の発
生が通知された場合には、所定の規則に応じて、記憶手
段に記憶されている情報を更新する。
ｄ，２ｃ，２ｄ）は、各ＣＰＵ毎に設けられており、多
重化された記憶装置１０〜１３のそれぞれが現用系、待
機系、または、未接続の何れかであることを示す情報を
記憶する。アクセス手段（ＣＰＵ１ａ，１ｂ，２ａ，２
ｂ）は、記憶手段に記憶された情報に応じて、記憶装置
にアクセスする。故障検知手段（制御装置４〜７）は、
多重化された各記憶装置において故障が発生したことを
検知する。故障通知手段（制御装置４〜７）は、故障検
知手段によって故障の発生が検知された場合であって、
ＣＰＵからアクセスが発生した場合には、そのＣＰＵに
対して故障の発生を通知する。更新手段（ＣＰＵ１ａ，
１ｂ，２ａ，２ｂ）は、故障通知手段によって故障の発
生が通知された場合には、所定の規則に応じて、記憶手
段に記憶されている情報を更新する。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明の実施の形態の構
成例を示すブロック図である。この図に示すように、本
発明に係る情報処理装置は、ノード１，２および制御装
置４〜７がバス３によって相互に接続されて構成されて
いる。また、制御装置４〜７には、記憶装置１０〜１３
が接続されている。
を参照して説明する。図１は、本発明の実施の形態の構
成例を示すブロック図である。この図に示すように、本
発明に係る情報処理装置は、ノード１，２および制御装
置４〜７がバス３によって相互に接続されて構成されて
いる。また、制御装置４〜７には、記憶装置１０〜１３
が接続されている。
【００１０】次に、各部の詳細な構成について説明す
る。先ず、ノードについて説明する。なお、ノード１，
２は、同様の構成とされているので、以下ではノード１
についてのみ説明を行う。
る。先ず、ノードについて説明する。なお、ノード１，
２は、同様の構成とされているので、以下ではノード１
についてのみ説明を行う。
【００１１】ノード１は、ＣＰＵ１ａ，１ｂ、メモリ１
ｅ、および、制御レジスタ１ｃ，１ｄによって構成され
ている。ＣＰＵ１ａ，１ｂは、記憶装置１０〜１３に格
納されているプログラムやデータ等を制御装置４〜７お
よびバス３を介して読み込み、メモリ１ｅに一旦格納し
た後、このプログラムに従って各種処理を実行する。
ｅ、および、制御レジスタ１ｃ，１ｄによって構成され
ている。ＣＰＵ１ａ，１ｂは、記憶装置１０〜１３に格
納されているプログラムやデータ等を制御装置４〜７お
よびバス３を介して読み込み、メモリ１ｅに一旦格納し
た後、このプログラムに従って各種処理を実行する。
【００１２】メモリ１ｅは、半導体メモリによって構成
されており、ＣＰＵ１ａ，１ｂが実行する基本的なプロ
グラム（例えば、ＩＰＬ（Initial Program Loader））
やデータを記憶しており、また、記憶装置１０〜１３か
ら読み込まれたプログラム等を一時的に格納する。
されており、ＣＰＵ１ａ，１ｂが実行する基本的なプロ
グラム（例えば、ＩＰＬ（Initial Program Loader））
やデータを記憶しており、また、記憶装置１０〜１３か
ら読み込まれたプログラム等を一時的に格納する。
【００１３】制御レジスタ１ｃ，１ｄは、記憶装置１０
〜１３に関する情報を保持している。図２は、制御レジ
スタ１ｃ，１ｄの概要を説明する図である。この図に示
すように、制御レジスタは、Ｂ０〜Ｂ５の６ビットによ
って構成されており、上位４ビットが記憶装置の接続状
況を示す接続情報とされており、下位２ビットが現用系
の記憶装置を示す現用系情報とされている。
〜１３に関する情報を保持している。図２は、制御レジ
スタ１ｃ，１ｄの概要を説明する図である。この図に示
すように、制御レジスタは、Ｂ０〜Ｂ５の６ビットによ
って構成されており、上位４ビットが記憶装置の接続状
況を示す接続情報とされており、下位２ビットが現用系
の記憶装置を示す現用系情報とされている。
【００１４】接続情報は、ビットＢ５〜Ｂ２のそれぞれ
が記憶装置１０〜１３に対応しており、このビットが
“０”である場合には、その記憶装置が未接続状態であ
ることを示す。この例では、ビットＢ５〜Ｂ３の全てが
“１”の状態となっているので、記憶装置１０〜１２は
全て接続状態であることが分かる。
が記憶装置１０〜１３に対応しており、このビットが
“０”である場合には、その記憶装置が未接続状態であ
ることを示す。この例では、ビットＢ５〜Ｂ３の全てが
“１”の状態となっているので、記憶装置１０〜１２は
全て接続状態であることが分かる。
【００１５】また、現用系情報は、ビットＢ０をＬＳＢ
（Least Significant Bit）とした場合に、これらの２
ビットによって表される値（１０進法では値０〜３）に
対応する記憶装置（符号の下１桁が一致する記憶装置）
が現用系となる。この図の例では、ビットＢ１，Ｂ０が
“００”であるので、記憶装置１０が現用系として選択
されている。なお、“０１”，“１０”，“１１”の場
合には、それぞれ記憶装置１１，１２，１３がそれぞれ
現用系として設定されていることを示す。
（Least Significant Bit）とした場合に、これらの２
ビットによって表される値（１０進法では値０〜３）に
対応する記憶装置（符号の下１桁が一致する記憶装置）
が現用系となる。この図の例では、ビットＢ１，Ｂ０が
“００”であるので、記憶装置１０が現用系として選択
されている。なお、“０１”，“１０”，“１１”の場
合には、それぞれ記憶装置１１，１２，１３がそれぞれ
現用系として設定されていることを示す。
【００１６】図１に戻って、バス３は、ノード１，２お
よび制御装置４〜７を相互に結合し、これらの間で情報
の授受を可能とする。制御装置４〜７は、記憶装置１０
〜１３に対するデータの読み書きを制御するとともに、
記憶装置が故障した場合にはその旨をノード１，２に通
知する。
よび制御装置４〜７を相互に結合し、これらの間で情報
の授受を可能とする。制御装置４〜７は、記憶装置１０
〜１３に対するデータの読み書きを制御するとともに、
記憶装置が故障した場合にはその旨をノード１，２に通
知する。
【００１７】図３は、制御装置４の詳細な構成例を示す
図である。なお、制御装置４〜７は同様の構成とされて
いるので、制御装置５〜７についての説明は省略する。
制御装置４は、Ｒ／Ｗ（Read/Write）制御部４ａ、故障
検知部４ｂ、および、故障通知部４ｃによって構成され
ている。Ｒ／Ｗ制御部４ａは、ノード１，２から記憶装
置１０に対するデータの書き込みまたは読み出しを行う
場合の制御処理を行う。
図である。なお、制御装置４〜７は同様の構成とされて
いるので、制御装置５〜７についての説明は省略する。
制御装置４は、Ｒ／Ｗ（Read/Write）制御部４ａ、故障
検知部４ｂ、および、故障通知部４ｃによって構成され
ている。Ｒ／Ｗ制御部４ａは、ノード１，２から記憶装
置１０に対するデータの書き込みまたは読み出しを行う
場合の制御処理を行う。
【００１８】故障検知部４ｂは、記憶装置１０において
故障が発生した場合には、それを検知する。故障通知部
４ｃは、故障検知部４ｂによって故障が検知された場合
には、他の制御装置５〜７に対してその旨を通知する。
故障が発生した場合には、それを検知する。故障通知部
４ｃは、故障検知部４ｂによって故障が検知された場合
には、他の制御装置５〜７に対してその旨を通知する。
【００１９】記憶装置１０〜１３は、例えば、半導体メ
モリ等によって構成されており、制御装置４〜７の制御
に応じて、データを所定の領域に書き込んだり、所定の
領域からデータを読み出す。
モリ等によって構成されており、制御装置４〜７の制御
に応じて、データを所定の領域に書き込んだり、所定の
領域からデータを読み出す。
【００２０】なお、記憶装置１０〜１３は、記憶装置１
０，１１が１つのペアを構成しており、これらの記憶内
容は一致している。また、記憶装置１２，１３も同様に
ペアを構成しており、これらの記憶内容も一致してい
る。なお、記憶装置１０，１１と記憶装置１２，１３が
記憶する内容には一部異なる部分が含まれている。な
お、以下では、記憶装置１０，１１および記憶装置１
２，１３によって構成されるそれぞれのペアをセットと
呼び、記憶装置１０，１１によるセットを下位セット、
記憶装置１２，１３によって構成されるセットを上位セ
ットと呼ぶ。
０，１１が１つのペアを構成しており、これらの記憶内
容は一致している。また、記憶装置１２，１３も同様に
ペアを構成しており、これらの記憶内容も一致してい
る。なお、記憶装置１０，１１と記憶装置１２，１３が
記憶する内容には一部異なる部分が含まれている。な
お、以下では、記憶装置１０，１１および記憶装置１
２，１３によって構成されるそれぞれのペアをセットと
呼び、記憶装置１０，１１によるセットを下位セット、
記憶装置１２，１３によって構成されるセットを上位セ
ットと呼ぶ。
【００２１】次に、図４を参照して、以上の実施の形態
の動作について説明する。図４は、図１に示す情報処理
装置が起動された場合に実行される起動処理の一例を説
明するフローチャートである。なお、この処理は、情報
処理装置が起動された場合において、最初に起動したＣ
ＰＵによって実行される。以下では、ＣＰＵ１ａが最初
に起動したとして説明を行う。 ［Ｓ１］ＣＰＵ１ａは、自ノードに接続可能な記憶装置
を検出する。なお、この処理は、ＣＰＵ１ａが所定のコ
マンドを実行することにより行う。 ［Ｓ２］ＣＰＵ１ａは、ステップＳ１における検出結果
に対応する変換値を、メモリ１ｅに格納されているテー
ブルから取得する。
の動作について説明する。図４は、図１に示す情報処理
装置が起動された場合に実行される起動処理の一例を説
明するフローチャートである。なお、この処理は、情報
処理装置が起動された場合において、最初に起動したＣ
ＰＵによって実行される。以下では、ＣＰＵ１ａが最初
に起動したとして説明を行う。 ［Ｓ１］ＣＰＵ１ａは、自ノードに接続可能な記憶装置
を検出する。なお、この処理は、ＣＰＵ１ａが所定のコ
マンドを実行することにより行う。 ［Ｓ２］ＣＰＵ１ａは、ステップＳ１における検出結果
に対応する変換値を、メモリ１ｅに格納されているテー
ブルから取得する。
【００２２】図５は、このテーブルの一例を示す図であ
る。この図では、記憶装置１０〜１３が「接続可」およ
び「接続不可」である場合に、それぞれの状態に対応す
る変換値と新現用系の記憶装置が示されている。例え
ば、第１行目の例では、記憶装置１０〜１３は、全て
「接続可」であり、変換値（記憶装置１０〜１３のそれ
ぞれの接続可能状態を、接続可を“１”接続不可を
“０”によって表した値）は“１１１１”であり、ま
た、新現用系の記憶装置は、記憶装置１０であることが
分かる。
る。この図では、記憶装置１０〜１３が「接続可」およ
び「接続不可」である場合に、それぞれの状態に対応す
る変換値と新現用系の記憶装置が示されている。例え
ば、第１行目の例では、記憶装置１０〜１３は、全て
「接続可」であり、変換値（記憶装置１０〜１３のそれ
ぞれの接続可能状態を、接続可を“１”接続不可を
“０”によって表した値）は“１１１１”であり、ま
た、新現用系の記憶装置は、記憶装置１０であることが
分かる。
【００２３】なお、新現用系を選択する規則は、次の通
りである。即ち、下位セットから上位セットに順に見て
いった場合に、最初に現れる、双方が「接続可」状態で
あるセットを選択する。そして、そのセットを構成する
記憶装置の下位側（記憶装置１０を下位側、記憶装置１
３を上位側とする）の記憶装置を現用系として選択す
る。また、双方が接続可であるセットが存在しない場合
には、下位側から上位側に向けて見ていき、下位側の記
憶装置が「接続可」であるセットが存在する場合には、
その記憶装置を現用系とする。なお、下位側が「接続
可」となているセットが見つからなかった場合には上位
側から下位側に見ていき、上位側が「接続可」となって
いるセットが存在する場合にはその記憶装置を現用系と
する。
りである。即ち、下位セットから上位セットに順に見て
いった場合に、最初に現れる、双方が「接続可」状態で
あるセットを選択する。そして、そのセットを構成する
記憶装置の下位側（記憶装置１０を下位側、記憶装置１
３を上位側とする）の記憶装置を現用系として選択す
る。また、双方が接続可であるセットが存在しない場合
には、下位側から上位側に向けて見ていき、下位側の記
憶装置が「接続可」であるセットが存在する場合には、
その記憶装置を現用系とする。なお、下位側が「接続
可」となているセットが見つからなかった場合には上位
側から下位側に見ていき、上位側が「接続可」となって
いるセットが存在する場合にはその記憶装置を現用系と
する。
【００２４】なお、双方が「接続可」となっているセッ
トを優先して選択するのは、前述したように各セットの
記憶内容は一部異なっているので、一方の記憶装置が故
障しているセットが現用系として選択された場合におい
て、他方の記憶装置も故障した場合には異なる部分の情
報が全て消去されることになるので、それを防止するた
めである。 ［Ｓ３］ＣＰＵ１ａは、取得した変換値をオフセット値
とした場合に指定される所定のアドレスから、現用系を
示す記憶装置を特定するための情報を取得する。
トを優先して選択するのは、前述したように各セットの
記憶内容は一部異なっているので、一方の記憶装置が故
障しているセットが現用系として選択された場合におい
て、他方の記憶装置も故障した場合には異なる部分の情
報が全て消去されることになるので、それを防止するた
めである。 ［Ｓ３］ＣＰＵ１ａは、取得した変換値をオフセット値
とした場合に指定される所定のアドレスから、現用系を
示す記憶装置を特定するための情報を取得する。
【００２５】例えば、変換値が“１１１１”である場合
には、その値に所定のベースアドレスの値を加算して得
られたアドレス値に対応するアドレスに格納されている
情報である“００”（即ち、記憶装置１０）が得られる
ことになるので、新たな現用系としては記憶装置１０が
選択されることになる。 ［Ｓ４］ＣＰＵ１ａは、得られた変換値を制御レジスタ
１ｃに接続情報として格納するとともに、新たな現用系
を示す情報を現用系情報として格納する。 ［Ｓ５］ＣＰＵ１ａは、レジスタ１ｃの内容をバス３を
介して、接続されている全ての記憶装置の所定の領域に
対して書き込む。
には、その値に所定のベースアドレスの値を加算して得
られたアドレス値に対応するアドレスに格納されている
情報である“００”（即ち、記憶装置１０）が得られる
ことになるので、新たな現用系としては記憶装置１０が
選択されることになる。 ［Ｓ４］ＣＰＵ１ａは、得られた変換値を制御レジスタ
１ｃに接続情報として格納するとともに、新たな現用系
を示す情報を現用系情報として格納する。 ［Ｓ５］ＣＰＵ１ａは、レジスタ１ｃの内容をバス３を
介して、接続されている全ての記憶装置の所定の領域に
対して書き込む。
【００２６】以上のような処理によれば、装置が起動さ
れた場合には、最初に起動したＣＰＵが前述のような処
理を実行して記憶装置の接続状況を検出するとともに、
現用系の記憶装置を決定する。そして、得られたこれら
の値（レジスタの値）は、接続状態にある全ての記憶装
置の所定の領域に書き込まれることになる。その後、他
のＣＰＵが起動した場合には、記憶装置に書き込まれた
情報を取得して自己のレジスタに格納するので、全ての
ＣＰＵが起動した時点で、それぞれの制御レジスタに格
納されている内容は同一となる。
れた場合には、最初に起動したＣＰＵが前述のような処
理を実行して記憶装置の接続状況を検出するとともに、
現用系の記憶装置を決定する。そして、得られたこれら
の値（レジスタの値）は、接続状態にある全ての記憶装
置の所定の領域に書き込まれることになる。その後、他
のＣＰＵが起動した場合には、記憶装置に書き込まれた
情報を取得して自己のレジスタに格納するので、全ての
ＣＰＵが起動した時点で、それぞれの制御レジスタに格
納されている内容は同一となる。
【００２７】次に、図６を参照して、記憶装置が故障が
発生した場合における処理の一例について説明する。な
お、この処理は、記憶装置に対してアクセスを行った場
合に、制御装置から故障が発生したことが通知された場
合に実行される処理である。
発生した場合における処理の一例について説明する。な
お、この処理は、記憶装置に対してアクセスを行った場
合に、制御装置から故障が発生したことが通知された場
合に実行される処理である。
【００２８】即ち、何れかの記憶装置において故障が発
生した場合には、その記憶装置に対応する制御装置の故
障検部（図３参照）がこれを検知し、故障通知部が故障
が発生したことを全ての制御装置に通知する。その結
果、ＣＰＵのアクセスがデータの読み出し、または、書
き込みの何れかに拘わらず、故障の発生が通知される。
故障が通知されると、ＣＰＵは、図６に示す処理を実行
する。
生した場合には、その記憶装置に対応する制御装置の故
障検部（図３参照）がこれを検知し、故障通知部が故障
が発生したことを全ての制御装置に通知する。その結
果、ＣＰＵのアクセスがデータの読み出し、または、書
き込みの何れかに拘わらず、故障の発生が通知される。
故障が通知されると、ＣＰＵは、図６に示す処理を実行
する。
【００２９】なお、故障通知部を有している理由は次の
通りである。即ち、ＣＰＵから記憶装置への書き込み動
作は、接続されている全ての記憶装置に対して実行され
るので、接続状態である記憶装置の何れかが故障状態と
なった場合でもＣＰＵはこれを検知することができる。
通りである。即ち、ＣＰＵから記憶装置への書き込み動
作は、接続されている全ての記憶装置に対して実行され
るので、接続状態である記憶装置の何れかが故障状態と
なった場合でもＣＰＵはこれを検知することができる。
【００３０】しかし、記憶装置からＣＰＵへの読み込み
動作は、現用系の記憶装置だけを対象として実行される
ので、現用系以外の記憶装置が故障している場合には、
ＣＰＵはこれを検知することができない。そこで、その
ような場合にも故障を検出することが可能なように、何
れかの記憶装置において故障が発生した場合には、他の
記憶装置に対しても故障の発生を通知する故障通知部が
具備されている。
動作は、現用系の記憶装置だけを対象として実行される
ので、現用系以外の記憶装置が故障している場合には、
ＣＰＵはこれを検知することができない。そこで、その
ような場合にも故障を検出することが可能なように、何
れかの記憶装置において故障が発生した場合には、他の
記憶装置に対しても故障の発生を通知する故障通知部が
具備されている。
【００３１】図６に示すフローチャートが開始される
と、以下の処理が実行される。なお、以下の処理もＣＰ
Ｕ１ａを例に挙げて説明する。 ［Ｓ１０］ＣＰＵ１ａは、故障が発生した記憶装置を未
接続の状態にする。 ［Ｓ１１］ＣＰＵ１ａは、制御レジスタ１ｃの接続情報
を変数Ｒに格納する。 ［Ｓ１２］ＣＰＵ１ａは、故障が発生した記憶装置に対
応するビットを“０”に変更する。
と、以下の処理が実行される。なお、以下の処理もＣＰ
Ｕ１ａを例に挙げて説明する。 ［Ｓ１０］ＣＰＵ１ａは、故障が発生した記憶装置を未
接続の状態にする。 ［Ｓ１１］ＣＰＵ１ａは、制御レジスタ１ｃの接続情報
を変数Ｒに格納する。 ［Ｓ１２］ＣＰＵ１ａは、故障が発生した記憶装置に対
応するビットを“０”に変更する。
【００３２】例えば、現在、接続情報が“１１１１”で
ある場合に、記憶装置１０が故障した場合には、変更後
の接続情報は“０１１１”になる。 ［Ｓ１３］ＣＰＵ１ａは、変更後の接続情報を参照し、
接続状態の記憶装置が存在するか否かを判定し、接続状
態の記憶装置が存在している場合にはステップＳ１５に
進み、それ以外の場合にはステップＳ１４に進む。即
ち、接続情報の全てのビットが“０”である場合にはス
テップＳ１４に進み、それ以外の場合にはステップＳ１
５に進む。 ［Ｓ１４］ＣＰＵ１ａは、継続して動作することが不可
能であるとして、動作を停止する処理を行う。 ［Ｓ１５］ＣＰＵ１ａは、制御レジスタ１ｃの現用系情
報を参照して、故障した記憶装置が現用系として設定さ
れているか否かを判定し、現用系である場合にはステッ
プＳ１６に進み、それ以外の場合には処理を終了する。 ［Ｓ１６］ＣＰＵ１ａは、記憶装置の接続状態に対応し
た変換値をテーブルから取得する。
ある場合に、記憶装置１０が故障した場合には、変更後
の接続情報は“０１１１”になる。 ［Ｓ１３］ＣＰＵ１ａは、変更後の接続情報を参照し、
接続状態の記憶装置が存在するか否かを判定し、接続状
態の記憶装置が存在している場合にはステップＳ１５に
進み、それ以外の場合にはステップＳ１４に進む。即
ち、接続情報の全てのビットが“０”である場合にはス
テップＳ１４に進み、それ以外の場合にはステップＳ１
５に進む。 ［Ｓ１４］ＣＰＵ１ａは、継続して動作することが不可
能であるとして、動作を停止する処理を行う。 ［Ｓ１５］ＣＰＵ１ａは、制御レジスタ１ｃの現用系情
報を参照して、故障した記憶装置が現用系として設定さ
れているか否かを判定し、現用系である場合にはステッ
プＳ１６に進み、それ以外の場合には処理を終了する。 ［Ｓ１６］ＣＰＵ１ａは、記憶装置の接続状態に対応し
た変換値をテーブルから取得する。
【００３３】図７は、記憶装置の接続状態と、変換値お
よび新現用系記憶装置の対応関係を示す図である。この
図では、記憶装置１０〜１３の接続状態と、それぞれの
接続状態における変換値と新現用系記憶装置とが示され
ている。例えば、記憶装置１０〜１２が全て「接続」で
あり、記憶装置１３が「未接続」である場合には、変換
値は“１１１０”であり、また、新現用系記憶装置は記
憶装置１２であることが示されている。なお、現用系の
選択方法は、次に示す規則に基づいて決定されている。 （１）現用系記憶装置で故障が発生しない限り、現用系
の変更は行わない。 （２）現用系記憶装置において故障が発生した場合に
は、現用系の移動は下位セットから上位セットへの移動
を基本とする。 （３）上位セットの何れの記憶装置も未接続状態である
場合に限り上位セットから下位セットへの現用系の移動
を認める。 （４）セット内の何れの記憶装置も接続状態にある場合
には、偶数の番号を有する記憶装置を現用系とする。 ［Ｓ１７］ＣＰＵ１ａは、新たに現用系となる記憶装置
をステップＳ１６において取得した変換値を参照して図
７に示すテーブルから特定する。 ［Ｓ１８］ＣＰＵ１ａは、ステップＳ１６において取得
した変換値を制御レジスタ１ｃに接続情報として格納す
るとともに、ステップＳ１７において取得した情報を現
用系情報として格納する。
よび新現用系記憶装置の対応関係を示す図である。この
図では、記憶装置１０〜１３の接続状態と、それぞれの
接続状態における変換値と新現用系記憶装置とが示され
ている。例えば、記憶装置１０〜１２が全て「接続」で
あり、記憶装置１３が「未接続」である場合には、変換
値は“１１１０”であり、また、新現用系記憶装置は記
憶装置１２であることが示されている。なお、現用系の
選択方法は、次に示す規則に基づいて決定されている。 （１）現用系記憶装置で故障が発生しない限り、現用系
の変更は行わない。 （２）現用系記憶装置において故障が発生した場合に
は、現用系の移動は下位セットから上位セットへの移動
を基本とする。 （３）上位セットの何れの記憶装置も未接続状態である
場合に限り上位セットから下位セットへの現用系の移動
を認める。 （４）セット内の何れの記憶装置も接続状態にある場合
には、偶数の番号を有する記憶装置を現用系とする。 ［Ｓ１７］ＣＰＵ１ａは、新たに現用系となる記憶装置
をステップＳ１６において取得した変換値を参照して図
７に示すテーブルから特定する。 ［Ｓ１８］ＣＰＵ１ａは、ステップＳ１６において取得
した変換値を制御レジスタ１ｃに接続情報として格納す
るとともに、ステップＳ１７において取得した情報を現
用系情報として格納する。
【００３４】このような処理は、各ＣＰＵが記憶装置に
対してアクセスを行った場合に実行されるので、全ての
ＣＰＵが記憶装置に対してアクセスを実行した場合に
は、各制御レジスタに格納されている内容は同一とな
り、現用系の切り換えが完了する。
対してアクセスを行った場合に実行されるので、全ての
ＣＰＵが記憶装置に対してアクセスを実行した場合に
は、各制御レジスタに格納されている内容は同一とな
り、現用系の切り換えが完了する。
【００３５】このように、個々のＣＰＵが記憶装置にア
クセスした時点において、各ＣＰＵの制御レジスタに格
納されている内容を変更するとともに、現用系の切り換
えを実行するので、例えば、あるＣＰＵが以上のような
処理を実行中に他の記憶装置が故障したような場合にお
いても、各ＣＰＵがアクセスした時点で同様の処理が繰
り返されるので、誤った現用系に対してアクセスするこ
とを防止することが可能となる。
クセスした時点において、各ＣＰＵの制御レジスタに格
納されている内容を変更するとともに、現用系の切り換
えを実行するので、例えば、あるＣＰＵが以上のような
処理を実行中に他の記憶装置が故障したような場合にお
いても、各ＣＰＵがアクセスした時点で同様の処理が繰
り返されるので、誤った現用系に対してアクセスするこ
とを防止することが可能となる。
【００３６】図８は、記憶装置が次々と故障した場合に
おける以上の処理による現用系の選択の様子を示す図で
ある。なお、この図において、“Ｌ”は現用系であるこ
とを示している。また、“○”は接続状態であることを
示し、“×”は未接続状態であることを示している。
おける以上の処理による現用系の選択の様子を示す図で
ある。なお、この図において、“Ｌ”は現用系であるこ
とを示している。また、“○”は接続状態であることを
示し、“×”は未接続状態であることを示している。
【００３７】先ず、初期状態として“Ｌ○○○”であっ
た場合に、記憶装置１０が故障したとすると、記憶装置
の状態は“×○○○”となるので、図７の８行目に示す
ように、現用系として記憶装置１２が選択されて“×○
Ｌ○”となる。
た場合に、記憶装置１０が故障したとすると、記憶装置
の状態は“×○○○”となるので、図７の８行目に示す
ように、現用系として記憶装置１２が選択されて“×○
Ｌ○”となる。
【００３８】次に、２台目として記憶装置１１が故障し
た場合には、“××○○”となり、図７の１２行目に示
すように、記憶装置１２が選択されて“××Ｌ○”とな
る。続いて、３台目として記憶装置１２が故障した場合
には、“×××○”となり、図７の１４行目に示すよう
に、記憶装置１３が選択されて“×××Ｌ”となる。
た場合には、“××○○”となり、図７の１２行目に示
すように、記憶装置１２が選択されて“××Ｌ○”とな
る。続いて、３台目として記憶装置１２が故障した場合
には、“×××○”となり、図７の１４行目に示すよう
に、記憶装置１３が選択されて“×××Ｌ”となる。
【００３９】その他の場合も、図８に示すように状態が
遷移することになる。このように、どのような順序で記
憶装置が故障した場合においても、現用系となる記憶装
置を一意に決定することが可能となる。
遷移することになる。このように、どのような順序で記
憶装置が故障した場合においても、現用系となる記憶装
置を一意に決定することが可能となる。
【００４０】また、同一の処理に基づいて、全てのＣＰ
Ｕが動作することから、装置全体で現用系を統一するこ
とが可能となる。次に、図９を参照して、新たな記憶装
置が接続された場合における処理について説明する。図
９は、新たな記憶装置を接続するコマンドを図示せぬ入
力装置から受け取ったＣＰＵが実行する処理である。な
お、入力装置から入力されたコマンドは、適当なノード
に対して割り込み処理によって受け渡しが行われ、その
ノードの何れかのＣＰＵが実行することになる。このフ
ローチャートが開始されると、以下の処理が実行され
る。なお、以下では、ＣＰＵ１ａを例に挙げて説明を行
う。 ［Ｓ２０］ＣＰＵ１ａは、制御レジスタ１ｃの接続情報
を変数Ｒに代入する。 ［Ｓ２１］ＣＰＵ１ａは、新たに接続する記憶装置に対
応するＲのビットを“１”に設定する。 ［Ｓ２２］ＣＰＵ１ａは、変数Ｒの内容を制御レジスタ
１ｃに接続情報として格納する。 ［Ｓ２３］ＣＰＵ１ａは、変数Ｒの内容を他のＣＰＵに
対して通知し、それぞれのＣＰＵの制御レジスタに接続
情報として設定させる。
Ｕが動作することから、装置全体で現用系を統一するこ
とが可能となる。次に、図９を参照して、新たな記憶装
置が接続された場合における処理について説明する。図
９は、新たな記憶装置を接続するコマンドを図示せぬ入
力装置から受け取ったＣＰＵが実行する処理である。な
お、入力装置から入力されたコマンドは、適当なノード
に対して割り込み処理によって受け渡しが行われ、その
ノードの何れかのＣＰＵが実行することになる。このフ
ローチャートが開始されると、以下の処理が実行され
る。なお、以下では、ＣＰＵ１ａを例に挙げて説明を行
う。 ［Ｓ２０］ＣＰＵ１ａは、制御レジスタ１ｃの接続情報
を変数Ｒに代入する。 ［Ｓ２１］ＣＰＵ１ａは、新たに接続する記憶装置に対
応するＲのビットを“１”に設定する。 ［Ｓ２２］ＣＰＵ１ａは、変数Ｒの内容を制御レジスタ
１ｃに接続情報として格納する。 ［Ｓ２３］ＣＰＵ１ａは、変数Ｒの内容を他のＣＰＵに
対して通知し、それぞれのＣＰＵの制御レジスタに接続
情報として設定させる。
【００４１】なお、ＣＰＵ１ａは、同一のノード内にあ
るＣＰＵ１ｂに対しては、メモリ１ｅを介して通知し、
それ以外のＣＰＵ２ａ，２ｂに対しては、図示せぬ通信
用のバスを介して通知する。 ［Ｓ２４］ＣＰＵ１ａは、新たに接続された記憶装置に
対して、現用系の記憶装置の記憶内容を複写する。 ［Ｓ２５］ＣＰＵ１ａは、変数Ｒの内容を参照して、新
たに現用系となる記憶装置を特定する。
るＣＰＵ１ｂに対しては、メモリ１ｅを介して通知し、
それ以外のＣＰＵ２ａ，２ｂに対しては、図示せぬ通信
用のバスを介して通知する。 ［Ｓ２４］ＣＰＵ１ａは、新たに接続された記憶装置に
対して、現用系の記憶装置の記憶内容を複写する。 ［Ｓ２５］ＣＰＵ１ａは、変数Ｒの内容を参照して、新
たに現用系となる記憶装置を特定する。
【００４２】即ち、ＣＰＵ１ａは、図５に示すテーブル
を参照し、変数Ｒの値に対応する現用系の記憶装置を特
定する。なお、図５に示すテーブルは、記憶装置１０〜
１３の４台が接続されている場合に対応しているが、例
えば、４台から６台に増加するような場合には６台にも
対応するテーブルを別途用意しておく必要がある。な
お、このようなテーブルは前述した規則を用いることに
より簡単に作成することができる。 ［Ｓ２６］ＣＰＵ１ａは、ステップＳ２５において得ら
れた値を制御レジスタ１ｃに現用系情報として設定す
る。 ［Ｓ２７］ＣＰＵ１ａは、ステップＳ２５において得ら
れた値を他のＣＰＵに通知し、各ＣＰＵの制御レジスタ
に現用系情報として設定させる。
を参照し、変数Ｒの値に対応する現用系の記憶装置を特
定する。なお、図５に示すテーブルは、記憶装置１０〜
１３の４台が接続されている場合に対応しているが、例
えば、４台から６台に増加するような場合には６台にも
対応するテーブルを別途用意しておく必要がある。な
お、このようなテーブルは前述した規則を用いることに
より簡単に作成することができる。 ［Ｓ２６］ＣＰＵ１ａは、ステップＳ２５において得ら
れた値を制御レジスタ１ｃに現用系情報として設定す
る。 ［Ｓ２７］ＣＰＵ１ａは、ステップＳ２５において得ら
れた値を他のＣＰＵに通知し、各ＣＰＵの制御レジスタ
に現用系情報として設定させる。
【００４３】なお、この場合の通知方法も、ステップＳ
２３において説明した場合と同様である。以上の処理に
よれば、記憶装置を新たに接続した場合においても、現
用系を確実に設定することが可能となる。
２３において説明した場合と同様である。以上の処理に
よれば、記憶装置を新たに接続した場合においても、現
用系を確実に設定することが可能となる。
【００４４】以上の実施の形態においては、２つのＣＰ
Ｕを有する２つのノードと、４台の記憶装置１０〜１３
が接続されている場合を例に挙げて説明したが、本発明
はこのような場合にのみ限定されるものではない。
Ｕを有する２つのノードと、４台の記憶装置１０〜１３
が接続されている場合を例に挙げて説明したが、本発明
はこのような場合にのみ限定されるものではない。
【００４５】また、それぞれの記憶装置に対して制御装
置を１つずつ具備するようにしたが、これらを統一して
１つの制御装置にしてもよい。
置を１つずつ具備するようにしたが、これらを統一して
１つの制御装置にしてもよい。
【００４６】
【発明の効果】以上説明したように本発明では、少なく
とも１つのＣＰＵを有する複数のノードと、多重化され
た記憶装置とを有する情報処理装置において、多重化さ
れた記憶装置のそれぞれが現用系、待機系、または、未
接続の何れかであることを示す情報を記憶する各ＣＰＵ
毎に設けられた記憶手段と、記憶手段に記憶された情報
に応じて、記憶装置にアクセスするアクセス手段と、多
重化された各記憶装置において故障が発生したことを検
知する故障検知手段と、故障検知手段によって故障の発
生が検知された場合であって、ＣＰＵからアクセスが発
生した場合には、そのＣＰＵに対して故障の発生を通知
する故障通知手段と、故障通知手段によって故障の発生
が通知された場合には、所定の規則に応じて、記憶手段
に記憶されている情報を更新する更新手段と、を有する
ようにしたので、情報処理装置の信頼性を向上させるこ
とが可能となる。
とも１つのＣＰＵを有する複数のノードと、多重化され
た記憶装置とを有する情報処理装置において、多重化さ
れた記憶装置のそれぞれが現用系、待機系、または、未
接続の何れかであることを示す情報を記憶する各ＣＰＵ
毎に設けられた記憶手段と、記憶手段に記憶された情報
に応じて、記憶装置にアクセスするアクセス手段と、多
重化された各記憶装置において故障が発生したことを検
知する故障検知手段と、故障検知手段によって故障の発
生が検知された場合であって、ＣＰＵからアクセスが発
生した場合には、そのＣＰＵに対して故障の発生を通知
する故障通知手段と、故障通知手段によって故障の発生
が通知された場合には、所定の規則に応じて、記憶手段
に記憶されている情報を更新する更新手段と、を有する
ようにしたので、情報処理装置の信頼性を向上させるこ
とが可能となる。
【図１】本発明の実施の形態の構成例を示すブロック図
である。
である。
【図２】図１に示す制御レジスタの概要を示す図であ
る。
る。
【図３】図１に示す制御手段の詳細な構成例を示すブロ
ック図である。
ック図である。
【図４】図１に示す装置が起動された場合に、最初に起
動したＣＰＵが実行するプログラムの一例を説明するフ
ローチャートである。
動したＣＰＵが実行するプログラムの一例を説明するフ
ローチャートである。
【図５】図４に示すフローチャートにおいて参照される
現用系の記憶装置を決定するためのテーブルの一例であ
る。
現用系の記憶装置を決定するためのテーブルの一例であ
る。
【図６】記憶装置が故障した場合に、ＣＰＵが記憶装置
に対してアクセスした場合に実行される処理の一例を説
明するフローチャートである。
に対してアクセスした場合に実行される処理の一例を説
明するフローチャートである。
【図７】図６および図９に示すフローチャートにおいて
参照される現用系の記憶装置を決定するためのテーブル
の一例である。
参照される現用系の記憶装置を決定するためのテーブル
の一例である。
【図８】３台の記憶装置が順次故障した場合における、
現用系記憶装置が選択される様子を示す図である。
現用系記憶装置が選択される様子を示す図である。
【図９】新たに記憶装置が接続された場合に実行される
処理の一例を説明するフローチャートである。
処理の一例を説明するフローチャートである。
１，２ ノード １ａ，１ｂ ＣＰＵ １ｃ，１ｄ 制御レジスタ １ｅ メモリ ２ａ，２ｂ ＣＰＵ ２ｃ，２ｄ 制御レジスタ ２ｅ メモリ ３ バス ４〜７ 制御装置 １０〜１３ 記憶装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 久田 明彦 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 清水 典明 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 泉 昇 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B018 GA06 HA04 HA05 HA21 KA01 KA02 KA13 KA22 NA10 QA16 RA11 5B045 JJ27 JJ43 JJ44
Claims (6)
- 【請求項１】 少なくとも１つのＣＰＵを有する複数の
ノードと、多重化された記憶装置とを有する情報処理装
置において、 前記多重化された記憶装置のそれぞれが現用系、待機
系、または、未接続の何れかであることを示す情報を記
憶する各ＣＰＵ毎に設けられた記憶手段と、 前記記憶手段に記憶された前記情報に応じて、前記記憶
装置にアクセスするアクセス手段と、 前記多重化された各記憶装置において故障が発生したこ
とを検知する故障検知手段と、 前記故障検知手段によって故障の発生が検知された場合
であって、前記ＣＰＵからアクセスが発生した場合に
は、そのＣＰＵに対して故障の発生を通知する故障通知
手段と、 前記故障通知手段によって故障の発生が通知された場合
には、所定の規則に応じて、前記記憶手段に記憶されて
いる前記情報を更新する更新手段と、 を有することを特徴とする情報処理装置。 - 【請求項２】 前記更新手段は、故障が発生した記憶装
置が現用系である場合にのみ、待機系を現用系に変更す
ることを特徴とする請求項１記載の情報処理装置。 - 【請求項３】 前記複数の記憶装置は、同一の情報を記
憶した１ペアの記憶装置が複数ペア集まって構成されて
おり、あるペアの現用系において故障が発生した場合に
は、他のペアの待機系を優先して現用系に変更すること
を特徴とする請求項２記載の情報処理装置。 - 【請求項４】 前記更新手段は、前記所定の規則が記述
されたテーブルに従って、前記記憶手段に記憶されてい
る前記情報を更新することを特徴とする請求項１記載の
情報処理装置。 - 【請求項５】 装置が起動された場合には、前記記憶手
段に記憶されている情報を所定の規則に従って設定する
起動時設定手段を更に有し、 前記起動時設定手段は、双方の記憶手段が未接続でない
ペアが存在する場合には、そのペアを優先して選択し、
そのペアの何れか一方を現用系として設定することを特
徴とする請求項３記載の情報処理装置。 - 【請求項６】 新たな記憶装置が接続状態にされた場合
には、前記記憶手段に記憶されている情報を所定の規則
に従って設定する接続時設定手段を更に有し、 前記接続時設定手段は、双方の記憶手段が未接続でない
ペアが存在する場合には、そのペアを優先して選択し、
そのペアの何れか一方を現用系として設定することを特
徴とする請求項３記載の情報処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08745699A JP3545252B2 (ja) | 1999-03-30 | 1999-03-30 | 情報処理装置 |
| US09/452,092 US6745341B1 (en) | 1999-03-30 | 1999-11-30 | Information processing apparatus having fault detection for multiplex storage devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08745699A JP3545252B2 (ja) | 1999-03-30 | 1999-03-30 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000285030A true JP2000285030A (ja) | 2000-10-13 |
| JP3545252B2 JP3545252B2 (ja) | 2004-07-21 |
Family
ID=13915378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08745699A Expired - Fee Related JP3545252B2 (ja) | 1999-03-30 | 1999-03-30 | 情報処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6745341B1 (ja) |
| JP (1) | JP3545252B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6745341B1 (en) | 1999-03-30 | 2004-06-01 | Fujitsu Limited | Information processing apparatus having fault detection for multiplex storage devices |
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