JP2000252441A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】Ｒｕからなるプラグ電極を介してｎ+ 型ソース
拡散層と接続する、単結晶SrRuO3 ／単結晶(Ba,Sr)TiO
3 ／単結晶SrRuO3 構造のキャパシタを容易に製造でき
る製造方法を実現すること。 【解決手段】このような構造のキャパシタを容易に製造
するためには、下部キャパシタ電極である単結晶SrRuO3
膜を容易に形成できれば良い。そのためには、表面に
窪みを有するＲｕ膜からなるプラグ電極10を形成し、次
に窪みの内部を単結晶のSrRuO3 膜11で埋め込み、次にS
rRuO3 膜11上に下部キャパシタ電極となるアモルファス
のSrRuO3 膜14を全面に堆積し、次に単結晶のSrRuO3 膜
11を結晶核に用い、熱処理によってアモルファスのSrRu
O3 膜14を結晶化させれば良い。
拡散層と接続する、単結晶SrRuO3 ／単結晶(Ba,Sr)TiO
3 ／単結晶SrRuO3 構造のキャパシタを容易に製造でき
る製造方法を実現すること。 【解決手段】このような構造のキャパシタを容易に製造
するためには、下部キャパシタ電極である単結晶SrRuO3
膜を容易に形成できれば良い。そのためには、表面に
窪みを有するＲｕ膜からなるプラグ電極10を形成し、次
に窪みの内部を単結晶のSrRuO3 膜11で埋め込み、次にS
rRuO3 膜11上に下部キャパシタ電極となるアモルファス
のSrRuO3 膜14を全面に堆積し、次に単結晶のSrRuO3 膜
11を結晶核に用い、熱処理によってアモルファスのSrRu
O3 膜14を結晶化させれば良い。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係わり、特に下部キャパシタ電極および
キャパシタ絶縁膜がペロブスカイト構造を有し、下部キ
ャパシタ電極がプラグ電極を介して半導体基板と接続し
たキャパシタを備えた半導体装置およびその製造方法に
関する。
その製造方法に係わり、特に下部キャパシタ電極および
キャパシタ絶縁膜がペロブスカイト構造を有し、下部キ
ャパシタ電極がプラグ電極を介して半導体基板と接続し
たキャパシタを備えた半導体装置およびその製造方法に
関する。
【０００２】
【従来の技術】近年、半導体集積回路の高集積化に伴
い、素子の微細化は進む一方であり、例えばキャパシタ
のセル面積は非常に小さくなっている。セル面積が小さ
くなるとキャパシタ容量も小さくなってしまうが、キャ
パシタの容量は感度やソフトエラー等の点からそれほど
小さくできないという要請がある。
い、素子の微細化は進む一方であり、例えばキャパシタ
のセル面積は非常に小さくなっている。セル面積が小さ
くなるとキャパシタ容量も小さくなってしまうが、キャ
パシタの容量は感度やソフトエラー等の点からそれほど
小さくできないという要請がある。
【０００３】容量を確保する方法としては、キャパシタ
を３次元的に形成してセル面積をできるだけ大きくする
方法と、キャパシタ絶縁膜に誘電率の高い絶縁膜を用い
る方法が検討されている。
を３次元的に形成してセル面積をできるだけ大きくする
方法と、キャパシタ絶縁膜に誘電率の高い絶縁膜を用い
る方法が検討されている。
【０００４】誘電率の高い絶縁膜として代表的なもの
に、（Ｂａ，Ｓｒ）ＴｉＯ3 膜等の酸化物誘電体膜が知
られている。この種の酸化物誘電体膜をキャパシタ絶縁
膜として用いる場合は、キャパシタ電極とキャパシタ絶
縁膜との界面に低誘電率層が形成されるのを防止するた
めに、酸化されないかまたは酸化されても金属導電性を
示す材料でキャパシタ電極を形成する必要がある。
に、（Ｂａ，Ｓｒ）ＴｉＯ3 膜等の酸化物誘電体膜が知
られている。この種の酸化物誘電体膜をキャパシタ絶縁
膜として用いる場合は、キャパシタ電極とキャパシタ絶
縁膜との界面に低誘電率層が形成されるのを防止するた
めに、酸化されないかまたは酸化されても金属導電性を
示す材料でキャパシタ電極を形成する必要がある。
【０００５】最近、このような電極材料として、（Ｂ
ａ，Ｓｒ）ＴｉＯ3 と同じ結晶構造（ペロブスカイト構
造）を有するＳｒＲｕＯ3 を用いることが検討されてい
る。図１０に、キャパシタの電極材料としてＳｒＲｕＯ
3 を用いたＤＲＡＭメモリセルの工程断面図を示す。
ａ，Ｓｒ）ＴｉＯ3 と同じ結晶構造（ペロブスカイト構
造）を有するＳｒＲｕＯ3 を用いることが検討されてい
る。図１０に、キャパシタの電極材料としてＳｒＲｕＯ
3 を用いたＤＲＡＭメモリセルの工程断面図を示す。
【０００６】これを説明すると、まず、図８（ａ）に示
すように、ｐタイプＳｉ基板７１の表面にＳＴＩ（Shal
low Trench Isolation）による素子分離領域７２を形成
する。
すように、ｐタイプＳｉ基板７１の表面にＳＴＩ（Shal
low Trench Isolation）による素子分離領域７２を形成
する。
【０００７】次に同図（ａ）に示すように、ゲート絶縁
膜７３、ゲート電極（ワード線）７４、ｎ+ 型ドレイン
拡散層７５、ｎ+ 型ソース拡散層７６を形成し、続いて
第１層間絶縁膜７７を堆積して表面を平坦化した後、第
１層間絶縁膜（ＳｉＯ2 膜）７７にコンタクトホールを
開孔してビット線７８を形成する。
膜７３、ゲート電極（ワード線）７４、ｎ+ 型ドレイン
拡散層７５、ｎ+ 型ソース拡散層７６を形成し、続いて
第１層間絶縁膜７７を堆積して表面を平坦化した後、第
１層間絶縁膜（ＳｉＯ2 膜）７７にコンタクトホールを
開孔してビット線７８を形成する。
【０００８】次に同図（ａ）に示すように、第２層間絶
縁膜（ＳｉＯ2 膜）７９を堆積して表面を平坦化した
後、第１および第２層間絶縁膜７７，７９にコンタクト
ホールを開孔して、その内部をＴｉ膜８０およびＴｉＮ
膜８１を介してプラグ電極８２で埋め込む。
縁膜（ＳｉＯ2 膜）７９を堆積して表面を平坦化した
後、第１および第２層間絶縁膜７７，７９にコンタクト
ホールを開孔して、その内部をＴｉ膜８０およびＴｉＮ
膜８１を介してプラグ電極８２で埋め込む。
【０００９】次に図８（ｂ）に示すように、ＳｉＮ膜８
３、第３層間絶縁膜（ＳｉＯ2 膜）８４を堆積して表面
を平坦化した後、これらの絶縁膜８３，８４にプラグ電
極８２に対してのヴィアホールを開孔する。
３、第３層間絶縁膜（ＳｉＯ2 膜）８４を堆積して表面
を平坦化した後、これらの絶縁膜８３，８４にプラグ電
極８２に対してのヴィアホールを開孔する。
【００１０】次に図８（ｃ）に示すように、ヴィアホー
ルの内部を充填するように下部キャパシタ電極８５とな
るＳｒＲｕＯ3 膜をスパッタ法またはＣＶＤ法で全面に
堆積した後、ヴィアホール外部の余剰なＳｒＲｕＯ3 膜
をＣＭＰ（Chemical Mechanical Polishing）法で除去
して、下部キャパシタ電極８５を形成する。この後、第
３層間絶縁膜８４を選択的にエッチング除去する。
ルの内部を充填するように下部キャパシタ電極８５とな
るＳｒＲｕＯ3 膜をスパッタ法またはＣＶＤ法で全面に
堆積した後、ヴィアホール外部の余剰なＳｒＲｕＯ3 膜
をＣＭＰ（Chemical Mechanical Polishing）法で除去
して、下部キャパシタ電極８５を形成する。この後、第
３層間絶縁膜８４を選択的にエッチング除去する。
【００１１】最後に、図８（ｄ）に示すように、（Ｂ
ａ，Ｓｒ）ＴｉＯ3 からなるキャパシタ絶縁膜８６をＣ
ＶＤ法で全面に堆積し、続いて上部キャパシタ電極８７
となるＳｒＲｕＯ3 膜をＣＶＤ法で全面に堆積した後、
このＳｒＲｕＯ3 膜を加工して上部キャパシタ電極８７
を形成して、ＤＲＡＭメモリセルが完成する。
ａ，Ｓｒ）ＴｉＯ3 からなるキャパシタ絶縁膜８６をＣ
ＶＤ法で全面に堆積し、続いて上部キャパシタ電極８７
となるＳｒＲｕＯ3 膜をＣＶＤ法で全面に堆積した後、
このＳｒＲｕＯ3 膜を加工して上部キャパシタ電極８７
を形成して、ＤＲＡＭメモリセルが完成する。
【００１２】ここで、キャパシタ容量を稼ぎ、リーク電
流を抑制するためには、下部キャパシタ電極８５、キャ
パシタ絶縁膜８６および上部キャパシタ電極８７がエピ
タキシャル成長していることが望ましい。
流を抑制するためには、下部キャパシタ電極８５、キャ
パシタ絶縁膜８６および上部キャパシタ電極８７がエピ
タキシャル成長していることが望ましい。
【００１３】そのためには、下部キャパシタ電極８５で
あるＳｒＲｕＯ3 膜を単結晶化する必要がある。報告さ
れているＳｒＲｕＯ3 膜を単結晶化する方法について説
明すると以下のようになる。
あるＳｒＲｕＯ3 膜を単結晶化する必要がある。報告さ
れているＳｒＲｕＯ3 膜を単結晶化する方法について説
明すると以下のようになる。
【００１４】まず、図９（ａ）に示すように、単結晶Ｓ
ｉ基板９１上にＡｌＴｉＮ膜９２をスパッタ法で堆積す
る。ここで、ＡｌＴｉＮ膜９２は単結晶Ｓｉ基板９１上
にエピタキシャル成長し、全面に渡って単結晶となる。
ｉ基板９１上にＡｌＴｉＮ膜９２をスパッタ法で堆積す
る。ここで、ＡｌＴｉＮ膜９２は単結晶Ｓｉ基板９１上
にエピタキシャル成長し、全面に渡って単結晶となる。
【００１５】次に図９（ｂ）に示すように、ＡｌＴｉＮ
膜９２上にＰｔ膜９３をスパッタ法で堆積する。このＰ
ｔ膜９３も同様に全面に渡って単結晶となる。
膜９２上にＰｔ膜９３をスパッタ法で堆積する。このＰ
ｔ膜９３も同様に全面に渡って単結晶となる。
【００１６】最後に、図９（ｃ）に示すように、Ｐｔ膜
９３上にＳｒＲｕＯ3 膜９４をスパッタ法で堆積させ
る。このＳｒＲｕＯ3 膜９４も同様に全面に渡って単結
晶となる。
９３上にＳｒＲｕＯ3 膜９４をスパッタ法で堆積させ
る。このＳｒＲｕＯ3 膜９４も同様に全面に渡って単結
晶となる。
【００１７】このような方法で下部キャパシタ電極８５
である単結晶のＳｒＲｕＯ3 膜を形成すれば、キャパシ
タ絶縁膜８６である（Ｂａ，Ｓｒ）ＴｉＯ3 膜もキャパ
シタ部で単結晶化することができ、さらに上部キャパシ
タ電極８７であるＳｒＲｕＯ 3 膜も同じペロブスカイト
構造であるため、キャパシタ部で単結晶化することがで
き、良好な特性を有するキャパシタを実現することがで
きる。
である単結晶のＳｒＲｕＯ3 膜を形成すれば、キャパシ
タ絶縁膜８６である（Ｂａ，Ｓｒ）ＴｉＯ3 膜もキャパ
シタ部で単結晶化することができ、さらに上部キャパシ
タ電極８７であるＳｒＲｕＯ 3 膜も同じペロブスカイト
構造であるため、キャパシタ部で単結晶化することがで
き、良好な特性を有するキャパシタを実現することがで
きる。
【００１８】しかしながら、実際のＤＲＡＭでは、Ｓｉ
基板７１と下部キャパシタ電極８５との間にはトランジ
スタを動作させるためのゲート電極（ワード線）７４や
ビット線７８が配線されており、下部キャパシタ電極８
５はｎ+ 型ソース拡散層７６とサブミクロンサイズのプ
ラグ電極８２を介して接続しなければならず、しかもＬ
ＳＩの世代が進むにつれて、プラグ電極８２を埋め込む
ためのコンタクトホールのアスペクト比は大きくなる。
基板７１と下部キャパシタ電極８５との間にはトランジ
スタを動作させるためのゲート電極（ワード線）７４や
ビット線７８が配線されており、下部キャパシタ電極８
５はｎ+ 型ソース拡散層７６とサブミクロンサイズのプ
ラグ電極８２を介して接続しなければならず、しかもＬ
ＳＩの世代が進むにつれて、プラグ電極８２を埋め込む
ためのコンタクトホールのアスペクト比は大きくなる。
【００１９】このようにプラグ電極８２のサイズが小さ
くなり、アスペクト比が大きくなると、従来プラグ電極
材として用いられたＳｉ系の材料では抵抗が高くなるた
めに用いることができず、その代わりにＲｕやＷ等の低
抵抗の金属を用いる必要があるが、この種の金属の単結
晶化は非常に困難である。
くなり、アスペクト比が大きくなると、従来プラグ電極
材として用いられたＳｉ系の材料では抵抗が高くなるた
めに用いることができず、その代わりにＲｕやＷ等の低
抵抗の金属を用いる必要があるが、この種の金属の単結
晶化は非常に困難である。
【００２０】また、図１０に示すように、上面がコンタ
クトホールの開孔面よりも低いプラグ電極８２を形成
し、プラグ電極８２の表面だけに単結晶のＳｒＲｕＯ3
／Ｐｔ積層膜８８を形成すれば、その上に形成する上部
キャパシタ電極８７としてのＳｒＲｕＯ3 膜を単結晶化
することは可能である。
クトホールの開孔面よりも低いプラグ電極８２を形成
し、プラグ電極８２の表面だけに単結晶のＳｒＲｕＯ3
／Ｐｔ積層膜８８を形成すれば、その上に形成する上部
キャパシタ電極８７としてのＳｒＲｕＯ3 膜を単結晶化
することは可能である。
【００２１】単結晶のＳｒＲｕＯ3 ／Ｐｔ積層膜８８の
形成工程は、プラグ電極８２上のコンタクトホールの未
重点部分にアモルファスのＳｒＲｕＯ3 ／Ｐｔ積層膜を
埋め込み形成する工程と、これをレーザーアニール等を
用いて単結晶化する工程とからなる。
形成工程は、プラグ電極８２上のコンタクトホールの未
重点部分にアモルファスのＳｒＲｕＯ3 ／Ｐｔ積層膜を
埋め込み形成する工程と、これをレーザーアニール等を
用いて単結晶化する工程とからなる。
【００２２】しかしながら、プラグ電極８２のサイズが
サブミクロン程度の場合、レーザーアニール等を用いて
もプラグ電極８２上のアモルファスのＳｒＲｕＯ3 ／Ｐ
ｔ積層膜を単結晶化することは難しく、双晶や多結晶が
形成されてしまい、その結果として下部キャパシタ電極
８５であるＳｒＲｕＯ3 膜も双晶や多結晶になってしま
う問題がある。なお、図中、８９は粒界を示している。
サブミクロン程度の場合、レーザーアニール等を用いて
もプラグ電極８２上のアモルファスのＳｒＲｕＯ3 ／Ｐ
ｔ積層膜を単結晶化することは難しく、双晶や多結晶が
形成されてしまい、その結果として下部キャパシタ電極
８５であるＳｒＲｕＯ3 膜も双晶や多結晶になってしま
う問題がある。なお、図中、８９は粒界を示している。
【００２３】
【発明が解決しようとする課題】上述の如く、微細化の
進んだＤＲＡＭセルにおいて、必要な容量を確保するた
めに、キャパシタ絶縁膜として誘電率の高い単結晶（Ｂ
ａ，Ｓｒ）ＴｉＯ3 膜、下部および上部キャパシタ電極
として単結晶ＳｒＲｕＯ3 膜を使用することが提案され
ていた。
進んだＤＲＡＭセルにおいて、必要な容量を確保するた
めに、キャパシタ絶縁膜として誘電率の高い単結晶（Ｂ
ａ，Ｓｒ）ＴｉＯ3 膜、下部および上部キャパシタ電極
として単結晶ＳｒＲｕＯ3 膜を使用することが提案され
ていた。
【００２４】このようなキャパシタ絶縁膜、ならびに下
部および上部キャパシタ電極を形成するためには、下部
キャパシタ電極とＳｉ基板とを接続するプラグ電極は単
結晶である必要があった。
部および上部キャパシタ電極を形成するためには、下部
キャパシタ電極とＳｉ基板とを接続するプラグ電極は単
結晶である必要があった。
【００２５】しかしながら、微細化の進んだＤＲＡＭセ
ルにおいては、プラグ電極の材料として抵抗は低いが結
晶化が困難であるＲｕ等の金属を使用する必要があった
ので、プラグ電極の単結晶化は困難であるという問題が
あった。
ルにおいては、プラグ電極の材料として抵抗は低いが結
晶化が困難であるＲｕ等の金属を使用する必要があった
ので、プラグ電極の単結晶化は困難であるという問題が
あった。
【００２６】また、他の方法として、プラグ電極が途中
まで埋め込まれたコンタクトホールの未充填部分にアモ
ルファスのＳｒＲｕＯ3 膜を埋め込み形成し、それをレ
ーザアニールにより単結晶化したものを結晶核に使用す
る方法も提案されていた。
まで埋め込まれたコンタクトホールの未充填部分にアモ
ルファスのＳｒＲｕＯ3 膜を埋め込み形成し、それをレ
ーザアニールにより単結晶化したものを結晶核に使用す
る方法も提案されていた。
【００２７】しかしながら、微細の進んだＤＲＡＭセル
においては、コンタクトホールも微細化し、このような
微細なコンタクトホールの上部に埋め込まれたアモルフ
ァスのＳｒＲｕＯ3 膜をレーザアニールで単結晶化する
ことは困難であるという問題があった。
においては、コンタクトホールも微細化し、このような
微細なコンタクトホールの上部に埋め込まれたアモルフ
ァスのＳｒＲｕＯ3 膜をレーザアニールで単結晶化する
ことは困難であるという問題があった。
【００２８】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、プラグ電極を介して半
導体基板に接続し、かつペロブスカイト構造を有する導
電膜からなる下部キャパシタ電極上に、ペロブスカイト
構造を有する金属酸化物誘電体膜からなるキャパシタ絶
縁膜が形成されてなるキャパシタを容易に実現できる構
造を有する半導体装置およびその製造方法を提供するこ
とにある。
ので、その目的とするところは、プラグ電極を介して半
導体基板に接続し、かつペロブスカイト構造を有する導
電膜からなる下部キャパシタ電極上に、ペロブスカイト
構造を有する金属酸化物誘電体膜からなるキャパシタ絶
縁膜が形成されてなるキャパシタを容易に実現できる構
造を有する半導体装置およびその製造方法を提供するこ
とにある。
【００２９】
【課題を解決するための手段】［構成］上記目的を達成
するために、本発明に係る半導体装置は、半導体基板上
に形成され、ペロブスカイト構造を有する導電膜からな
る下部キャパシタ電極と、この下部キャパシタ電極上に
形成され、ペロブスカイト構造を有する金属酸化物誘電
体膜からなるキャパシタ絶縁膜と、このキャパシタ絶縁
膜上に形成された上部キャパシタ電極と、前記下部キャ
パシタ電極と前記半導体基板とを接続し、前記下部キャ
パシタ電極と接触する部分に窪みを有し、この窪みの内
部が結晶性物質で埋め込まれたプラグ電極とを備えたこ
とを特徴とする。
するために、本発明に係る半導体装置は、半導体基板上
に形成され、ペロブスカイト構造を有する導電膜からな
る下部キャパシタ電極と、この下部キャパシタ電極上に
形成され、ペロブスカイト構造を有する金属酸化物誘電
体膜からなるキャパシタ絶縁膜と、このキャパシタ絶縁
膜上に形成された上部キャパシタ電極と、前記下部キャ
パシタ電極と前記半導体基板とを接続し、前記下部キャ
パシタ電極と接触する部分に窪みを有し、この窪みの内
部が結晶性物質で埋め込まれたプラグ電極とを備えたこ
とを特徴とする。
【００３０】また、本発明に係る他の半導体装置は、半
導体基板上に形成され、ペロブスカイト構造を有する導
電膜からなる下部キャパシタ電極と、この下部キャパシ
タ電極上に形成され、ペロブスカイト構造を有する金属
酸化物誘電体膜からなるキャパシタ絶縁膜と、このキャ
パシタ絶縁膜上に形成された上部キャパシタ電極と、前
記下部キャパシタ電極と前記半導体基板とを接続し、ル
テニウムからなるプラグ電極とを備えていることを特徴
とする。
導体基板上に形成され、ペロブスカイト構造を有する導
電膜からなる下部キャパシタ電極と、この下部キャパシ
タ電極上に形成され、ペロブスカイト構造を有する金属
酸化物誘電体膜からなるキャパシタ絶縁膜と、このキャ
パシタ絶縁膜上に形成された上部キャパシタ電極と、前
記下部キャパシタ電極と前記半導体基板とを接続し、ル
テニウムからなるプラグ電極とを備えていることを特徴
とする。
【００３１】また、本発明に係る半導体装置の製造方法
は、半導体基板上に、該半導体基板と後工程で形成する
下部キャパシタ電極とを接続する、表面に窪みを有する
プラグ電極を形成する工程と、前記窪みの内部を結晶性
物質で埋め込む工程と、結晶化時にペロブスカイト構造
を取るアモルファス導電膜を前記結晶性物質と接触する
ように形成する工程と、前記結晶性物質を結晶核に用
い、前記アモルファス導電膜を熱処理により結晶化する
ことによって、下部キャパシタ電極としてのペロブスカ
イト構造を有する導電膜を形成する工程と、この導電膜
上にペロブスカイト構造を有する金属酸化物誘電体膜か
らなるキャパシタ絶縁膜を形成する工程と、このキャパ
シタ絶縁膜上に上部キャパシタ電極を形成する工程とを
有することを特徴とする。
は、半導体基板上に、該半導体基板と後工程で形成する
下部キャパシタ電極とを接続する、表面に窪みを有する
プラグ電極を形成する工程と、前記窪みの内部を結晶性
物質で埋め込む工程と、結晶化時にペロブスカイト構造
を取るアモルファス導電膜を前記結晶性物質と接触する
ように形成する工程と、前記結晶性物質を結晶核に用
い、前記アモルファス導電膜を熱処理により結晶化する
ことによって、下部キャパシタ電極としてのペロブスカ
イト構造を有する導電膜を形成する工程と、この導電膜
上にペロブスカイト構造を有する金属酸化物誘電体膜か
らなるキャパシタ絶縁膜を形成する工程と、このキャパ
シタ絶縁膜上に上部キャパシタ電極を形成する工程とを
有することを特徴とする。
【００３２】本発明のより具体的な形態は以下の通りで
ある。
ある。
【００３３】（１）結晶性物質は、ペロブスカイト構造
を有する導電物である。
を有する導電物である。
【００３４】（２）上部キャパシタ電極は、ペロブスカ
イト構造を有する導電膜で構成されている。
イト構造を有する導電膜で構成されている。
【００３５】（３）窪みの開孔径は、５０ｎｍ以下であ
る。
る。
【００３６】（４）結晶性物質は、白金である。
【００３７】（５）結晶性物質は、ペロブスカイト構造
を有する絶縁物（より具体的には金属酸化物誘電体膜ま
たは該金属酸化物誘電体膜と格子定数の近い結晶性を有
する金属酸化物誘電体膜）である。
を有する絶縁物（より具体的には金属酸化物誘電体膜ま
たは該金属酸化物誘電体膜と格子定数の近い結晶性を有
する金属酸化物誘電体膜）である。
【００３８】（６）下部キャパシタ電極は、ＡＲｕＯ3
（ＡはＳｒ，Ｂａ，Ｃａ，ＬａおよびＮｄから選ばれる
少なくとも１種の元素を示す）、ならびに（Ｓｒ，Ｒ
Ｅ）ＣｏＯ3 （ＲＥはＬａ，Ｐｒ，ＳｍおよびＮｄから
選ばれる少なくとも１種の元素を示す）から選ばれる１
種からなる材料で構成されている。
（ＡはＳｒ，Ｂａ，Ｃａ，ＬａおよびＮｄから選ばれる
少なくとも１種の元素を示す）、ならびに（Ｓｒ，Ｒ
Ｅ）ＣｏＯ3 （ＲＥはＬａ，Ｐｒ，ＳｍおよびＮｄから
選ばれる少なくとも１種の元素を示す）から選ばれる１
種からなる材料で構成されている。
【００３９】（７）キャパシタ絶縁膜は、（Ｂａ，Ｓ
ｒ）ＴｉＯ3 、ＳｒＴｉＯ3 、ＢａＴｉＯ3 、ＰｂＴｉ
Ｏ3 、Ｂｉ4 Ｔｉ3 Ｏ12、ＳｒＢｉ2 Ｔａ2 Ｏ9 、Ｐｂ
（Ｚｒ，Ｔｉ）Ｏ3 、または（Ｐｂ，Ｌａ）（Ｚｒ，Ｔ
ｉ）Ｏ3 で構成されている。
ｒ）ＴｉＯ3 、ＳｒＴｉＯ3 、ＢａＴｉＯ3 、ＰｂＴｉ
Ｏ3 、Ｂｉ4 Ｔｉ3 Ｏ12、ＳｒＢｉ2 Ｔａ2 Ｏ9 、Ｐｂ
（Ｚｒ，Ｔｉ）Ｏ3 、または（Ｐｂ，Ｌａ）（Ｚｒ，Ｔ
ｉ）Ｏ3 で構成されている。
【００４０】（８）窪みの内部を結晶性物質で埋め込む
工程は、窪みの内部を充填するように該窪みの開孔径の
２分の１よりも厚いアモルファス膜を全面に堆積する工
程と、窪みの外部のアモルファス膜を除去する工程と、
窪みの内部に残ったアモルファス膜を結晶化する工程と
を有する。
工程は、窪みの内部を充填するように該窪みの開孔径の
２分の１よりも厚いアモルファス膜を全面に堆積する工
程と、窪みの外部のアモルファス膜を除去する工程と、
窪みの内部に残ったアモルファス膜を結晶化する工程と
を有する。
【００４１】（９）アモルファス導電膜として白金膜ま
たはＡＢＯ3 （Ａ、Ｂは金属元素）膜を形成し、その成
膜方法としてスパッタ法またはＣＶＤ法を用いる。
たはＡＢＯ3 （Ａ、Ｂは金属元素）膜を形成し、その成
膜方法としてスパッタ法またはＣＶＤ法を用いる。
【００４２】［作用］本発明（請求項１〜４，６，７）
によれば、プラグ電極の表面の窪みの内部に結晶性物質
が埋め込まれているので、プラグ電極がＲｕ膜等の単結
晶化が困難な金属膜であっても、上記結晶性物質を結晶
核に用いることによって、ペロブスカイト構造を有する
導電膜（下部キャパシタ電極）を容易に形成することが
できる。
によれば、プラグ電極の表面の窪みの内部に結晶性物質
が埋め込まれているので、プラグ電極がＲｕ膜等の単結
晶化が困難な金属膜であっても、上記結晶性物質を結晶
核に用いることによって、ペロブスカイト構造を有する
導電膜（下部キャパシタ電極）を容易に形成することが
できる。
【００４３】また、プラグ電極が埋め込まれるコンタク
トホールの開孔径が小さくても、本発明（請求項７）の
方法により上記結晶性物質を容易に形成することができ
る。その理由は、プラグ電極の表面の窪みの大きさが開
孔径５０ｎｍ以下であれば、その内部に埋め込まれたア
モルファス導電膜は熱処理によって確実に単結晶になる
からである。
トホールの開孔径が小さくても、本発明（請求項７）の
方法により上記結晶性物質を容易に形成することができ
る。その理由は、プラグ電極の表面の窪みの大きさが開
孔径５０ｎｍ以下であれば、その内部に埋め込まれたア
モルファス導電膜は熱処理によって確実に単結晶になる
からである。
【００４４】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。
の実施の形態（以下、実施形態という）を説明する。
【００４５】（第１の実施形態）図１は、本発明の第１
の実施形態に係るＤＲＡＭセルを示す断面図である。
の実施形態に係るＤＲＡＭセルを示す断面図である。
【００４６】図中、１はｐタイプＳｉ基板を示してお
り、このｐタイプＳｉ基板１の表面にはＳＴＩ構造の素
子分離領域２が形成されている。
り、このｐタイプＳｉ基板１の表面にはＳＴＩ構造の素
子分離領域２が形成されている。
【００４７】この素子分離領域２で分離されたトランジ
スタ領域内には、ゲート絶縁膜３、ゲート電極（ワード
線）４、ｎ+ 型ドレイン拡散層５およびｎ+ 型ソース拡
散層６からなるＭＯＳトランジスタが形成されている。
スタ領域内には、ゲート絶縁膜３、ゲート電極（ワード
線）４、ｎ+ 型ドレイン拡散層５およびｎ+ 型ソース拡
散層６からなるＭＯＳトランジスタが形成されている。
【００４８】ｐタイプＳｉ基板１上には、表面が平坦な
第１層間絶縁膜（ＳｉＯ2 膜）７が形成され、この第１
層間絶縁膜７に開孔されたコンタクトホールを介してビ
ット線８がｎ+ 型ドレイン拡散層５に接続している。
第１層間絶縁膜（ＳｉＯ2 膜）７が形成され、この第１
層間絶縁膜７に開孔されたコンタクトホールを介してビ
ット線８がｎ+ 型ドレイン拡散層５に接続している。
【００４９】第１層間絶縁膜７上には、表面が平坦な第
２層間絶縁膜（ＳｉＯ2 膜）９が形成され、第１および
第２層間絶縁膜７，９に開口されたコンタクトホールを
介して、単結晶のＲｕからなるプラグ電極１０がｎ+ 型
ソース拡散層６に接続している。
２層間絶縁膜（ＳｉＯ2 膜）９が形成され、第１および
第２層間絶縁膜７，９に開口されたコンタクトホールを
介して、単結晶のＲｕからなるプラグ電極１０がｎ+ 型
ソース拡散層６に接続している。
【００５０】このプラグ電極１０の表面の中央部には窪
みが形成され、この窪みの内部は単結晶のＳｒＲｕＯ3
膜１１で埋め込まれている。ＳｒＲｕＯ3 膜１１の代わ
りにそれに近い格子定数を有する結晶性の物質でも良
い。
みが形成され、この窪みの内部は単結晶のＳｒＲｕＯ3
膜１１で埋め込まれている。ＳｒＲｕＯ3 膜１１の代わ
りにそれに近い格子定数を有する結晶性の物質でも良
い。
【００５１】第２層間絶縁膜９上にはＳｉＮ膜１２が形
成されている。このＳｉＮ膜１２はプラグ電極１０を含
む領域に開口部を有し、この開口部を介してプラグ電極
１０とコンタクトする、単結晶のＳｒＲｕＯ3 からなる
下部キャパシタ電極１４が形成されている。下部キャパ
シタ電極１４はＳｉＮ膜１２よりも厚い。
成されている。このＳｉＮ膜１２はプラグ電極１０を含
む領域に開口部を有し、この開口部を介してプラグ電極
１０とコンタクトする、単結晶のＳｒＲｕＯ3 からなる
下部キャパシタ電極１４が形成されている。下部キャパ
シタ電極１４はＳｉＮ膜１２よりも厚い。
【００５２】下部キャパシタ電極１４上には、単結晶の
（Ｂａ，Ｓｒ）ＴｉＯ3 からなるキャパシタ絶縁膜１５
が形成されている。そして、下部キャパシタ電極１４上
にはキャパシタ絶縁膜１５を介して単結晶のＳｒＲｕＯ
3 からなる上部キャパシタ電極１６が形成されている。
（Ｂａ，Ｓｒ）ＴｉＯ3 からなるキャパシタ絶縁膜１５
が形成されている。そして、下部キャパシタ電極１４上
にはキャパシタ絶縁膜１５を介して単結晶のＳｒＲｕＯ
3 からなる上部キャパシタ電極１６が形成されている。
【００５３】なお、下部キャパシタ電極１４の近傍以外
のＳｉＮ膜１２上のキャパシタ絶縁膜１５は単結晶には
ならず、アモルファスまたは多結晶になる。キャパシタ
絶縁膜１５の形成時の温度（単結晶化温度）が低い場合
にはアモルファス、単結晶化温度が低くい場合でも、後
工程（例えば上部キャパシタ電極１６の形成時）や結晶
性向上のために単結晶化温度よりも高い温度にさらされ
た場合には多結晶となる。上記アモルファスまたは多結
晶の部分はキャパシタ絶縁膜としての役割は無いので問
題はない。
のＳｉＮ膜１２上のキャパシタ絶縁膜１５は単結晶には
ならず、アモルファスまたは多結晶になる。キャパシタ
絶縁膜１５の形成時の温度（単結晶化温度）が低い場合
にはアモルファス、単結晶化温度が低くい場合でも、後
工程（例えば上部キャパシタ電極１６の形成時）や結晶
性向上のために単結晶化温度よりも高い温度にさらされ
た場合には多結晶となる。上記アモルファスまたは多結
晶の部分はキャパシタ絶縁膜としての役割は無いので問
題はない。
【００５４】このような構成によれば、キャパシタ絶縁
膜１５として誘電率の高い（Ｂａ，Ｓｒ）ＴｉＯ3 膜が
用いられ、かつキャパシタを構成する部分の各膜の全て
が単結晶膜（ペロブスカイト構造）であるので、必要な
キャパシタ容量を容易に確保できるとともに、リーク電
流の増加を効果的に抑制できるようになる。
膜１５として誘電率の高い（Ｂａ，Ｓｒ）ＴｉＯ3 膜が
用いられ、かつキャパシタを構成する部分の各膜の全て
が単結晶膜（ペロブスカイト構造）であるので、必要な
キャパシタ容量を容易に確保できるとともに、リーク電
流の増加を効果的に抑制できるようになる。
【００５５】図２および図３は、図１のＤＲＡＭメモリ
セルの製造方法を示す工程断面図である。
セルの製造方法を示す工程断面図である。
【００５６】まず、図２（ａ）に示すように、ｐタイプ
Ｓｉ基板１の表面にＳＴＩによる素子分離領域２を形成
し、続いてゲート絶縁膜３、ゲート電極（ワード線）
４、ｎ + 型ドレイン拡散層５、ｎ+ 型ソース拡散層６を
形成する。
Ｓｉ基板１の表面にＳＴＩによる素子分離領域２を形成
し、続いてゲート絶縁膜３、ゲート電極（ワード線）
４、ｎ + 型ドレイン拡散層５、ｎ+ 型ソース拡散層６を
形成する。
【００５７】次に同図（ａ）に示すように、第１層間絶
縁膜７を堆積して表面を平坦化した後、第１層間絶縁膜
７にコンタクトホールを開孔してビット線８を形成し、
続いて第２層間絶縁膜９を堆積して表面を平坦化した
後、第１および第２層間絶縁膜７，９にコンタクトホー
ルを開孔する。
縁膜７を堆積して表面を平坦化した後、第１層間絶縁膜
７にコンタクトホールを開孔してビット線８を形成し、
続いて第２層間絶縁膜９を堆積して表面を平坦化した
後、第１および第２層間絶縁膜７，９にコンタクトホー
ルを開孔する。
【００５８】次に図２（ｂ）に示すように、基板温度２
００〜４５０℃、成膜圧力１〜１００Ｐａ、Ｒｕ（Ｃ
ｐ）2 （Ａｒキャリア）とＯ2 （雰囲気中Ｏ2 濃度４０
％以下）を用いたＣＶＤ法で、プラグ電極１０となるＲ
ｕ膜を全面に堆積した後、コンタクトホール外部の余剰
なＲｕ膜をＣＭＰ法または反応性イオンエッチングを用
いたエッチバック法により除去することによって、コン
タクトホールの内部にプラグ電極１０を埋込み形成す
る。
００〜４５０℃、成膜圧力１〜１００Ｐａ、Ｒｕ（Ｃ
ｐ）2 （Ａｒキャリア）とＯ2 （雰囲気中Ｏ2 濃度４０
％以下）を用いたＣＶＤ法で、プラグ電極１０となるＲ
ｕ膜を全面に堆積した後、コンタクトホール外部の余剰
なＲｕ膜をＣＭＰ法または反応性イオンエッチングを用
いたエッチバック法により除去することによって、コン
タクトホールの内部にプラグ電極１０を埋込み形成す
る。
【００５９】このとき、余剰なＲｕ膜をＣＭＰ法で除去
する場合には、全面に堆積するＲｕ膜の膜厚をコンタク
トホールの開孔径の半分程度にすることによって、プラ
グ電極１０の中央部に窪みを形成する。また、反応性イ
オンエッチングの場合にはＲｕ膜（プラグ電極１０）の
膜厚に特に制限はなく、厚すぎなければ（開孔径程度ま
で）良い。図１１に、余剰なＲｕ膜をＣＭＰ法または反
応性イオンエッチング（ＲＩＥ）法により除去する工程
の断面図を示す。
する場合には、全面に堆積するＲｕ膜の膜厚をコンタク
トホールの開孔径の半分程度にすることによって、プラ
グ電極１０の中央部に窪みを形成する。また、反応性イ
オンエッチングの場合にはＲｕ膜（プラグ電極１０）の
膜厚に特に制限はなく、厚すぎなければ（開孔径程度ま
で）良い。図１１に、余剰なＲｕ膜をＣＭＰ法または反
応性イオンエッチング（ＲＩＥ）法により除去する工程
の断面図を示す。
【００６０】次に図２（ｃ）に示すように、基板温度２
００〜４００℃、成膜圧力１〜１０００Ｐａ、Ｒｕ（Ｔ
ＨＤ）3 とＳｒ（ＴＨＤ）2 とＯ2 の混合ガスを用いた
ＣＶＤ法で、単結晶のＳｒＲｕＯ3 膜１１となるアモル
ファスのＳｒＲｕＯ3 膜を全面に堆積し、続いてＣＭＰ
法で窪み外部の余剰なＳｒＲｕＯ3 膜を除去した後、６
００℃以上の熱処理を行うことにより、プラグ電極１０
の中央部の窪みを単結晶のＳｒＲｕＯ3 膜１１で埋め込
む。
００〜４００℃、成膜圧力１〜１０００Ｐａ、Ｒｕ（Ｔ
ＨＤ）3 とＳｒ（ＴＨＤ）2 とＯ2 の混合ガスを用いた
ＣＶＤ法で、単結晶のＳｒＲｕＯ3 膜１１となるアモル
ファスのＳｒＲｕＯ3 膜を全面に堆積し、続いてＣＭＰ
法で窪み外部の余剰なＳｒＲｕＯ3 膜を除去した後、６
００℃以上の熱処理を行うことにより、プラグ電極１０
の中央部の窪みを単結晶のＳｒＲｕＯ3 膜１１で埋め込
む。
【００６１】次に図３（ｄ）に示すように、ＳｉＮ膜１
２、第３層間絶縁膜（ＳｉＯ2 膜）１３を順次堆積し、
続いてこれらの絶縁膜１２，１３にプラグ電極１０に繋
がるコンタクトホールを開孔した後、このコンタクトホ
ールを充填するように下部キャパシタ電極となるアモル
ファスのＳｒＲｕＯ3 膜１４をＣＶＤ法で全面に堆積す
る。第３層間絶縁膜１３上におけるＳｒＲｕＯ3 膜１４
の膜厚は、ＳｉＮ膜１２よりも厚くある必要はない。
２、第３層間絶縁膜（ＳｉＯ2 膜）１３を順次堆積し、
続いてこれらの絶縁膜１２，１３にプラグ電極１０に繋
がるコンタクトホールを開孔した後、このコンタクトホ
ールを充填するように下部キャパシタ電極となるアモル
ファスのＳｒＲｕＯ3 膜１４をＣＶＤ法で全面に堆積す
る。第３層間絶縁膜１３上におけるＳｒＲｕＯ3 膜１４
の膜厚は、ＳｉＮ膜１２よりも厚くある必要はない。
【００６２】ＳｉＮ膜１２は、コンタクトホールの形成
位置がずれても、キャパシタ絶縁膜１５がプラグ電極１
０に直接接しないようにするためのものである。これに
より位置ずれによるリーク電流の増加を防止できる。
位置がずれても、キャパシタ絶縁膜１５がプラグ電極１
０に直接接しないようにするためのものである。これに
より位置ずれによるリーク電流の増加を防止できる。
【００６３】次に図３（ｅ）に示すように、コンタクト
ホール外部の余剰なＳｒＲｕＯ3 膜１４をＣＭＰ法によ
り除去し、コンタクトホール内部のみにＳｒＲｕＯ3 膜
１４を選択的に残置させる。
ホール外部の余剰なＳｒＲｕＯ3 膜１４をＣＭＰ法によ
り除去し、コンタクトホール内部のみにＳｒＲｕＯ3 膜
１４を選択的に残置させる。
【００６４】この後、４００〜５００℃、２〜１０時間
の熱処理によって、コンタクトホール内部のＳｒＲｕＯ
3 膜１４を結晶化することによって、単結晶のＳｒＲｕ
Ｏ3からなる下部キャパシタ電極１４が完成する。
の熱処理によって、コンタクトホール内部のＳｒＲｕＯ
3 膜１４を結晶化することによって、単結晶のＳｒＲｕ
Ｏ3からなる下部キャパシタ電極１４が完成する。
【００６５】次に図３（ｆ）に示すように、第３層間絶
縁膜１３をエッチング除去し、続いて単結晶のキャパシ
タ絶縁膜１５となるアモルファスの（Ｂａ，Ｓｒ）Ｔｉ
Ｏ3膜をＣＶＤ法で全面に堆積した後、これを熱処理し
て結晶化することによって、下部キャパシタ電極１４と
接する部分に単結晶の（Ｂａ，Ｓｒ）ＴｉＯ3 からなる
キャパシタ絶縁膜１５を形成する。
縁膜１３をエッチング除去し、続いて単結晶のキャパシ
タ絶縁膜１５となるアモルファスの（Ｂａ，Ｓｒ）Ｔｉ
Ｏ3膜をＣＶＤ法で全面に堆積した後、これを熱処理し
て結晶化することによって、下部キャパシタ電極１４と
接する部分に単結晶の（Ｂａ，Ｓｒ）ＴｉＯ3 からなる
キャパシタ絶縁膜１５を形成する。
【００６６】次に同図（ｆ）に示すように、上部キャパ
シタ電極となるアモルファスのＳｒＲｕＯ3 膜１６をＣ
ＶＤ法で全面に堆積した後、これを熱処理して結晶化す
ることによって、単結晶のＳｒＲｕＯ3 膜１６を形成す
る。
シタ電極となるアモルファスのＳｒＲｕＯ3 膜１６をＣ
ＶＤ法で全面に堆積した後、これを熱処理して結晶化す
ることによって、単結晶のＳｒＲｕＯ3 膜１６を形成す
る。
【００６７】最後に、単結晶のＳｒＲｕＯ3 膜１２を電
極状にパターニングして、図１に示したＤＲＡＭメモリ
セルが完成する。
極状にパターニングして、図１に示したＤＲＡＭメモリ
セルが完成する。
【００６８】なお、本実施形態では、下部キャパシタ電
極１４を形成する際に、余剰なアモルファスのＳｒＲｕ
Ｏ3 膜をＣＭＰ法で除去した後に、熱処理によってアモ
ルファスのＳｒＲｕＯ3 膜を結晶化したが、その逆に熱
処理によってアモルファスのＳｒＲｕＯ3 膜を結晶化し
た後に、余剰な単結晶のＳｒＲｕＯ3 膜をＣＭＰ法で除
去しても良い。
極１４を形成する際に、余剰なアモルファスのＳｒＲｕ
Ｏ3 膜をＣＭＰ法で除去した後に、熱処理によってアモ
ルファスのＳｒＲｕＯ3 膜を結晶化したが、その逆に熱
処理によってアモルファスのＳｒＲｕＯ3 膜を結晶化し
た後に、余剰な単結晶のＳｒＲｕＯ3 膜をＣＭＰ法で除
去しても良い。
【００６９】以下、プラグ電極１０としてＲｕ膜を用い
たことの利点について説明する。
たことの利点について説明する。
【００７０】コンタクトホール内にＲｕ膜を埋め込み形
成するには、まず、Ｒｕ（Ｃ6 Ｈ5）2 、Ｒｕ（ＣＨ3
Ｃ5 Ｈ4 ）2 、またはＲｕ（Ｃ2 Ｈ5 Ｃ5 Ｈ4 ）2 とＯ
2 との混合ガスを用いて、３００℃以下の成膜温度でＣ
ＶＤ法により全面に堆積した後、コンタクトホール外部
のＲｕ膜をＣＭＰ法で除去する。なお、Ｏ2 の代わり
に、Ｏ3 、Ｏラジカル、Ｎ2 Ｏ等の酸化性雰囲気となる
物質を用いても良い。
成するには、まず、Ｒｕ（Ｃ6 Ｈ5）2 、Ｒｕ（ＣＨ3
Ｃ5 Ｈ4 ）2 、またはＲｕ（Ｃ2 Ｈ5 Ｃ5 Ｈ4 ）2 とＯ
2 との混合ガスを用いて、３００℃以下の成膜温度でＣ
ＶＤ法により全面に堆積した後、コンタクトホール外部
のＲｕ膜をＣＭＰ法で除去する。なお、Ｏ2 の代わり
に、Ｏ3 、Ｏラジカル、Ｎ2 Ｏ等の酸化性雰囲気となる
物質を用いても良い。
【００７１】Ｒｕ膜を上記条件で成膜すると非常に良い
カバレッジでＲｕ膜を成膜することができ、またＲｕ膜
の表面モフォロジーも良好となる。したがって、上記Ｒ
ｕ膜の埋め込み方法を用いることによって、開孔径の小
さいコンタクトホール内に巣（ボイド）を生じることな
く、Ｒｕからなるプラグ電極１０を容易に実現できるよ
うになる。
カバレッジでＲｕ膜を成膜することができ、またＲｕ膜
の表面モフォロジーも良好となる。したがって、上記Ｒ
ｕ膜の埋め込み方法を用いることによって、開孔径の小
さいコンタクトホール内に巣（ボイド）を生じることな
く、Ｒｕからなるプラグ電極１０を容易に実現できるよ
うになる。
【００７２】なお、ＲｕはＩｒ等と同様に酸化されても
金属導電性を示すため、下部キャパシタ電極１４の材料
にＳｒＲｕＯ3 等の金属酸化物を用いても、プラグ電極
１０と下部キャパシタ電極１４との間のコンタクト抵抗
が増大するという問題は生じない。
金属導電性を示すため、下部キャパシタ電極１４の材料
にＳｒＲｕＯ3 等の金属酸化物を用いても、プラグ電極
１０と下部キャパシタ電極１４との間のコンタクト抵抗
が増大するという問題は生じない。
【００７３】Ｓｉ基板１とプラグ電極１０との接触面
は、成膜雰囲気中にＯ2 を用いているために、Ｒｕ、Ｓ
ｉ、Ｏを含む非常に薄い層が形成される。この層は、Ｒ
ｕのＳｉ基板１中への拡散を防止するとともに、Ｓｉ基
板１とプラグ電極１０との間のコンタクト抵抗を下げる
という利点を持っている。また、Ｓｉ基板１とプラグ電
極１０との接触面にＴｉＮ膜等のバリアメタル膜を形成
しても何ら問題はない。
は、成膜雰囲気中にＯ2 を用いているために、Ｒｕ、Ｓ
ｉ、Ｏを含む非常に薄い層が形成される。この層は、Ｒ
ｕのＳｉ基板１中への拡散を防止するとともに、Ｓｉ基
板１とプラグ電極１０との間のコンタクト抵抗を下げる
という利点を持っている。また、Ｓｉ基板１とプラグ電
極１０との接触面にＴｉＮ膜等のバリアメタル膜を形成
しても何ら問題はない。
【００７４】また、本実施形態のように、下部キャパシ
タ電極１４の材料にＳｒＲｕＯ3 を用いる場合は、Ｒｕ
元素はプラグ電極１０および下部キャパシタ電極１４の
両方に含まれるので、プラグ電極１０と下部キャパシタ
電極１４との電気的接合性は非常に良くなる。
タ電極１４の材料にＳｒＲｕＯ3 を用いる場合は、Ｒｕ
元素はプラグ電極１０および下部キャパシタ電極１４の
両方に含まれるので、プラグ電極１０と下部キャパシタ
電極１４との電気的接合性は非常に良くなる。
【００７５】また、本実施形態では、プラグ電極１０の
表面の窪みを単結晶のＳｒＲｕＯ3膜１４で埋め込んだ
が、図４に示すように、最表面のＳｒＲｕＯ3 膜１１が
単結晶であれば、窪みの中に複数個の結晶粒があっても
差し支えない。図には、結晶粒が２個のＳｒＲｕＯ3 膜
１１が示されている。
表面の窪みを単結晶のＳｒＲｕＯ3膜１４で埋め込んだ
が、図４に示すように、最表面のＳｒＲｕＯ3 膜１１が
単結晶であれば、窪みの中に複数個の結晶粒があっても
差し支えない。図には、結晶粒が２個のＳｒＲｕＯ3 膜
１１が示されている。
【００７６】また、プラグ電極１０の表面の窪みの開孔
径が大きい方が、窪み中の結晶核となるＳｒＲｕＯ3 膜
１１の結晶の情報を、下部キャパシタ電極１４に伝達し
やすいが、あまり大きいと窪み中の最表面のＳｒＲｕＯ
3 膜１１が多結晶または双晶となってしまうため、確実
に単結晶のＳｒＲｕＯ3 膜１１を得るためには、プラグ
電極１０の表面の窪みの開孔径を５０ｎｍ以下にする必
要がある。
径が大きい方が、窪み中の結晶核となるＳｒＲｕＯ3 膜
１１の結晶の情報を、下部キャパシタ電極１４に伝達し
やすいが、あまり大きいと窪み中の最表面のＳｒＲｕＯ
3 膜１１が多結晶または双晶となってしまうため、確実
に単結晶のＳｒＲｕＯ3 膜１１を得るためには、プラグ
電極１０の表面の窪みの開孔径を５０ｎｍ以下にする必
要がある。
【００７７】また、本実施形態では、プラグ電極１０と
して表面に窪みを有するＲｕ膜を使用したが、上述した
Ｒｕ膜の利点は表面に窪みが無くても得られるので、表
面に窪みのないＲｕ膜をプラグ電極に用いても従来より
も優れたＤＲＡＭセルを実現することができる（他の実
施形態についても同様）。
して表面に窪みを有するＲｕ膜を使用したが、上述した
Ｒｕ膜の利点は表面に窪みが無くても得られるので、表
面に窪みのないＲｕ膜をプラグ電極に用いても従来より
も優れたＤＲＡＭセルを実現することができる（他の実
施形態についても同様）。
【００７８】（第２の実施形態）図５は、本発明の第２
の実施形態に係るＤＲＡＭメモリセルの製造方法を示す
工程断面図である。なお、図１〜図３と対応する部分に
は図１〜図３と同一符号を付してあり、詳細な説明は省
略する（他の実施形態についても同様）。
の実施形態に係るＤＲＡＭメモリセルの製造方法を示す
工程断面図である。なお、図１〜図３と対応する部分に
は図１〜図３と同一符号を付してあり、詳細な説明は省
略する（他の実施形態についても同様）。
【００７９】本実施形態の製造方法が第１の実施形態の
それと異なるのは、図２（ｃ）の工程よりも後の工程で
ある。
それと異なるのは、図２（ｃ）の工程よりも後の工程で
ある。
【００８０】すなわち、図２（ｃ）の工程に続いて、図
５（ａ）に示すように、下部キャパシタ電極となるアモ
ルファスのＳｒＲｕＯ3 膜１４をスパッタ法で全面に堆
積する。その後、４００〜５００℃、２〜１０時間の熱
処理によって、ＳｒＲｕＯ3膜１４を結晶化する。
５（ａ）に示すように、下部キャパシタ電極となるアモ
ルファスのＳｒＲｕＯ3 膜１４をスパッタ法で全面に堆
積する。その後、４００〜５００℃、２〜１０時間の熱
処理によって、ＳｒＲｕＯ3膜１４を結晶化する。
【００８１】次に図５（ｂ）に示すように、単結晶のＳ
ｒＲｕＯ3 膜１４をパターニングして、下部キャパシタ
電極１４を形成する。なお、パターニングの後に結晶化
を行っても良い。
ｒＲｕＯ3 膜１４をパターニングして、下部キャパシタ
電極１４を形成する。なお、パターニングの後に結晶化
を行っても良い。
【００８２】次に図５（ｃ）に示すように、キャパシタ
絶縁膜１５となるアモルファスの（Ｂａ，Ｓｒ）ＴｉＯ
3 膜をＣＶＤ法で全面に堆積した後、これを熱処理する
ことによって単結晶の（Ｂａ，Ｓｒ）ＴｉＯ3 からなる
キャパシタ絶縁膜１５を形成する。
絶縁膜１５となるアモルファスの（Ｂａ，Ｓｒ）ＴｉＯ
3 膜をＣＶＤ法で全面に堆積した後、これを熱処理する
ことによって単結晶の（Ｂａ，Ｓｒ）ＴｉＯ3 からなる
キャパシタ絶縁膜１５を形成する。
【００８３】最後に、同図（ｃ）に示すように、上部キ
ャパシタ電極１６となるアモルファスのＳｒＲｕＯ3 膜
をＣＶＤ法で全面に堆積し、続いてこのアモルファスの
ＳｒＲｕＯ3 膜を熱処理して結晶化した後、これをパタ
ーニングすることによって単結晶のＳｒＲｕＯ3 からな
る上部キャパシタ電極１６を形成して、ＤＲＡＭメモリ
が完成する。
ャパシタ電極１６となるアモルファスのＳｒＲｕＯ3 膜
をＣＶＤ法で全面に堆積し、続いてこのアモルファスの
ＳｒＲｕＯ3 膜を熱処理して結晶化した後、これをパタ
ーニングすることによって単結晶のＳｒＲｕＯ3 からな
る上部キャパシタ電極１６を形成して、ＤＲＡＭメモリ
が完成する。
【００８４】本実施形態でも第１の実施形態と同様な効
果が得られ、さらに本実施形態によれば、ＳｉＮ膜１
２、第３層間絶縁膜１３を形成しないので、第１の実施
形態に比べて、プロセスの簡略化を図れるようになる。
果が得られ、さらに本実施形態によれば、ＳｉＮ膜１
２、第３層間絶縁膜１３を形成しないので、第１の実施
形態に比べて、プロセスの簡略化を図れるようになる。
【００８５】（第３の実施形態）図６は、本発明の第３
の実施形態に係るＤＲＡＭメモリセルの製造方法を示す
工程断面図である。
の実施形態に係るＤＲＡＭメモリセルの製造方法を示す
工程断面図である。
【００８６】本実施形態の製造方法が第１の実施形態の
それと異なるのは、図２（ｃ）の工程よりも後工程であ
る。本実施形態でも、ＳｉＮ膜１２、第３層間絶縁膜１
３は形成しないすなわち、図２（ｃ）の工程に続いて、
図６（ａ）に示すように、下部キャパシタ電極となるア
モルファスのＳｒＲｕＯ3 膜１４を、基板温度４００〜
５００℃、成膜圧力１Ｐａ以下、Ｒｕ（ＴＨＤ）3 とＳ
ｒ（ＴＨＤ）2 とＯ2 を用いたＣＶＤ法により形成す
る。
それと異なるのは、図２（ｃ）の工程よりも後工程であ
る。本実施形態でも、ＳｉＮ膜１２、第３層間絶縁膜１
３は形成しないすなわち、図２（ｃ）の工程に続いて、
図６（ａ）に示すように、下部キャパシタ電極となるア
モルファスのＳｒＲｕＯ3 膜１４を、基板温度４００〜
５００℃、成膜圧力１Ｐａ以下、Ｒｕ（ＴＨＤ）3 とＳ
ｒ（ＴＨＤ）2 とＯ2 を用いたＣＶＤ法により形成す
る。
【００８７】このとき、成膜圧力が１Ｐａ以下という十
分に低い圧力であることから、ＳｒＲｕＯ3 膜１４はＳ
ｒＲｕＯ3 膜１１から成長するので、同図（ａ）に示す
ように、ＳｒＲｕＯ3 膜１４はプラグ電極１０およびそ
の周囲上のみに選択的に形成される。この後、４００〜
５００℃、２〜１０時間の熱処理によって、アモルファ
スのＳｒＲｕＯ3 １４を結晶化する。
分に低い圧力であることから、ＳｒＲｕＯ3 膜１４はＳ
ｒＲｕＯ3 膜１１から成長するので、同図（ａ）に示す
ように、ＳｒＲｕＯ3 膜１４はプラグ電極１０およびそ
の周囲上のみに選択的に形成される。この後、４００〜
５００℃、２〜１０時間の熱処理によって、アモルファ
スのＳｒＲｕＯ3 １４を結晶化する。
【００８８】次に図６（ｂ）に示すように、キャパシタ
絶縁膜１５となるアモルファスの（Ｂａ，Ｓｒ）ＴｉＯ
3 膜をＣＶＤ法で全面に堆積した後、これを熱処理する
ことによって単結晶の（Ｂａ，Ｓｒ）ＴｉＯ3 からなる
キャパシタ絶縁膜１５を形成する。
絶縁膜１５となるアモルファスの（Ｂａ，Ｓｒ）ＴｉＯ
3 膜をＣＶＤ法で全面に堆積した後、これを熱処理する
ことによって単結晶の（Ｂａ，Ｓｒ）ＴｉＯ3 からなる
キャパシタ絶縁膜１５を形成する。
【００８９】最後に、同図（ｂ）に示すように、上部キ
ャパシタ電極１６となるアモルファスのＳｒＲｕＯ3 膜
をＣＶＤ法で全面に堆積し、続いてアモルファスのＳｒ
ＲｕＯ3 膜を熱処理して結晶化した後、これをパターニ
ングすることによって単結晶のＳｒＲｕＯ3 からなる上
部キャパシタ電極１６を形成して、ＤＲＡＭメモリが完
成する。
ャパシタ電極１６となるアモルファスのＳｒＲｕＯ3 膜
をＣＶＤ法で全面に堆積し、続いてアモルファスのＳｒ
ＲｕＯ3 膜を熱処理して結晶化した後、これをパターニ
ングすることによって単結晶のＳｒＲｕＯ3 からなる上
部キャパシタ電極１６を形成して、ＤＲＡＭメモリが完
成する。
【００９０】本実施形態でも第１の実施形態と同様な効
果が得られ、さらに本実施形態によれば、ＳｉＮ膜１
２、第３層間絶縁膜１３を形成しないので、第１の実施
形態に比べて、プロセスの簡略化を図れるようになる。
果が得られ、さらに本実施形態によれば、ＳｉＮ膜１
２、第３層間絶縁膜１３を形成しないので、第１の実施
形態に比べて、プロセスの簡略化を図れるようになる。
【００９１】また、本実施形態のように、ＳｒＲｕＯ3
膜を選択的に成長させることによって下部キャパシタ電
極１４を形成する場合には、キャパシタの配置を図７に
示すような１／４ピッチにすることで、キャパシタの配
列を細密にすることができるようになる。
膜を選択的に成長させることによって下部キャパシタ電
極１４を形成する場合には、キャパシタの配置を図７に
示すような１／４ピッチにすることで、キャパシタの配
列を細密にすることができるようになる。
【００９２】（第４の実施形態）本実施形態のＤＲＡＭ
セルが第１の実施形態のそれと構造上異なる点は、プラ
グ電極１０の表面中央部の窪み内部をＳｒＲｕＯ3 膜１
１で埋め込む代わりに、ＳｒＲｕＯ3 と格子定数の近い
単結晶のＰｔ膜で埋め込んだことにある。
セルが第１の実施形態のそれと構造上異なる点は、プラ
グ電極１０の表面中央部の窪み内部をＳｒＲｕＯ3 膜１
１で埋め込む代わりに、ＳｒＲｕＯ3 と格子定数の近い
単結晶のＰｔ膜で埋め込んだことにある。
【００９３】また、プロセス的に異なる点は、図２
（ｃ）の工程で窪み内部に単結晶のＳｒＲｕＯ3 膜１１
を形成する代わりに、スパッタ法またはＣＶＤ法でアモ
ルファスＰｔ膜を全面に堆積し、続いて窪み外部の余剰
なアモルファスＰｔ膜をＣＭＰ法で除去した後、７００
℃以上の熱処理によって窪み内部のＰｔ膜のＰｔ粒成長
を促進させ、単結晶Ｐｔ膜を形成することである。
（ｃ）の工程で窪み内部に単結晶のＳｒＲｕＯ3 膜１１
を形成する代わりに、スパッタ法またはＣＶＤ法でアモ
ルファスＰｔ膜を全面に堆積し、続いて窪み外部の余剰
なアモルファスＰｔ膜をＣＭＰ法で除去した後、７００
℃以上の熱処理によって窪み内部のＰｔ膜のＰｔ粒成長
を促進させ、単結晶Ｐｔ膜を形成することである。
【００９４】本実施形態でも第１の実施形態と同様な効
果が得られ、またＣＭＰ工程と熱処理工程の順序や、窪
み中の結晶粒の数、その他の種々の変形が第１の実施形
態と同様に可能である。
果が得られ、またＣＭＰ工程と熱処理工程の順序や、窪
み中の結晶粒の数、その他の種々の変形が第１の実施形
態と同様に可能である。
【００９５】また、第２および第３の実施形態のＤＲＡ
Ｍセルにおいて、ＳｒＲｕＯ3 膜１１を単結晶Ｐｔ膜に
置き換えても同様な効果が得られる。
Ｍセルにおいて、ＳｒＲｕＯ3 膜１１を単結晶Ｐｔ膜に
置き換えても同様な効果が得られる。
【００９６】（第５の実施形態）本実施形態のＤＲＡＭ
セルが第１の実施形態のそれと構造上異なる点は、プラ
グ電極１０の表面中央部の窪み内部をＳｒＲｕＯ3 膜１
１で埋め込む代わりに、ＳｒＲｕＯ3 と同じペロブスカ
イト構造を有する単結晶ＳｒＴｉＯ3 膜で埋め込んだこ
とにある。
セルが第１の実施形態のそれと構造上異なる点は、プラ
グ電極１０の表面中央部の窪み内部をＳｒＲｕＯ3 膜１
１で埋め込む代わりに、ＳｒＲｕＯ3 と同じペロブスカ
イト構造を有する単結晶ＳｒＴｉＯ3 膜で埋め込んだこ
とにある。
【００９７】また、プロセス的に異なる点は、図２
（ｃ）の工程で窪み内部に単結晶のＳｒＲｕＯ3 膜１１
を形成する代わりに、基板温度３００〜４００℃、Ｔｉ
（ｔ−ＯＢｕ）2 （ＴＨＤ）2 とＳｒ（ＴＨＤ）2 とＯ
2 との混合ガスを用いたＣＶＤ法でアモルファスＳｒＴ
ｉＯ3 膜を全面に堆積し、続いて窪み外部の余剰なアモ
ルファスＳｒＴｉＯ3 膜をＣＭＰ法で除去した後、６０
０℃以上の熱処理によって窪み内部のアモルファスＳｒ
ＴｉＯ3 膜を結晶化することである。
（ｃ）の工程で窪み内部に単結晶のＳｒＲｕＯ3 膜１１
を形成する代わりに、基板温度３００〜４００℃、Ｔｉ
（ｔ−ＯＢｕ）2 （ＴＨＤ）2 とＳｒ（ＴＨＤ）2 とＯ
2 との混合ガスを用いたＣＶＤ法でアモルファスＳｒＴ
ｉＯ3 膜を全面に堆積し、続いて窪み外部の余剰なアモ
ルファスＳｒＴｉＯ3 膜をＣＭＰ法で除去した後、６０
０℃以上の熱処理によって窪み内部のアモルファスＳｒ
ＴｉＯ3 膜を結晶化することである。
【００９８】本実施形態では、単結晶化の核として絶縁
膜である単結晶ＳｒＴｉＯ3 膜を用いているが、単結晶
ＳｒＴｉＯ3 膜はプラグ電極１０の中央部にのみしか存
在しないので、下部キャパシタ電極１４とプラグ電極１
０とを電気的に接続することができる。
膜である単結晶ＳｒＴｉＯ3 膜を用いているが、単結晶
ＳｒＴｉＯ3 膜はプラグ電極１０の中央部にのみしか存
在しないので、下部キャパシタ電極１４とプラグ電極１
０とを電気的に接続することができる。
【００９９】また、単結晶化の核はＳｒＴｉＯ3 膜に限
定されず、ＢａＴｉＯ3 膜や（Ｂａ，Ｓｒ）ＴｉＯ3 膜
等の他のペロブスカイト構造を有する絶縁膜も結晶化の
核として用いることができる。
定されず、ＢａＴｉＯ3 膜や（Ｂａ，Ｓｒ）ＴｉＯ3 膜
等の他のペロブスカイト構造を有する絶縁膜も結晶化の
核として用いることができる。
【０１００】また、単結晶化されたＳｒＴｉＯ3 膜の最
表面はエネルギー的に最も安定な表面であることから、
その上の単結晶ＳｒＲｕＯ3 からなる下部キャパシタ電
極１４の基板方位に対する配向性が揃い、その結果とし
てキャパシタ特性のセル依存性をなくすことができる。
表面はエネルギー的に最も安定な表面であることから、
その上の単結晶ＳｒＲｕＯ3 からなる下部キャパシタ電
極１４の基板方位に対する配向性が揃い、その結果とし
てキャパシタ特性のセル依存性をなくすことができる。
【０１０１】本実施形態でも第１の実施形態と同様な効
果が得られ、またＣＭＰ工程と熱処理工程の順序や、窪
み中の結晶粒の数、その他の種々の変形が第１の実施形
態と同様に可能である。
果が得られ、またＣＭＰ工程と熱処理工程の順序や、窪
み中の結晶粒の数、その他の種々の変形が第１の実施形
態と同様に可能である。
【０１０２】また、第２および第３の実施形態のＤＲＡ
Ｍセルにおいて、ＳｒＲｕＯ3 膜１１を単結晶ＳｒＴｉ
Ｏ3 膜等のペロブスカイト構造を有する絶縁膜に置き換
えても同様な効果が得られる。
Ｍセルにおいて、ＳｒＲｕＯ3 膜１１を単結晶ＳｒＴｉ
Ｏ3 膜等のペロブスカイト構造を有する絶縁膜に置き換
えても同様な効果が得られる。
【０１０３】なお、本発明は、上記実施形態に限定され
るものではない。例えば、上記実施形態では、キャパシ
タ絶縁膜の材料として（Ｂａ，Ｓｒ）ＴｉＯ3 を用いた
場合について説明したが、ＳｒＴｉＯ3 、ＢａＴｉＯ
3 、ＰｂＴｉＯ3 、Ｂｉ4 Ｔｉ 3 Ｏ12、ＳｒＢｉ2 Ｔａ
2 Ｏ9 、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 、（Ｐｂ，Ｌａ）（Ｚ
ｒ，Ｔｉ）Ｏ3 等の他の絶縁材料を用いても同様な効果
が得られる。
るものではない。例えば、上記実施形態では、キャパシ
タ絶縁膜の材料として（Ｂａ，Ｓｒ）ＴｉＯ3 を用いた
場合について説明したが、ＳｒＴｉＯ3 、ＢａＴｉＯ
3 、ＰｂＴｉＯ3 、Ｂｉ4 Ｔｉ 3 Ｏ12、ＳｒＢｉ2 Ｔａ
2 Ｏ9 、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 、（Ｐｂ，Ｌａ）（Ｚ
ｒ，Ｔｉ）Ｏ3 等の他の絶縁材料を用いても同様な効果
が得られる。
【０１０４】また、上記実施形態では、ＤＲＡＭメモリ
セルのキャパシタの場合について説明したが、本発明は
ＦＲＡＭメモリセルのキャパシタ等の他のキャパシタに
も適用できる。
セルのキャパシタの場合について説明したが、本発明は
ＦＲＡＭメモリセルのキャパシタ等の他のキャパシタに
も適用できる。
【０１０５】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。
で、種々変形して実施できる。
【０１０６】
【発明の効果】以上詳説したように本発明によれば、表
面に窪みを有し、この窪みの内部が結晶性物質で埋め込
まれたプラグ電極を用いることにより、ペロブスカイト
構造を有する導電膜からなる下部キャパシタ電極上に、
ペロブスカイト構造を有する金属酸化物誘電体膜からな
るキャパシタ絶縁膜が形成されてなるキャパシタを有す
る半導体装置およびその製造方法を容易に実現できるよ
うになる。
面に窪みを有し、この窪みの内部が結晶性物質で埋め込
まれたプラグ電極を用いることにより、ペロブスカイト
構造を有する導電膜からなる下部キャパシタ電極上に、
ペロブスカイト構造を有する金属酸化物誘電体膜からな
るキャパシタ絶縁膜が形成されてなるキャパシタを有す
る半導体装置およびその製造方法を容易に実現できるよ
うになる。
【図１】本発明の第１の実施形態に係るＤＲＡＭセルを
示す断面図
示す断面図
【図２】図１のＤＲＡＭメモリセルの製造方法を示す工
程断面図
程断面図
【図３】図２に続く同ＤＲＡＭメモリセルの製造方法を
示す工程断面図
示す工程断面図
【図４】図１のＤＲＡＭメモリセルの変形例を示す断面
図
図
【図５】本発明の第２の実施形態に係るＤＲＡＭメモリ
セルの製造方法を示す工程断面図
セルの製造方法を示す工程断面図
【図６】本発明の第３の実施形態に係るＤＲＡＭメモリ
セルの製造方法を示す工程断面図
セルの製造方法を示す工程断面図
【図７】同ＤＲＡＭメモリセルのキャパシタの配置を示
す平面図
す平面図
【図８】従来のキャパシタの電極材料としてＳｒＲｕＯ
3 を用いたＤＲＡＭメモリセルの製造方法を示す工程断
面図
3 を用いたＤＲＡＭメモリセルの製造方法を示す工程断
面図
【図９】従来のＳｒＲｕＯ3 膜を単結晶化の方法を示す
工程断面図
工程断面図
【図１０】従来の上部キャパシタ電極としてのＳｒＲｕ
Ｏ3 膜の単結晶化の方法の問題点を説明するための断面
図
Ｏ3 膜の単結晶化の方法の問題点を説明するための断面
図
【図１１】余剰なＲｕ膜をＣＭＰ法またはＲＩＥ法によ
り除去する工程を示す断面図
り除去する工程を示す断面図
１，７１…ｐタイプＳｉ基板 ２，７２…素子分離領域 ３，７３…ゲート絶縁膜 ４，７４…ゲート電極（ワード線） ５，７５…ｎ+ 型ドレイン拡散層 ６，７６…ｎ+ 型ソース拡散層 ７，７７…第１層間絶縁膜 ８，７８…ビット線 ９，７９…第２層間絶縁膜 １０，８２…プラグ電極 １１…ＳｒＲｕＯ3 膜 １２，８３…ＳｉＮ膜 １３…第３層間絶縁膜 １４，８５…ＳｒＲｕＯ3 膜（下部キャパシタ電極） １５，８６…（Ｂａ，Ｓｒ）ＴｉＯ3 膜（キャパシタ絶
縁膜） １６，８７…ＳｒＲｕＯ3 膜（上部キャパシタ電極） ８０…Ｔｉ膜 ８１…ＴｉＮ膜 ８４…第３層間絶縁膜
縁膜） １６，８７…ＳｒＲｕＯ3 膜（上部キャパシタ電極） ８０…Ｔｉ膜 ８１…ＴｉＮ膜 ８４…第３層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 AC02 AC09 AC15 AC18 DF05 EZ14 EZ17 5F083 AD21 AD42 AD48 AD49 FR02 GA06 GA27 GA30 JA14 JA15 JA17 JA38 JA40 JA43 JA45 JA56 MA06 MA17 NA01 PR03 PR21 PR22 PR33 PR39 PR40
Claims (8)
- 【請求項１】半導体基板上に形成され、ペロブスカイト
構造を有する導電膜からなる下部キャパシタ電極と、 この下部キャパシタ電極上に形成され、ペロブスカイト
構造を有する金属酸化物誘電体膜からなるキャパシタ絶
縁膜と、 このキャパシタ絶縁膜上に形成された上部キャパシタ電
極と、 前記下部キャパシタ電極と前記半導体基板とを接続し、
前記下部キャパシタ電極と接触する部分に窪みを有し、
この窪みの内部が結晶性物質で埋め込まれたプラグ電極
とを具備してなることを特徴とする半導体装置。 - 【請求項２】前記結晶性物質は、ペロブスカイト構造を
有する導電物であることを特徴とする請求項１に記載の
半導体装置。 - 【請求項３】前記上部キャパシタ電極は、ペロブスカイ
ト構造を有する導電膜からなることを特徴とする請求項
１に記載の半導体装置。 - 【請求項４】前記窪みの開孔径は、５０ｎｍ以下である
ことを特徴とする請求項１に記載の半導体装置。 - 【請求項５】半導体基板上に形成され、ペロブスカイト
構造を有する導電膜からなる下部キャパシタ電極と、 この下部キャパシタ電極上に形成され、ペロブスカイト
構造を有する金属酸化物誘電体膜からなるキャパシタ絶
縁膜と、 このキャパシタ絶縁膜上に形成された上部キャパシタ電
極と、 前記下部キャパシタ電極と前記半導体基板とを接続し、
ルテニウムからなるプラグ電極とを具備してなることを
特徴とする半導体装置。 - 【請求項６】前記結晶性物質はペロブスカイト構造を有
する金属酸化物誘電体膜または該金属酸化物誘電体膜と
格子定数の近い結晶性を有する金属酸化物誘電体膜、前
記上部キャパシタ電極はペロブスカイト構造を有する導
電膜、前記窪みの開孔径は５０ｎｍ以下であることを特
徴とする請求項１に記載の半導体装置。 - 【請求項７】半導体基板上に、該半導体基板と後工程で
形成する下部キャパシタ電極とを接続する、表面に窪み
を有するプラグ電極を形成する工程と、 前記窪みの内部を結晶性物質で埋め込む工程と、 結晶化時にペロブスカイト構造を取るアモルファス導電
膜を前記結晶性物質と接触するように形成する工程と、 前記結晶性物質を結晶核に用い、前記アモルファス導電
膜を熱処理により結晶化することによって、下部キャパ
シタ電極としてのペロブスカイト構造を有する導電膜を
形成する工程と、 この導電膜上にペロブスカイト構造を有する金属酸化物
誘電体膜からなるキャパシタ絶縁膜を形成する工程と、 このキャパシタ絶縁膜上に上部キャパシタ電極を形成す
る工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項８】前記窪みの内部を結晶性物質で埋め込む工
程は、前記窪みの内部を充填するように該窪みの開孔径
の２分の１よりも厚いアモルファス膜を全面に堆積する
工程と、前記窪みの外部の前記アモルファス膜を除去す
る工程と、前記窪みの内部に残った前記アモルファス膜
を結晶化する工程とを有することを特徴とする請求項７
に記載の半導体装置の製造方法。
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| JP04798199A JP4080624B2 (ja) | 1999-02-25 | 1999-02-25 | 半導体装置およびその製造方法 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6555864B1 (en) | 1999-03-04 | 2003-04-29 | Fujitsu Limited | Ferroelectric capacitor having a PZT layer with an excess of Pb |
| US6670232B2 (en) | 2002-01-22 | 2003-12-30 | Renesas Technology Corp. | Providing a conductive material in an opening |
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-
1999
- 1999-02-25 JP JP04798199A patent/JP4080624B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6555864B1 (en) | 1999-03-04 | 2003-04-29 | Fujitsu Limited | Ferroelectric capacitor having a PZT layer with an excess of Pb |
| US6670232B2 (en) | 2002-01-22 | 2003-12-30 | Renesas Technology Corp. | Providing a conductive material in an opening |
| US6746876B2 (en) | 2002-06-05 | 2004-06-08 | Renesas Technology Corp. | Capacitor manufacturing method having dielectric formed before electrode |
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