JP2000243682A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JP2000243682A JP2000243682A JP11038679A JP3867999A JP2000243682A JP 2000243682 A JP2000243682 A JP 2000243682A JP 11038679 A JP11038679 A JP 11038679A JP 3867999 A JP3867999 A JP 3867999A JP 2000243682 A JP2000243682 A JP 2000243682A
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- Japan
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- alignment mark
- conductive film
- alignment
- semiconductor device
- wiring pattern
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【課題】 ハイパワー用の半導体装置で、配線膜の厚さ
が厚くなっても、アライメントマークを自動的に認識す
ることができ、自動で、かつ、正確に位置合せをして配
線パターンを精密に形成することができる半導体装置の
製法を提供する。 【解決手段】 絶縁膜２にアライメントマーク３を凸形
状に形成し、導電膜４を成膜した後、アライメントマー
ク２の近傍の導電膜３を機械的に潰して薄くし、さらに
導電膜の一部をエッチングすることにより前記アライメ
ントマーク３を露出させ、そのアライメントマーク３に
位置合せをして導電膜４をパターニングをすることによ
り配線パターンを形成する。
が厚くなっても、アライメントマークを自動的に認識す
ることができ、自動で、かつ、正確に位置合せをして配
線パターンを精密に形成することができる半導体装置の
製法を提供する。 【解決手段】 絶縁膜２にアライメントマーク３を凸形
状に形成し、導電膜４を成膜した後、アライメントマー
ク２の近傍の導電膜３を機械的に潰して薄くし、さらに
導電膜の一部をエッチングすることにより前記アライメ
ントマーク３を露出させ、そのアライメントマーク３に
位置合せをして導電膜４をパターニングをすることによ
り配線パターンを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁膜上にその絶
縁膜と位置合せをして配線パターンを形成する半導体装
置の製法に関する。さらに詳しくは、バイポーラパワー
トランジスタやパワーＭＯＳＦＥＴなどのように、ハイ
パワーになり大電流のため配線パターンが厚くなるとき
でも、そのアライメントを容易に、かつ、正確にするこ
とができる半導体装置の製法に関する。
縁膜と位置合せをして配線パターンを形成する半導体装
置の製法に関する。さらに詳しくは、バイポーラパワー
トランジスタやパワーＭＯＳＦＥＴなどのように、ハイ
パワーになり大電流のため配線パターンが厚くなるとき
でも、そのアライメントを容易に、かつ、正確にするこ
とができる半導体装置の製法に関する。
【０００２】
【従来の技術】従来、半導体ウェハプロセス中の配線パ
ターンを形成する工程はつぎのように行われる。まず、
図３に示されるように、Ｓｉ基板２１上にＳｉＯ2 など
の絶縁膜２２を形成し、図示しないコンタクトホールな
どを設けると同時に突状部のアライメントマーク２３を
形成する。このアライメントマーク２３は、１枚の半導
体ウェハに２〜３か所設けられる。その後、その表面に
ＡｌまたはＡｌ-Ｓｉなどの導電膜２４を成膜する。そ
して、導電膜２４上に図示しないレジスト膜を塗布して
配線パターンの焼付けを行う。この配線パターンの焼付
けは、前述の半導体ウェハ２３に形成したアライメント
マーク２３とガラスマスクとの位置合せをして露光する
ことにより行われる。一例としてこの位置合せは、ＴＴ
Ｌ（Through the Lens）方式と呼ばれる自動位置合せ機
構を用いて、赤色のレーザ光を半導体ウェハ上に当て、
反射光を検出してアライメントマークの位置を認識し、
ガラスマスクのパターンと一致するようにして位置合せ
を行っている。Ａｌなどの導電膜は、その表面がグレイ
ンにより乱反射しているが、アライメントマークは０.
３〜１.５μｍ程度の高さがあり、導電膜の厚さが数μ
ｍ程度であれば、その段差により反射光が明確に異なる
ため、自動により認識することができる。
ターンを形成する工程はつぎのように行われる。まず、
図３に示されるように、Ｓｉ基板２１上にＳｉＯ2 など
の絶縁膜２２を形成し、図示しないコンタクトホールな
どを設けると同時に突状部のアライメントマーク２３を
形成する。このアライメントマーク２３は、１枚の半導
体ウェハに２〜３か所設けられる。その後、その表面に
ＡｌまたはＡｌ-Ｓｉなどの導電膜２４を成膜する。そ
して、導電膜２４上に図示しないレジスト膜を塗布して
配線パターンの焼付けを行う。この配線パターンの焼付
けは、前述の半導体ウェハ２３に形成したアライメント
マーク２３とガラスマスクとの位置合せをして露光する
ことにより行われる。一例としてこの位置合せは、ＴＴ
Ｌ（Through the Lens）方式と呼ばれる自動位置合せ機
構を用いて、赤色のレーザ光を半導体ウェハ上に当て、
反射光を検出してアライメントマークの位置を認識し、
ガラスマスクのパターンと一致するようにして位置合せ
を行っている。Ａｌなどの導電膜は、その表面がグレイ
ンにより乱反射しているが、アライメントマークは０.
３〜１.５μｍ程度の高さがあり、導電膜の厚さが数μ
ｍ程度であれば、その段差により反射光が明確に異なる
ため、自動により認識することができる。
【０００３】
【発明が解決しようとする課題】前述のように、従来の
半導体装置の製造に当っては、絶縁膜に設けられる凸形
状などのアライメントマークにより配線パターンの位置
合せが行われている。従来の半導体装置では、導電膜の
厚さが３μｍ程度以下であるため、自動位置合せ機構に
よってもアライメントマークの段差を充分に認識するこ
とができるが、最近の半導体装置では、ハイパワー化に
伴い導電膜を８〜１０μｍ程度と厚くしなければならな
くなってきている。
半導体装置の製造に当っては、絶縁膜に設けられる凸形
状などのアライメントマークにより配線パターンの位置
合せが行われている。従来の半導体装置では、導電膜の
厚さが３μｍ程度以下であるため、自動位置合せ機構に
よってもアライメントマークの段差を充分に認識するこ
とができるが、最近の半導体装置では、ハイパワー化に
伴い導電膜を８〜１０μｍ程度と厚くしなければならな
くなってきている。
【０００４】しかし、配線パターンを形成する導電膜が
厚くなると、図４に示されるように、導電膜の表面で
は、その凸部の形状がダレてきて、表面のグレインによ
る乱反射の影響もあり、導電膜の表面からはアライメン
トマークの位置を自動では認識することができなくな
る。その結果、マニュアル（人間の観察）で位置合せを
しなければならず工数がかかると共に、正確に位置合せ
をすることができないという問題がある。
厚くなると、図４に示されるように、導電膜の表面で
は、その凸部の形状がダレてきて、表面のグレインによ
る乱反射の影響もあり、導電膜の表面からはアライメン
トマークの位置を自動では認識することができなくな
る。その結果、マニュアル（人間の観察）で位置合せを
しなければならず工数がかかると共に、正確に位置合せ
をすることができないという問題がある。
【０００５】本発明は、このような問題を解決するため
になされたもので、ハイパワー用の半導体装置で、配線
膜の厚さが厚くなっても、アライメントマークを自動的
に認識することができ、自動で、かつ、正確に位置合せ
をして配線パターンを精密に形成することができる半導
体装置の製法を提供することを目的とする。
になされたもので、ハイパワー用の半導体装置で、配線
膜の厚さが厚くなっても、アライメントマークを自動的
に認識することができ、自動で、かつ、正確に位置合せ
をして配線パターンを精密に形成することができる半導
体装置の製法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明の半導体装置の製
法は、半導体ウェハに絶縁膜を設け、該絶縁膜にパター
ニングを施すと共にアライメントマークを設け、その上
に導電膜を設けて前記アライメントマークに位置合せを
してエッチングをすることにより配線パターンを形成す
る半導体装置の製法であって、前記アライメントマーク
を凸形状または凹形状に形成し、前記導電膜を成膜した
後該アライメントマークの近傍の前記導電膜を機械的に
潰して薄くし、さらに該導電膜をエッチングすることに
より前記アライメントマークを露出させ、該アライメン
トマークに位置合せをして前記導電膜をパターニングを
することにより配線パターンを形成することを特徴とす
る。ここに凸形状または凹形状とは、その周囲の絶縁膜
をエッチングして山状に残存させることや、そのマーク
の部分のみをエッチングして凹ますことなどにより、周
囲との凹凸により識別できる形状を意味する。
法は、半導体ウェハに絶縁膜を設け、該絶縁膜にパター
ニングを施すと共にアライメントマークを設け、その上
に導電膜を設けて前記アライメントマークに位置合せを
してエッチングをすることにより配線パターンを形成す
る半導体装置の製法であって、前記アライメントマーク
を凸形状または凹形状に形成し、前記導電膜を成膜した
後該アライメントマークの近傍の前記導電膜を機械的に
潰して薄くし、さらに該導電膜をエッチングすることに
より前記アライメントマークを露出させ、該アライメン
トマークに位置合せをして前記導電膜をパターニングを
することにより配線パターンを形成することを特徴とす
る。ここに凸形状または凹形状とは、その周囲の絶縁膜
をエッチングして山状に残存させることや、そのマーク
の部分のみをエッチングして凹ますことなどにより、周
囲との凹凸により識別できる形状を意味する。
【０００７】この方法によれば、導電膜を成膜した後
に、アライメントマークの近傍のみを薄くしてエッチン
グにより露出させるため、従来の自動露光装置によりス
ピーディ、かつ、正確に位置合せをすることができる。
アライメントマークの近傍は、実際のパターンは形成さ
れていないため、少し広めに押し潰すことができ、金型
で流れ作業的に導電膜を部分的に薄くすることができ
る。その後のエッチングも導電膜の全面を行うため、マ
スクなどの煩わしさはなく、殆ど工数増を招くことなく
アライメントマークを露出させることができる。
に、アライメントマークの近傍のみを薄くしてエッチン
グにより露出させるため、従来の自動露光装置によりス
ピーディ、かつ、正確に位置合せをすることができる。
アライメントマークの近傍は、実際のパターンは形成さ
れていないため、少し広めに押し潰すことができ、金型
で流れ作業的に導電膜を部分的に薄くすることができ
る。その後のエッチングも導電膜の全面を行うため、マ
スクなどの煩わしさはなく、殆ど工数増を招くことなく
アライメントマークを露出させることができる。
【０００８】
【発明の実施の形態】つぎに、図面を参照しながら本発
明の半導体装置の製法について説明をする。
明の半導体装置の製法について説明をする。
【０００９】本発明による半導体装置の製法は、図１に
その一実施形態のアライメントマークを露出させる工程
の説明図が示されるように、絶縁膜２にアライメントマ
ーク３を凸形状に形成し、導電膜４を成膜した後、アラ
イメントマーク２の近傍の導電膜３を機械的に潰して薄
くし、さらに導電膜の一部をエッチングすることにより
前記アライメントマーク３を露出させ、そのアライメン
トマーク３に位置合せをして導電膜４をパターニングを
することにより配線パターンを形成することを特徴とす
る。
その一実施形態のアライメントマークを露出させる工程
の説明図が示されるように、絶縁膜２にアライメントマ
ーク３を凸形状に形成し、導電膜４を成膜した後、アラ
イメントマーク２の近傍の導電膜３を機械的に潰して薄
くし、さらに導電膜の一部をエッチングすることにより
前記アライメントマーク３を露出させ、そのアライメン
トマーク３に位置合せをして導電膜４をパターニングを
することにより配線パターンを形成することを特徴とす
る。
【００１０】まず、図１（ａ）に示されるように、半導
体基板１に設けられたＳｉＯ2 などからなる絶縁膜２に
図示しないコンタクト孔を開口すると共に、アライメン
トマーク３を形成する。このアライメントマーク３は、
コンタクト孔の開口と同時にその周囲をエッチングして
山状に残存させるか、そのマーク部分のみをエッチング
して谷状に凹ませることにより形成される。絶縁膜２の
厚さは０.３〜１.５μｍ程度であるため、このアライメ
ントマーク３の突出部も同程度の高低差になる。このア
ライメントマーク３は、図１に示されるような凸形状で
なくてもその部分だけエッチングをする凹形状に形成さ
れてもよい。要はその位置を認識することができる高低
差があればよい。アライメントマーク３は、図２に後述
する導電膜４に凹部５が形成された状態の半導体ウェハ
の平面説明図が示されるように、半導体ウェハ１０のチ
ップを形成しない部分に２か所程度設けられる。アライ
メントマーク３が２か所あればｘｙ座標および回転角θ
を補正し、半導体ウェハの位置を正確に合せることがで
きる。なお、図２において、１５は後述する凹部５を形
成する際の金型１５を示している。
体基板１に設けられたＳｉＯ2 などからなる絶縁膜２に
図示しないコンタクト孔を開口すると共に、アライメン
トマーク３を形成する。このアライメントマーク３は、
コンタクト孔の開口と同時にその周囲をエッチングして
山状に残存させるか、そのマーク部分のみをエッチング
して谷状に凹ませることにより形成される。絶縁膜２の
厚さは０.３〜１.５μｍ程度であるため、このアライメ
ントマーク３の突出部も同程度の高低差になる。このア
ライメントマーク３は、図１に示されるような凸形状で
なくてもその部分だけエッチングをする凹形状に形成さ
れてもよい。要はその位置を認識することができる高低
差があればよい。アライメントマーク３は、図２に後述
する導電膜４に凹部５が形成された状態の半導体ウェハ
の平面説明図が示されるように、半導体ウェハ１０のチ
ップを形成しない部分に２か所程度設けられる。アライ
メントマーク３が２か所あればｘｙ座標および回転角θ
を補正し、半導体ウェハの位置を正確に合せることがで
きる。なお、図２において、１５は後述する凹部５を形
成する際の金型１５を示している。
【００１１】つぎに、図１（ｂ）に示されるように、た
とえばＡｌからなる導電膜４をスパッタ法により、また
は真空蒸着法により５〜１０μｍ程度の厚さに成膜す
る。この導電膜４は、配線パターンを形成するためのも
ので、電気伝導率が大きく成膜しやすいＡｌまたはＡｌ
-Ｓｉなどが用いられる。
とえばＡｌからなる導電膜４をスパッタ法により、また
は真空蒸着法により５〜１０μｍ程度の厚さに成膜す
る。この導電膜４は、配線パターンを形成するためのも
ので、電気伝導率が大きく成膜しやすいＡｌまたはＡｌ
-Ｓｉなどが用いられる。
【００１２】その後、図１（ｃ）に示されるように、半
導体ウェハをアライメントマークの近傍に凸部を有する
金型に入れて圧接する。Ａｌなどの配線に用いられる導
電膜４は比較的柔らかいため、押し潰されて図１（ｃ）
に示されるように、導電膜４に凹部５が形成される。こ
の凹部５が、前述の図２に示されるように、５〜８イン
チのウェハで、前述のアライメントマーク３が形成され
ている部分の２か所に２〜８ｍｍ角程度の大きさに形成
されるように、上金型１５に凸部１５ａが形成されてい
る。アライメントマーク３の大きさは、０.１〜１ｍｍ
角程度であるため、金型１５の凸部１５ａの方が遥かに
大きく、少々の位置ずれがあっても必ずアライメントマ
ーク３を含む周囲に凹部５が形成される。そのため、金
型内に半導体ウェハをセッティングして圧接するだけ
で、簡単に凹部５を形成することができる。押し潰され
たＡｌは周囲に押し出されるが、押し出される量は少な
く、近辺のみでチップの部分には影響しない。なお、凹
部５やアライメントマーク３の形状は図２に示されるよ
うな正方形でなくても、長方形、円形、多角形などの任
意の形状に形成することができる。その後、リン酸など
のエッチング液により、導電膜４の全体をエッチングす
る。前述の凹部５が形成された部分は導電膜の量が少な
いため、すぐに導電膜がなくなり、図１（ｄ）に示され
るように、アライメントマーク３が露出する。なお、ア
ライメントマーク３が凹形状の場合で、その深さが深く
て、完全に下までエッチングされなくても、段差ができ
ればその位置を認識することができる。
導体ウェハをアライメントマークの近傍に凸部を有する
金型に入れて圧接する。Ａｌなどの配線に用いられる導
電膜４は比較的柔らかいため、押し潰されて図１（ｃ）
に示されるように、導電膜４に凹部５が形成される。こ
の凹部５が、前述の図２に示されるように、５〜８イン
チのウェハで、前述のアライメントマーク３が形成され
ている部分の２か所に２〜８ｍｍ角程度の大きさに形成
されるように、上金型１５に凸部１５ａが形成されてい
る。アライメントマーク３の大きさは、０.１〜１ｍｍ
角程度であるため、金型１５の凸部１５ａの方が遥かに
大きく、少々の位置ずれがあっても必ずアライメントマ
ーク３を含む周囲に凹部５が形成される。そのため、金
型内に半導体ウェハをセッティングして圧接するだけ
で、簡単に凹部５を形成することができる。押し潰され
たＡｌは周囲に押し出されるが、押し出される量は少な
く、近辺のみでチップの部分には影響しない。なお、凹
部５やアライメントマーク３の形状は図２に示されるよ
うな正方形でなくても、長方形、円形、多角形などの任
意の形状に形成することができる。その後、リン酸など
のエッチング液により、導電膜４の全体をエッチングす
る。前述の凹部５が形成された部分は導電膜の量が少な
いため、すぐに導電膜がなくなり、図１（ｄ）に示され
るように、アライメントマーク３が露出する。なお、ア
ライメントマーク３が凹形状の場合で、その深さが深く
て、完全に下までエッチングされなくても、段差ができ
ればその位置を認識することができる。
【００１３】この状態で、この表面にレジスト膜を設
け、通常の露光装置によりアライメントマーク３により
位置合せをして露光、現像をし、導電膜４をエッチング
することにより、配線パターンを形成することができ
る。
け、通常の露光装置によりアライメントマーク３により
位置合せをして露光、現像をし、導電膜４をエッチング
することにより、配線パターンを形成することができ
る。
【００１４】本発明によれば、配線パターン用の導電膜
が厚くなって、アライメントマークを認識しずらくなっ
ても、その部分の導電膜が除去されるため、アライメン
トマークを露出させることができる。そのため、従来の
ＴＴＬ方式によっても正確に半導体ウェハの位置合せを
することができ、従来の薄い導電膜と同様に自動装置に
より配線パターンを正確な位置に形成することができ
る。その結果、アライメントマークの認識を気にして導
電膜の厚さに制限を加える必要がなく、十分な厚さで形
成することができる。また、配線工程のみの位置合せ精
度が劣ることはなくなる。
が厚くなって、アライメントマークを認識しずらくなっ
ても、その部分の導電膜が除去されるため、アライメン
トマークを露出させることができる。そのため、従来の
ＴＴＬ方式によっても正確に半導体ウェハの位置合せを
することができ、従来の薄い導電膜と同様に自動装置に
より配線パターンを正確な位置に形成することができ
る。その結果、アライメントマークの認識を気にして導
電膜の厚さに制限を加える必要がなく、十分な厚さで形
成することができる。また、配線工程のみの位置合せ精
度が劣ることはなくなる。
【００１５】
【発明の効果】本発明によれば、ハイパワーの半導体装
置などで、電流増加に対応するため配線を厚くしなけれ
ばならない場合でも、正確な位置に配線パターンを精度
よく形成することができる。そのため、パターン形成を
考慮して配線を薄くしたり、位置精度の低下を考慮して
集積度を低下させることなく高性能で高密度の半導体装
置を得ることができる。さらに、位置合せをマニュアル
（手作業）で行う必要もなく、全自動で配線工程の位置
合せをすることができるため、少ない工数で製造するこ
とができ、コストダウンに大幅に寄与する。
置などで、電流増加に対応するため配線を厚くしなけれ
ばならない場合でも、正確な位置に配線パターンを精度
よく形成することができる。そのため、パターン形成を
考慮して配線を薄くしたり、位置精度の低下を考慮して
集積度を低下させることなく高性能で高密度の半導体装
置を得ることができる。さらに、位置合せをマニュアル
（手作業）で行う必要もなく、全自動で配線工程の位置
合せをすることができるため、少ない工数で製造するこ
とができ、コストダウンに大幅に寄与する。
【図１】本発明の製法の一実施形態のアライメントマー
クを露出させる工程の説明図である。
クを露出させる工程の説明図である。
【図２】図１の工程で半導体ウェハの導電膜に凹部が形
成された状態の説明図である。
成された状態の説明図である。
【図３】従来のアライメントマークにより位置合せをす
る工程の説明図である。
る工程の説明図である。
【図４】従来の方法でＡｌ配線の膜厚が厚くなったとき
の表面形状の説明図である。
の表面形状の説明図である。
１ 半導体基板 ２ 絶縁膜 ３ アライメントマーク ４ 導電膜 ５ 凹部
Claims (1)
- 【請求項１】 半導体ウェハに絶縁膜を設け、該絶縁膜
にパターニングを施すと共にアライメントマークを設
け、その上に導電膜を設けて前記アライメントマークに
位置合せをしてエッチングをすることにより配線パター
ンを形成する半導体装置の製法であって、前記アライメ
ントマークを凸形状または凹形状に形成し、前記導電膜
を成膜した後該アライメントマークの近傍の前記導電膜
を機械的に潰して薄くし、さらに該導電膜をエッチング
することにより前記アライメントマークを露出させ、該
アライメントマークに位置合せをして前記導電膜をパタ
ーニングをすることにより配線パターンを形成すること
を特徴とする半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11038679A JP2000243682A (ja) | 1999-02-17 | 1999-02-17 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11038679A JP2000243682A (ja) | 1999-02-17 | 1999-02-17 | 半導体装置の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000243682A true JP2000243682A (ja) | 2000-09-08 |
Family
ID=12531977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11038679A Pending JP2000243682A (ja) | 1999-02-17 | 1999-02-17 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000243682A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008162832A (ja) * | 2006-12-27 | 2008-07-17 | Toyota Central R&D Labs Inc | ウェーハの検査方法とウェーハの検査装置 |
| JP2015195412A (ja) * | 2015-07-30 | 2015-11-05 | 大日本印刷株式会社 | 半導体素子用リードフレーム、樹脂付半導体素子用リードフレームおよび半導体装置、並びに、半導体素子用リードフレームの製造方法、樹脂付半導体素子用リードフレームの製造方法および半導体装置の製造方法 |
-
1999
- 1999-02-17 JP JP11038679A patent/JP2000243682A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008162832A (ja) * | 2006-12-27 | 2008-07-17 | Toyota Central R&D Labs Inc | ウェーハの検査方法とウェーハの検査装置 |
| JP2015195412A (ja) * | 2015-07-30 | 2015-11-05 | 大日本印刷株式会社 | 半導体素子用リードフレーム、樹脂付半導体素子用リードフレームおよび半導体装置、並びに、半導体素子用リードフレームの製造方法、樹脂付半導体素子用リードフレームの製造方法および半導体装置の製造方法 |
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