JP2000242611A - プログラムブート方式 - Google Patents
プログラムブート方式Info
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- JP2000242611A JP2000242611A JP11044461A JP4446199A JP2000242611A JP 2000242611 A JP2000242611 A JP 2000242611A JP 11044461 A JP11044461 A JP 11044461A JP 4446199 A JP4446199 A JP 4446199A JP 2000242611 A JP2000242611 A JP 2000242611A
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Abstract
(57)【要約】
【課題】 複数のＤＳＰを同時にブートし、同時に起動
し、複数のＤＳＰのブート時間を短縮させる同報配信に
よるＤＳＰのプログラムブート方式を提供する。 【解決手段】 プログラムブート方式は、ＤＳＰブート
するためのプログラムを記憶するＲＯＭ１０と、ＲＯＭ
１０に記憶されたＤＳＰプログラムをＲＯＭ１０から転
送するＣＰＵ１２と、ＣＰＵ１２によって転送されたＤ
ＳＰプログラムを同報配信するＩ／Ｏポート１４と、Ｉ
／Ｏポート１４により同報配信されたＤＳＰプログラム
を受信するプログラムブートの対象であるＤＳＰ１６
と、ＤＳＰ１６のブート状態であることをＣＰＵ１２が
認知するための手段である通知ポート１８とを備える。
し、複数のＤＳＰのブート時間を短縮させる同報配信に
よるＤＳＰのプログラムブート方式を提供する。 【解決手段】 プログラムブート方式は、ＤＳＰブート
するためのプログラムを記憶するＲＯＭ１０と、ＲＯＭ
１０に記憶されたＤＳＰプログラムをＲＯＭ１０から転
送するＣＰＵ１２と、ＣＰＵ１２によって転送されたＤ
ＳＰプログラムを同報配信するＩ／Ｏポート１４と、Ｉ
／Ｏポート１４により同報配信されたＤＳＰプログラム
を受信するプログラムブートの対象であるＤＳＰ１６
と、ＤＳＰ１６のブート状態であることをＣＰＵ１２が
認知するための手段である通知ポート１８とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のＤＳＰを同
時にブートしなければ機能しないシステムにおけるＤＳ
Ｐのブートで、特に同報配信を用いてＤＳＰのブートを
おこなうプログラムブート方式に関する。
時にブートしなければ機能しないシステムにおけるＤＳ
Ｐのブートで、特に同報配信を用いてＤＳＰのブートを
おこなうプログラムブート方式に関する。
【０００２】
【従来の技術】従来のＤＳＰのプログラムブート方式の
一例が、特開平８−２６３２９７号公報に記載されてい
る。この公報に記載されたプログラムブート方式は、ブ
ートすべき全てのプログラムを格納するＲＯＭと、プロ
グラムのブート先を管理するとともにブート先への各種
命令を出力する中央処理装置と、データ転送用のデュア
ルポートＲＡＭとを備える無線送受信装置のプログラム
ブート方式において、中央処理装置からの指示に応じて
第１のデュアルポートＲＡＭを通してプログラムの転送
を受けてその確認をおこなう第１のデジタル信号処理装
置と、第１のデジタル信号処理装置のリセットを解除す
るための第１のリセット制御線と、第１のデジタル信号
処理装置の下位に接続された第２のデュアルポートＲＡ
Ｍを通してプログラムの転送を受けて確認をおこなう第
２のデジタル信号処理装置と、第２のデジタル信号処理
装置のリセットを解除するための第２のリセット制御線
を備える。
一例が、特開平８−２６３２９７号公報に記載されてい
る。この公報に記載されたプログラムブート方式は、ブ
ートすべき全てのプログラムを格納するＲＯＭと、プロ
グラムのブート先を管理するとともにブート先への各種
命令を出力する中央処理装置と、データ転送用のデュア
ルポートＲＡＭとを備える無線送受信装置のプログラム
ブート方式において、中央処理装置からの指示に応じて
第１のデュアルポートＲＡＭを通してプログラムの転送
を受けてその確認をおこなう第１のデジタル信号処理装
置と、第１のデジタル信号処理装置のリセットを解除す
るための第１のリセット制御線と、第１のデジタル信号
処理装置の下位に接続された第２のデュアルポートＲＡ
Ｍを通してプログラムの転送を受けて確認をおこなう第
２のデジタル信号処理装置と、第２のデジタル信号処理
装置のリセットを解除するための第２のリセット制御線
を備える。
【０００３】さらに図４に示す従来の技術におけるＤＳ
Ｐプログラムのブート方法は、ＤＳＰプログラムを記憶
するＲＯＭ２８と、ＤＳＰプログラムを転送しＤＳＰの
ブートを制御するＣＰＵ３０と、ＣＰＵ３０から転送さ
れたＤＳＰプログラムを配信するＩ／Ｏポート３２と、
Ｉ／Ｏポート３２からＤＳＰプログラムを配信されブー
トをおこなうＤＳＰ３４とを備え、ＤＳＰ３４とＣＰＵ
３０との間にデュアルポートラムを設け、デュアルポー
トラムを通してブートコマンドやＤＳＰプログラムコー
ドの転送をおこなう方法で、複数のＤＳＰをブートする
場合は、１つ１つのＤＳＰ３４を順にブートしていた。
Ｐプログラムのブート方法は、ＤＳＰプログラムを記憶
するＲＯＭ２８と、ＤＳＰプログラムを転送しＤＳＰの
ブートを制御するＣＰＵ３０と、ＣＰＵ３０から転送さ
れたＤＳＰプログラムを配信するＩ／Ｏポート３２と、
Ｉ／Ｏポート３２からＤＳＰプログラムを配信されブー
トをおこなうＤＳＰ３４とを備え、ＤＳＰ３４とＣＰＵ
３０との間にデュアルポートラムを設け、デュアルポー
トラムを通してブートコマンドやＤＳＰプログラムコー
ドの転送をおこなう方法で、複数のＤＳＰをブートする
場合は、１つ１つのＤＳＰ３４を順にブートしていた。
【０００４】
【発明が解決しようとする課題】上述のプログラムブー
ト方式は、１つ１つのＤＳＰに対して同じブートコマン
ドを順に設定していくため、ＤＳＰの数×ブートコマン
ド転送時間がかかり多くのＤＳＰをブートしたい場合、
ブートに時間がかかっていた。また、１つ１つのＤＳＰ
に対してデュアルポートラムを通してＤＳＰプログラム
を転送するため、ＤＳＰの数だけデュアルポートラムが
必要となり基盤スペースの小さいシステムではブートが
しにくく、さらに最初にブートし始めたＤＳＰが最初に
ブート終了するため、多くのＤＳＰを同時にブート終了
することが困難であった。
ト方式は、１つ１つのＤＳＰに対して同じブートコマン
ドを順に設定していくため、ＤＳＰの数×ブートコマン
ド転送時間がかかり多くのＤＳＰをブートしたい場合、
ブートに時間がかかっていた。また、１つ１つのＤＳＰ
に対してデュアルポートラムを通してＤＳＰプログラム
を転送するため、ＤＳＰの数だけデュアルポートラムが
必要となり基盤スペースの小さいシステムではブートが
しにくく、さらに最初にブートし始めたＤＳＰが最初に
ブート終了するため、多くのＤＳＰを同時にブート終了
することが困難であった。
【０００５】本発明の目的は、複数のＤＳＰをブートす
る場合に、ＤＳＰのブート時間の短縮と、複数のＤＳＰ
をほぼ同時にブートし、ＤＳＰを同時に起動すること
と、デュアルポートラムを用いないため、基盤スペース
の確保する同報配信によるＤＳＰのプログラムブート方
式を提供することにある。
る場合に、ＤＳＰのブート時間の短縮と、複数のＤＳＰ
をほぼ同時にブートし、ＤＳＰを同時に起動すること
と、デュアルポートラムを用いないため、基盤スペース
の確保する同報配信によるＤＳＰのプログラムブート方
式を提供することにある。
【０００６】
【課題を解決するための手段】本発明のプログラムブー
ト方式は、デュアルポートラムによるブートコマンドや
ＤＳＰプログラムコードの転送をやめ、１つのブートコ
マンドを転送するとそのコマンドを複数のＤＳＰが認識
できる転送手段として同報配信機能を用いる。同報配信
機能は、ＤＳＰプログラムをＣＰＵがＩ／Ｏポートに転
送すると、ＣＰＵがあたかも複数のＤＳＰに対して同時
に転送したかのような動きを得ることができる。したが
って１つのＤＳＰをブートするときと同じ時間でブート
できる。
ト方式は、デュアルポートラムによるブートコマンドや
ＤＳＰプログラムコードの転送をやめ、１つのブートコ
マンドを転送するとそのコマンドを複数のＤＳＰが認識
できる転送手段として同報配信機能を用いる。同報配信
機能は、ＤＳＰプログラムをＣＰＵがＩ／Ｏポートに転
送すると、ＣＰＵがあたかも複数のＤＳＰに対して同時
に転送したかのような動きを得ることができる。したが
って１つのＤＳＰをブートするときと同じ時間でブート
できる。
【０００７】さらに本発明のプログラムブート方式は、
ＤＳＰプログラムを配信され、指示されることによりプ
ログラムブートするプロセッサであるＤＳＰと、前記Ｄ
ＳＰでブートする前記ＤＳＰプログラムを格納するＲＯ
Ｍと、前記ＲＯＭに格納されている前記ＤＳＰプログラ
ムの大きさを取得し前記大きさを通知し、前記ＤＳＰプ
ログラムを取得し転送するＣＰＵと、複数の前記ＤＳＰ
をデータケーブルを介して接続し、通知された前記大き
さを設定し、転送されてきた前記ＤＳＰプログラムを前
記複数のＤＳＰへ同時に配信するＩ／Ｏポートと、前記
ＤＳＰに接続され、前記Ｉ／Ｏポートから前記ＤＳＰへ
前記ＤＳＰプログラムが配信されると、前記配信の終了
を検知し前記ＣＰＵへ終了を通知する通知ポートと、前
記ＣＰＵとアドレスバスを介して接続され、前記ＣＰＵ
から入力されるアドレスによって前記ＤＳＰへ前記指示
である制御信号を送信するアドレスデコーダとを備える
ことを特徴とする。
ＤＳＰプログラムを配信され、指示されることによりプ
ログラムブートするプロセッサであるＤＳＰと、前記Ｄ
ＳＰでブートする前記ＤＳＰプログラムを格納するＲＯ
Ｍと、前記ＲＯＭに格納されている前記ＤＳＰプログラ
ムの大きさを取得し前記大きさを通知し、前記ＤＳＰプ
ログラムを取得し転送するＣＰＵと、複数の前記ＤＳＰ
をデータケーブルを介して接続し、通知された前記大き
さを設定し、転送されてきた前記ＤＳＰプログラムを前
記複数のＤＳＰへ同時に配信するＩ／Ｏポートと、前記
ＤＳＰに接続され、前記Ｉ／Ｏポートから前記ＤＳＰへ
前記ＤＳＰプログラムが配信されると、前記配信の終了
を検知し前記ＣＰＵへ終了を通知する通知ポートと、前
記ＣＰＵとアドレスバスを介して接続され、前記ＣＰＵ
から入力されるアドレスによって前記ＤＳＰへ前記指示
である制御信号を送信するアドレスデコーダとを備える
ことを特徴とする。
【０００８】
【発明の実施の形態】本発明の実施例の構成を図１を参
照し詳細に説明する。図１は、本発明のプログラムブー
ト方式の構成を表すブロック図である。プログラムブー
ト方式は、図１に示すようにＤＳＰブートするためのＤ
ＳＰプログラムを記憶するＲＯＭ１０と、ＲＯＭ１０に
記憶されたＤＳＰプログラムをＲＯＭ１０から転送する
ＣＰＵ１２と、ＣＰＵ１２によって転送されたＤＳＰプ
ログラムを同報配信するＩ／Ｏポート１４と、Ｉ／Ｏポ
ート１４により同報配信されたＤＳＰプログラムを受信
するプログラムブートの対象であるＤＳＰ１６−１，１
６−２，…，１６−ｎ（ｎは自然数）と、ＤＳＰ１６−
１，１６−２，…，１６−ｎのブート状態であることを
ＣＰＵ１２が認知するための手段である通知ポート１８
−１，１８−２，…，１８−ｎ（ｎは自然数）とを備え
る。
照し詳細に説明する。図１は、本発明のプログラムブー
ト方式の構成を表すブロック図である。プログラムブー
ト方式は、図１に示すようにＤＳＰブートするためのＤ
ＳＰプログラムを記憶するＲＯＭ１０と、ＲＯＭ１０に
記憶されたＤＳＰプログラムをＲＯＭ１０から転送する
ＣＰＵ１２と、ＣＰＵ１２によって転送されたＤＳＰプ
ログラムを同報配信するＩ／Ｏポート１４と、Ｉ／Ｏポ
ート１４により同報配信されたＤＳＰプログラムを受信
するプログラムブートの対象であるＤＳＰ１６−１，１
６−２，…，１６−ｎ（ｎは自然数）と、ＤＳＰ１６−
１，１６−２，…，１６−ｎのブート状態であることを
ＣＰＵ１２が認知するための手段である通知ポート１８
−１，１８−２，…，１８−ｎ（ｎは自然数）とを備え
る。
【０００９】ＣＰＵ１２は、ＲＯＭ１０よりＤＳＰプロ
グラムを取得し、Ｉ／Ｏポート１４に設定する。Ｉ／Ｏ
ポート１４に設定されたＤＳＰプログラムは同報配信機
能で複数のＤＳＰ１６−１，１６−２，…，１６−ｎに
対して同時にＤＳＰプログラムを転送する。ＤＳＰ１６
−１，１６−２，…，１６−ｎは、ブートが完了する
と、完了したことをＣＰＵに知らせるために、通知ポー
ト１８−１，１８−２，…，１８−ｎにブート完了フラ
グを設定する。ＣＰＵ１２は、ＤＳＰプログラムを転送
後、通知ポート１８−１，１８−２，…，１８−ｎの内
容を取得し、ブートした全ＤＳＰの通知ポートに存在す
るブート完了フラグが終了であることを確認する。これ
により、ＤＳＰ１６−１，１６−２，…，１６−ｎがブ
ート完了したことを認知することが可能である。以上の
ことから、複数ＤＳＰに対して同時にブートが完了す
る。実施例では、プログラムサイズをＤＳＰ１６に通知
する手段と、プログラムサイズ分の全てのＤＳＰプログ
ラムを転送する手段からなる。
グラムを取得し、Ｉ／Ｏポート１４に設定する。Ｉ／Ｏ
ポート１４に設定されたＤＳＰプログラムは同報配信機
能で複数のＤＳＰ１６−１，１６−２，…，１６−ｎに
対して同時にＤＳＰプログラムを転送する。ＤＳＰ１６
−１，１６−２，…，１６−ｎは、ブートが完了する
と、完了したことをＣＰＵに知らせるために、通知ポー
ト１８−１，１８−２，…，１８−ｎにブート完了フラ
グを設定する。ＣＰＵ１２は、ＤＳＰプログラムを転送
後、通知ポート１８−１，１８−２，…，１８−ｎの内
容を取得し、ブートした全ＤＳＰの通知ポートに存在す
るブート完了フラグが終了であることを確認する。これ
により、ＤＳＰ１６−１，１６−２，…，１６−ｎがブ
ート完了したことを認知することが可能である。以上の
ことから、複数ＤＳＰに対して同時にブートが完了す
る。実施例では、プログラムサイズをＤＳＰ１６に通知
する手段と、プログラムサイズ分の全てのＤＳＰプログ
ラムを転送する手段からなる。
【００１０】次に、本発明の実施例の動作の説明を図２
を参照し詳細に説明する。図２は、本発明の実施例の動
作のフローチャート表す図である。ＤＳＰ１６にプログ
ラム転送サイズの通知をおこなうため、Ｉ／Ｏポート１
４にプログラムサイズを設定し（ステップＡ１）、ブー
トしようとするＤＳＰ１６−１，１６−２，…，１６−
ｎは、どれだけの量のプログラムが転送されるかを通知
される。ＣＰＵ１２は、ＤＳＰプログラムをＲＯＭ１０
より取得する（ステップＡ２）。ＣＰＵ１２は、取得し
たＤＳＰプログラムをＩ／Ｏポート１４へ出力する（ス
テップＡ３）。Ｉ／Ｏポート１４は、ブートしようとす
るＤＳＰ１６−１，１６−２，…，１６−ｎに対して取
得したＤＳＰプログラムを転送し（同報配信手段、後
述）、ステップＡ１で宣言したプログラムサイズ分の転
送をおこなったか否かを判断する（ステップＡ４）。判
断の結果、転送が終了していない場合はステップＡ２へ
戻る。判断の結果、転送が終了した場合は、ＤＳＰ１６
−１，１６−２，…，１６−ｎは、ブートされ、ＤＳＰ
自身が動作可能となり、動作可能になったＤＳＰ１６
は、ブート終了したことをＣＰＵ１２へ通知するため、
通知Ｉ／Ｏポート１４にブート終了を意味するフラグを
設定する。ＣＰＵ１２は、ブート終了を意味するフラグ
を取得する（ステップＡ５）。ステップＡ５で取得した
フラグの内容が終了か否かを判断する（ステップＡ
６）。判断の結果、終了してない場合はステップＡ５に
戻りもう一度フラグを取得する。判断の結果、終了の場
合は、全てのＤＳＰ１６のフラグが終了であるか否かを
判断する（ステップＡ７）。全てのＤＳＰ１６のフラグ
が終了していない場合は、ステップＡ５に戻り、ほかの
ＤＳＰ１６のフラグ内容確認に移る。判断の結果、全て
のＤＳＰ１６のフラグが終了した場合は、全てのＤＳＰ
１６がブート終了となり処理を終了する。以上により一
度のプログラム転送で、ブートしようとする全てのＤＳ
Ｐ１６に対してブートでき、同時にブートが終了する。
を参照し詳細に説明する。図２は、本発明の実施例の動
作のフローチャート表す図である。ＤＳＰ１６にプログ
ラム転送サイズの通知をおこなうため、Ｉ／Ｏポート１
４にプログラムサイズを設定し（ステップＡ１）、ブー
トしようとするＤＳＰ１６−１，１６−２，…，１６−
ｎは、どれだけの量のプログラムが転送されるかを通知
される。ＣＰＵ１２は、ＤＳＰプログラムをＲＯＭ１０
より取得する（ステップＡ２）。ＣＰＵ１２は、取得し
たＤＳＰプログラムをＩ／Ｏポート１４へ出力する（ス
テップＡ３）。Ｉ／Ｏポート１４は、ブートしようとす
るＤＳＰ１６−１，１６−２，…，１６−ｎに対して取
得したＤＳＰプログラムを転送し（同報配信手段、後
述）、ステップＡ１で宣言したプログラムサイズ分の転
送をおこなったか否かを判断する（ステップＡ４）。判
断の結果、転送が終了していない場合はステップＡ２へ
戻る。判断の結果、転送が終了した場合は、ＤＳＰ１６
−１，１６−２，…，１６−ｎは、ブートされ、ＤＳＰ
自身が動作可能となり、動作可能になったＤＳＰ１６
は、ブート終了したことをＣＰＵ１２へ通知するため、
通知Ｉ／Ｏポート１４にブート終了を意味するフラグを
設定する。ＣＰＵ１２は、ブート終了を意味するフラグ
を取得する（ステップＡ５）。ステップＡ５で取得した
フラグの内容が終了か否かを判断する（ステップＡ
６）。判断の結果、終了してない場合はステップＡ５に
戻りもう一度フラグを取得する。判断の結果、終了の場
合は、全てのＤＳＰ１６のフラグが終了であるか否かを
判断する（ステップＡ７）。全てのＤＳＰ１６のフラグ
が終了していない場合は、ステップＡ５に戻り、ほかの
ＤＳＰ１６のフラグ内容確認に移る。判断の結果、全て
のＤＳＰ１６のフラグが終了した場合は、全てのＤＳＰ
１６がブート終了となり処理を終了する。以上により一
度のプログラム転送で、ブートしようとする全てのＤＳ
Ｐ１６に対してブートでき、同時にブートが終了する。
【００１１】次に、同報配信についての実施例を図３を
参照して詳細に説明する。図３は、本発明の同報配信の
構成を表すブロック図である。ＣＰＵ１２とＤＳＰ１６
−１，１６−２，…，１６−ｎとは、データバス２０で
接続される。データバス２０は、図１に示すＤＳＰプロ
グラムをＣＰＵ１２からＩ／Ｏポート１４を経てＤＳＰ
１６へ配信するバスである。予め指定されたアドレスを
選択しＤＳＰへの制御データなどを送信するアドレスデ
コーダ２２は、ＣＰＵ１２とアドレスバス２４によって
接続される。アドレスデコーダ２２の出力は、各ＤＳＰ
１６−１，１６−２，…，１６−ｎのＣＳ（チップセレ
クト）端子２６−１，２６−２，…，２６−ｎに接続す
る。ＣＰＵ１２がＩ／Ｏポート１４にＤＳＰ１６のプロ
グラムコードデータを出力すると、ＣＰＵ１２が指定し
た出力ポートアドレスがアドレスバス２４を通してアド
レスデコーダ２２に入力される。ＤＳＰ１６のプログラ
ムコードデータは、データバス２０と通して接続されて
いる全てのＤＳＰ１６に転送される。入力されたアドレ
スより、アドレスデコーダ２２は、ＤＳＰ１６に対して
チップセレクト信号を出力する。ＤＳＰ１６は、ＣＳ端
子２６からチップセレクト信号が入力されると、データ
バス２０上の転送されたＤＳＰ１６のプログラムコード
データを受け取る。チップセレクトするＤＳＰ１６は、
アドレスデコーダー２２に入力したアドレスより決定す
る。たとえばアドレスバスのビットの１５番目であるＡ
１５が、ＤＳＰ１６−１からＤＳＰ１６−５のＣＳ端子
２６−１から２６−５に接続されていて、Ａ１４がＤＳ
Ｐ１６−６からＤＳＰ１６−ｎのＣＳ端子２６−６から
２６−ｎまで接続されている場合は、Ａ１５，Ａ１４が
ともに１（セットされているとき）であるときのアドレ
スがｃ０００ｈ番地を表し、このとき全てのＤＳＰ１６
にデータが転送される。以上のことから、全てのＤＳＰ
１６にチップセレクト信号が出力するアドレスにＤＳＰ
１６のプログラムコードデータを出力すれば、全てのＤ
ＳＰ１６は、同時にＤＳＰのプログラムコードデータを
受け取ることができる。
参照して詳細に説明する。図３は、本発明の同報配信の
構成を表すブロック図である。ＣＰＵ１２とＤＳＰ１６
−１，１６−２，…，１６−ｎとは、データバス２０で
接続される。データバス２０は、図１に示すＤＳＰプロ
グラムをＣＰＵ１２からＩ／Ｏポート１４を経てＤＳＰ
１６へ配信するバスである。予め指定されたアドレスを
選択しＤＳＰへの制御データなどを送信するアドレスデ
コーダ２２は、ＣＰＵ１２とアドレスバス２４によって
接続される。アドレスデコーダ２２の出力は、各ＤＳＰ
１６−１，１６−２，…，１６−ｎのＣＳ（チップセレ
クト）端子２６−１，２６−２，…，２６−ｎに接続す
る。ＣＰＵ１２がＩ／Ｏポート１４にＤＳＰ１６のプロ
グラムコードデータを出力すると、ＣＰＵ１２が指定し
た出力ポートアドレスがアドレスバス２４を通してアド
レスデコーダ２２に入力される。ＤＳＰ１６のプログラ
ムコードデータは、データバス２０と通して接続されて
いる全てのＤＳＰ１６に転送される。入力されたアドレ
スより、アドレスデコーダ２２は、ＤＳＰ１６に対して
チップセレクト信号を出力する。ＤＳＰ１６は、ＣＳ端
子２６からチップセレクト信号が入力されると、データ
バス２０上の転送されたＤＳＰ１６のプログラムコード
データを受け取る。チップセレクトするＤＳＰ１６は、
アドレスデコーダー２２に入力したアドレスより決定す
る。たとえばアドレスバスのビットの１５番目であるＡ
１５が、ＤＳＰ１６−１からＤＳＰ１６−５のＣＳ端子
２６−１から２６−５に接続されていて、Ａ１４がＤＳ
Ｐ１６−６からＤＳＰ１６−ｎのＣＳ端子２６−６から
２６−ｎまで接続されている場合は、Ａ１５，Ａ１４が
ともに１（セットされているとき）であるときのアドレ
スがｃ０００ｈ番地を表し、このとき全てのＤＳＰ１６
にデータが転送される。以上のことから、全てのＤＳＰ
１６にチップセレクト信号が出力するアドレスにＤＳＰ
１６のプログラムコードデータを出力すれば、全てのＤ
ＳＰ１６は、同時にＤＳＰのプログラムコードデータを
受け取ることができる。
【００１２】
【発明の効果】本発明のプログラムブート方式は、ブー
トコマンドが全てのブート対象ＤＳＰに同報配信される
ため、ブート時間がＤＳＰの数に関係がなくなる。ま
た、Ｉ／Ｏポートにより全てのＤＳＰに同時にブートコ
マンドが設定されるため、全てのＤＳＰがほぼ同時に起
動できることにある。
トコマンドが全てのブート対象ＤＳＰに同報配信される
ため、ブート時間がＤＳＰの数に関係がなくなる。ま
た、Ｉ／Ｏポートにより全てのＤＳＰに同時にブートコ
マンドが設定されるため、全てのＤＳＰがほぼ同時に起
動できることにある。
【００１３】さらに、デュアルポートラムを通してのブ
ートコマンド転送やＤＳＰプログラムの転送をおこなわ
ず、同報配信機能によって転送をおこなうため、デュア
ルポートラムが必要なくなり、基盤スペースが確保でき
ることにある。
ートコマンド転送やＤＳＰプログラムの転送をおこなわ
ず、同報配信機能によって転送をおこなうため、デュア
ルポートラムが必要なくなり、基盤スペースが確保でき
ることにある。
【図１】本発明のプログラムブート方式の構成を表すブ
ロック図である。
ロック図である。
【図２】本発明の実施例の動作のフローチャートを表す
図である。
図である。
【図３】本発明の同報配信の構成を表すブロック図であ
る。
る。
【図４】従来の転送技術を表すブロック図である。
１０ ＲＯＭ １２ ＣＰＵ １４ Ｉ／Ｏポート １６ ＤＳＰ １８ 通知ポート ２０ データバス ２２ アドレスデコーダ ２４ アドレスバス ２６ ＣＳ端子 ２８ ＲＯＭ ３０ ＣＰＵ ３２ Ｉ／Ｏポート ３４ ＤＳＰ
Claims (6)
- 【請求項１】複数のプロセッサを同時にプログラムブー
トしなければ機能しないシステムであるプログラムブー
ト方式において、 前記複数のプロセッサに対してブート指示を同報配信に
よって転送し、前記転送によりプログラムブートをおこ
なうことを特徴とするプログラムブート方式。 - 【請求項２】ＤＳＰプログラムを配信され、指示される
ことによりプログラムブートするプロセッサであるＤＳ
Ｐと、 前記ＤＳＰでブートする前記ＤＳＰプログラムを格納す
るＲＯＭと、 前記ＲＯＭに格納されている前記ＤＳＰプログラムの大
きさを取得し前記大きさを通知し、前記ＤＳＰプログラ
ムを取得し転送するＣＰＵと、 複数の前記ＤＳＰをデータケーブルを介して接続し、通
知された前記大きさを設定し、転送されてきた前記ＤＳ
Ｐプログラムを前記複数のＤＳＰへ同時に配信するＩ／
Ｏポートと、 前記ＤＳＰに接続され、前記Ｉ／Ｏポートから前記ＤＳ
Ｐへ前記ＤＳＰプログラムが配信されると、前記配信の
終了を検知し前記ＣＰＵへ終了を通知する通知ポート
と、 前記ＣＰＵとアドレスバスを介して接続され、前記ＣＰ
Ｕから入力されるアドレスによって前記ＤＳＰへ前記指
示である制御信号を送信するアドレスデコーダと、を備
えることを特徴とするプログラムブート方式。 - 【請求項３】前記ＤＳＰは、ＣＳ（チップ選択）端子を
有し、前記アドレスデコーダからの前記制御信号を受信
し、前記ＤＳＰプログラムをプログラムブートすること
を特徴とする請求項２記載のプログラムブート方式。 - 【請求項４】前記複数のＤＳＰを同時にプログラムブー
トするとき、前記複数のＤＳＰへのブート指示を前記ア
ドレスデコーダを用い同報配信し、前記ＤＳＰプログラ
ムを前記ＤＳＰのブートすることを特徴とする請求項３
記載のプログラムブート方式。 - 【請求項５】前記複数のＤＳＰをプログラムブートする
とき、前記ＣＰＵは前記ＤＳＰプログラムの大きさを取
得し、前記Ｉ／Ｏポートへ前記大きさを設定し、前記ア
ドレスデコーダへアドレスを送信し、前記アドレスデコ
ーダが前記ＤＳＰへ制御信号を送信し、前記ＣＰＵが前
記ＤＳＰプログラムを前記Ｉ／Ｏポートへ転送し、前記
Ｉ／Ｏポートから前記複数のＤＳＰへ前記ＤＳＰプログ
ラムを同報配信することを特徴とする請求項３記載のプ
ログラムブート方式。 - 【請求項６】前記ＣＰＵは、前記ＤＳＰプログラムの大
きさを前記Ｉ／Ｏポートへ設定し、前記ＲＯＭに格納さ
れている前記ＤＳＰプログラムを取得し、取得したＤＳ
Ｐプログラムを前記Ｉ／Ｏポートへ転送し、前記ＤＳＰ
プログラムが前記設定した大きさを転送したかを判断
し、転送が終了すると前記通知ポートからのブート終了
の通知を取得し、前記通知がブート終了であるかを判断
し、ブート終了であるとき、全ての前記ＤＳＰが終了を
通知したかを判断し、全ての前記ＤＳＰがブートを終了
したとき処理を終了することを特徴とする請求項３記載
のプログラムブート方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11044461A JP2000242611A (ja) | 1999-02-23 | 1999-02-23 | プログラムブート方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11044461A JP2000242611A (ja) | 1999-02-23 | 1999-02-23 | プログラムブート方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000242611A true JP2000242611A (ja) | 2000-09-08 |
Family
ID=12692145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11044461A Pending JP2000242611A (ja) | 1999-02-23 | 1999-02-23 | プログラムブート方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000242611A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101476691B1 (ko) * | 2008-04-23 | 2014-12-29 | 삼성전자주식회사 | 디바이스 구동장치 및 구동방법 |
| JP2018507489A (ja) * | 2016-03-28 | 2018-03-15 | 中▲車▼青▲島▼四方▲車▼▲輛▼研究所有限公司Ｃｒｒｃ Ｑｉｎｇｄａｏ Ｓｉｆａｎｇ Ｒｏｌｌｉｎｇ Ｓｔｏｃｋ Ｒｅｓｅａｒｃｈ Ｉｎｓｔｉｔｕｔｅ Ｃｏ．，Ｌｔｄ． | Ｔｉｇｅｒｓｈａｒｃ ｄｓｐブート管理チップおよび方法 |
-
1999
- 1999-02-23 JP JP11044461A patent/JP2000242611A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101476691B1 (ko) * | 2008-04-23 | 2014-12-29 | 삼성전자주식회사 | 디바이스 구동장치 및 구동방법 |
| US9026775B2 (en) | 2008-04-23 | 2015-05-05 | Samsung Electronics Co., Ltd. | Apparatus and method to drive devices in order to enable rapid booting |
| JP2018507489A (ja) * | 2016-03-28 | 2018-03-15 | 中▲車▼青▲島▼四方▲車▼▲輛▼研究所有限公司Ｃｒｒｃ Ｑｉｎｇｄａｏ Ｓｉｆａｎｇ Ｒｏｌｌｉｎｇ Ｓｔｏｃｋ Ｒｅｓｅａｒｃｈ Ｉｎｓｔｉｔｕｔｅ Ｃｏ．，Ｌｔｄ． | Ｔｉｇｅｒｓｈａｒｃ ｄｓｐブート管理チップおよび方法 |
| US10203962B2 (en) | 2016-03-28 | 2019-02-12 | Crrc Qingdao Sifang Rolling Stock Research Institute Co., Ltd. | Tigersharc DSP boot management chip and method |
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