JPH11237987A

JPH11237987A - 初期プログラムロード方式

Info

Publication number: JPH11237987A
Application number: JP10039305A
Authority: JP
Inventors: Takeshi Nakajima; 猛中嶋; Kenji Yamamoto; 健司山本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-02-20
Filing date: 1998-02-20
Publication date: 1999-08-31

Abstract

(57)【要約】【課題】マルチプロセッサシステムにおける初期プロ
グラムロード方式に関し、ＩＰＬ処理時間の短縮と運転
開始時の主プロセッサの負荷軽減とを目的とする。【解決手段】二重系主プロセッサ１００と従プロセッ
サ２００とから構成され、個別のファイルメモリ３００
と、共通の外部記憶装置４００を有するマルチプロセッ
サシステムにおいて、外部記憶装置に各プロセッサの運
転情報４０１、４０２の他に主運転開始手順情報４１
１、従運転開始手順情報４１２、転送手順情報４１３を
格納し、ＩＰＬを指示された現用系１１０が、先ず従運
転開始手順情報と従プロセッサ用の運転情報とを外部記
憶装置から抽出して予備系１２０内のファイルメモリに
格納した後、予備系に従プロセッサへ転送させた後、現
用系が外部記憶装置から運転情報と主運転開始手順情報
とを抽出して主プロセッサのＩＰＬを実行するのと並行
して、従プロセッサにＩＰＬを実行させる様に構成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はマルチプロセッサシ
ステムにおける初期プログラムロード方式に関し、特に
一方を現用系、他方を予備系として運用する二重系構成
を有する主プロセッサと、従プロセッサとから構成され
るマルチプロセッサシステムにおける初期プログラムロ
ード方式に関する。

【０００２】

【従来の技術】図１５は従来あるマルチプロセッサシス
テムを例示する図であり、図１６は従来あるＩＰＬシー
ケンスを例示する図である。

【０００３】図１５に示されるマルチプロセッサシステ
ムは、一組の主プロセッサ（ＣＰＵ）１０_Mと、一組の
従プロセッサ（ＣＰＵ）１０_Sとから構成されている。
なお従プロセッサ（ＣＰＵ）１０_Sは、複数組存在する
場合もある。

【０００４】主プロセッサ（ＣＰＵ）１０_Mは、それぞ
れ二重化された中央制御装置（ＣＣ）１_M〔個々の中央
制御装置（ＣＣ）１_Mを１_M1および１_M2と称する、以下
同様〕、主記憶装置（ＭＭ）２_M、チャネル制御装置
（ＣＨＣ）３_M、磁気ディスク装置（ＤＫ）４_M、ファ
イルメモリ（ＦＭ）５_M、プロセッサ間通信制御装置
（ＣＣＡ）６_Mおよびバス７_Mから構成されている。

【０００５】各中央制御装置（ＣＣ）１_M1および１
_M2は、それぞれ主記憶装置（ＭＭ）２_M1および２_M2、並
びにチャネル制御装置（ＣＨＣ）３_M1および３_M2に接続
され、またチャネル制御装置（ＣＨＣ）３_M1には、磁気
ディスク装置（ＤＫ）４_M1、ファイルメモリ（ＦＭ）５
_M1およびプロセッサ間通信制御装置（ＣＣＡ）６_M1が、
バス７_M1を介して接続され、またチャネル制御装置（Ｃ
ＨＣ）３_M2には、磁気ディスク装置（ＤＫ）４_M2、ファ
イルメモリ（ＦＭ）５_M2およびプロセッサ間通信制御装
置（ＣＣＡ）６_M2が、バス７_M2を介して接続されてい
る。

【０００６】中央制御装置（ＣＣ）１_M1、主記憶装置
（ＭＭ）２_M1、チャネル制御装置（ＣＨＣ）３_M1、磁気
ディスク装置（ＤＫ）４_M1、ファイルメモリ（ＦＭ）５
_M1およびプロセッサ間通信制御装置（ＣＣＡ）６_M1は一
つの系を構成し、中央制御装置（ＣＣ）１_M2、主記憶装
置（ＭＭ）２_M2、チャネル制御装置（ＣＨＣ）３_M2、磁
気ディスク装置（ＤＫ）４_M2、ファイルメモリ（ＦＭ）
５_M2およびプロセッサ間通信制御装置（ＣＣＡ）６_M2は
他の一つの系を構成しており、一方の系が現用系として
稼働し、他方の系が予備系として待機する。

【０００７】各ファイルメモリ（ＦＭ）５_M1および５_M2
には、それぞれの系が運転する際に、各中央制御装置
（ＣＣ）１_M1および１_M1が実行するに必要な一切のプロ
グラムおよびデータ〔以後主プロセッサ用ＩＰＬデータ
（Ｄ_IPLM）と称する〕が格納されており、また各主記憶
装置（ＭＭ）２_M1および２_M2には、各ファイルメモリ
（ＦＭ）５_M1および５_M2に格納されている主プロセッサ
用ＩＰＬデータ（Ｄ_IPLM）内の一部〔以後常駐プログラ
ムおよびデータと称する〕が蓄積され、各中央制御装置
（ＣＣ）１_M1および１_M1は、各主記憶装置（ＭＭ）２_M1
および２_M2に蓄積されている常駐プログラムおよびデー
タを実行することにより、運転を開始する。

【０００８】また従プロセッサ（ＣＰＵ）１０_Sも、主
プロセッサ（ＣＰＵ）１０_Mと同様の構成を有している
が、磁気ディスク装置（ＤＫ）４_Mのみは具備せず、主
プロセッサ（ＣＰＵ）１０_Mに設けられている磁気ディ
スク装置（ＤＫ）４_M1および４_M2を共用する。

【０００９】磁気ディスク装置（ＤＫ）４_M1および４_M2
には、主プロセッサ（ＣＰＵ）１０ _M内の各ファイルメ
モリ（ＦＭ）５_M1および５_M2に格納されている主プロセ
ッサ用ＩＰＬデータ（Ｄ_IPLM）と、従プロセッサ（ＣＰ
Ｕ）１０_S内の各ファイルメモリ（ＦＭ）５_S1および５
_S2に格納されている従プロセッサ用ＩＰＬデータ（Ｄ
_IPLS）とが保存されている。

【００１０】主プロセッサ（ＣＰＵ）１０_Mのプロセッ
サ間通信制御装置（ＣＣＡ）６_M1と従プロセッサ（ＣＰ
Ｕ）１０_Sのプロセッサ間通信制御装置（ＣＣＡ）６_S1
と、主プロセッサ（ＣＰＵ）１０_Mのプロセッサ間通信
制御装置（ＣＣＡ）６_M2と従プロセッサ（ＣＰＵ）１０
_Sのプロセッサ間通信制御装置（ＣＣＡ）６_S2とはそれ
ぞれ接続されており、主プロセッサ（ＣＰＵ）１０_Mと
従プロセッサ（ＣＰＵ）１０_Sとは、それぞれ接続され
たプロセッサ間通信制御装置（ＣＣＡ）６_M1および
６_S1、或いはプロセッサ間通信制御装置（ＣＣＡ）６_M2
および６_S2を経由して、相互に情報転送を可能としてい
る。

【００１１】なお主記憶装置（ＭＭ）２_Mおよびファイ
ルメモリ（ＦＭ）５_Mは、何れも揮発性記憶素子〔例え
ばＩＣメモリ等〕で構成されており、電源が遮断された
場合には、記憶内容は消滅する。

【００１２】従って、電源遮断後に再度運転を再開する
為には、磁気ディスク装置（ＤＫ）４_M1または４_M2に保
存済みの主プロセッサ用ＩＰＬデータ（Ｄ_IPLM）または
従プロセッサ用ＩＰＬデータ（Ｄ_IPLS）を、ファイルメ
モリ（ＦＭ）５_Mまたは５_Sに複写する、所謂初期プロ
グラムロード〔以後、「ＩＰＬ（Initial Program Loa
d) の略称」と称する〕を実行する必要がある。

【００１３】次に、当該マルチプロセッサシステムに対
する従来あるＩＰＬ処理過程を、図１５および図１６を
用いて説明する。なお、主プロセッサ（ＣＰＵ）１０_M
においては、中央制御装置（ＣＣ）１_M1を含む系を現用
系、中央制御装置（ＣＣ）１_M2を含む系を予備系とし、
また従プロセッサ（ＣＰＵ）１０_Sにおいては、中央制
御装置（ＣＣ）１_S1を含む系を現用系、中央制御装置
（ＣＣ）１_S2を含む系を予備系と定める。

【００１４】最初に、主プロセッサ（ＣＰＵ）１０_Mの
現用系中央制御装置（ＣＣ）１_M1に、ＩＰＬ指示信号
が、図示されぬ手段により入力されたとする。中央制御
装置（ＣＣ）１_M1は、チャネル制御装置（ＣＨＣ）３_M1
およびバス７ _M1を介して現用系の磁気ディスク装置（Ｄ
Ｋ）４_M1を参照し、保存されている主プロセッサ用ＩＰ
Ｌデータ（Ｄ_IPLM）を抽出し、一旦主記憶装置（ＭＭ）
２_M1に蓄積した後、チャネル制御装置（ＣＨＣ）３_M1お
よびバス７_M1を介してファイルメモリ（ＦＭ）５_M1に転
送し、格納することにより、主プロセッサ（ＣＰＵ）１
０_MにおけるＩＰＬ処理を完了する。

【００１５】その間、予備系の中央制御装置（ＣＣ）１
_M2、磁気ディスク装置（ＤＫ）４_M2およびファイルメモ
リ（ＦＭ）５_M2は、総て停止している。次に、中央制御
装置（ＣＣ）１_M1が、ファイルメモリ（ＦＭ）５_M1に格
納済みの主プロセッサ用ＩＰＬデータ（Ｄ_IPLM）の中か
ら、主プロセッサ（ＣＰＵ）１０_Mが動作を開始する為
に必要な常駐プログラムおよびデータを抽出し、主記憶
装置（ＭＭ）２_M1に格納した後、格納した常駐プログラ
ムを実行することにより、主プロセッサ（ＣＰＵ）１０
_Mの運転が開始される。

【００１６】主プロセッサ（ＣＰＵ）１０_Mが運転を開
始し、中央制御装置（ＣＣ）１_M1が各種アプリケーショ
ンプログラムを実行する過程で生成されるデータ〔例え
ば詳細課金データ等〕を、チャネル制御装置（ＣＨＣ）
３_M1およびバス７_M1を介して磁気ディスク装置（ＤＫ）
４_M1に格納する。

【００１７】その中で中央制御装置（ＣＣ）１_M1は、従
プロセッサ用ＩＰＬデータ（Ｄ_IPLS）を従プロセッサ
（ＣＰＵ）１０_Sに転送する為のプログラムを、アプリ
ケーションプログラムの一つとして実行開始することに
より、磁気ディスク装置（ＤＫ）４_M1内に記憶済みの従
プロセッサ用ＩＰＬデータ（Ｄ_IPLS）を、チャネル制御
装置（ＣＨＣ）３_M1およびバス７_M1を介して抽出し、一
旦主記憶装置（ＭＭ）２ _M1に蓄積した後、チャネル制御
装置（ＣＨＣ）３_M1、バス７_M1およびプロセッサ間通信
制御装置（ＣＣＡ）６_M1を介して従プロセッサ（ＣＰ
Ｕ）１０_Sに転送し、従プロセッサ（ＣＰＵ）１０_S内
のプロセッサ間通信制御装置（ＣＣＡ）６_S1、バス７_S1
およびチャネル制御装置（ＣＨＣ）３_S1を介して中央制
御装置（ＣＣ）１_S1に送信する。

【００１８】従プロセッサ（ＣＰＵ）１０_Sにおいて
は、中央制御装置（ＣＣ）１_S1が、主プロセッサ（ＣＰ
Ｕ）１０_Mから転送される従プロセッサ用ＩＰＬデータ
（Ｄ_IP _LS）を受信し、一旦主記憶装置（ＭＭ）２_S1に蓄
積した後、チャネル制御装置（ＣＨＣ）３_S1およびバス
７_S1を介してファイルメモリ（ＦＭ）５_S1に格納するこ
とにより、従プロセッサ（ＣＰＵ）１０_SにおけるＩＰ
Ｌ処理を完了する。

【００１９】次に、中央制御装置（ＣＣ）１_S1が、ファ
イルメモリ（ＦＭ）５_S1に格納済みの従プロセッサ用Ｉ
ＰＬデータ（Ｄ_IPLS）の中から、従プロセッサ（ＣＰ
Ｕ）１０_Sが動作を開始する為に必要な常駐プログラム
およびデータを抽出し、主記憶装置（ＭＭ）２_S1に格納
した後、格納した常駐プログラムを実行することによ
り、従プロセッサ（ＣＰＵ）１０_Sの運転が開始され
る。

【００２０】以上の如き従来あるＩＰＬシーケンスは、
図１６に示される。

【００２１】

【発明が解決しようとする課題】以上の説明から明らか
な如く、従来あるマルチプロセッサにおいては、ＩＰＬ
処理を実行する際に、先ず主プロセッサ（ＣＰＵ）１０
_MのＩＰＬ処理を完了し、動作を開始させた後、各種ア
プリケーションプログラムを実行する過程で、従プロセ
ッサ用ＩＰＬデータ（Ｄ_IPLS）を磁気ディスク装置（Ｄ
Ｋ）４_M1から抽出し、従プロセッサ（ＣＰＵ）１０_Sへ
転送し、従プロセッサ（ＣＰＵ）１０_SのＩＰＬ処理を
実行させていた為、他のアプリケーションプログラムの
実行と競合し乍ら磁気ディスク装置（ＤＫ）４_M1にアク
セスすることとなり、磁気ディスク装置（ＤＫ）４_M1に
おける各種アプリケーションプログラム用データの格納
領域と、従プロセッサ用ＩＰＬデータ（Ｄ_IPLS）の格納
領域との違いに起因するシーク動作が頻繁に発生し、従
プロセッサ（ＣＰＵ）１０_S、延いては当該マルチプロ
セッサシステムのＩＰＬ処理に要する時間を増大させる
と共に、運転を開始直後で負荷が増大している主プロセ
ッサ（ＣＰＵ）１０_Mの負荷を一層圧迫する恐れがあ
る。

【００２２】更にマルチプロセッサシステムが複数の従
プロセッサ（ＣＰＵ）１０_Sを保有する場合には、ＩＰ
Ｌ処理時間の増加程度、並びに主プロセッサ（ＣＰＵ）
１０ _Mの負荷の圧迫程度は一層甚だしくなる。

【００２３】本発明は、当該マルチプロセッサシステム
のＩＰＬ処理時間を極力短縮し、且つ運転開始時におけ
る主プロセッサの負荷を極力軽減することを目的とす
る。

【００２４】

【課題を解決するための手段】図１は本発明の原理図で
ある。図１において、１００は、現用系１１０および予
備系１２０から構成される主プロセッサ、２００は従プ
ロセッサ、３００はそれぞれファイルメモリ、４００は
外部記憶装置であり、本発明の対象となるマルチプロセ
ッサシステムを構成する。

【００２５】主プロセッサ１００と従プロセッサ２００
とは、相互に情報を転送可能としている。４０１および
４０２は、主プロセッサ１００および従プロセッサ２０
０の各系が運転する為に必要とする総てのプログラムお
よびデータを含む運転情報である。

【００２６】各ファイルメモリ３００は、各系の運転情
報４０１または４０２を格納する揮発性メモリである。
また外部記憶装置４００は、各ファイルメモリ３００に
格納済の各運転情報４０１、４０２を保持する不揮発性
メモリである。

【００２７】更に、４１１、４１２および４１３は、本
発明により外部記憶装置４００に、前述の主プロセッサ
用運転情報４０１および従プロセッサ用運転情報４０２
の他に格納された主運転開始手順情報、従運転開始手順
情報および転送手順情報である。

【００２８】主運転開始手順情報４１１は、主プロセッ
サ１００における運転開始手順を示し、また従運転開始
手順情報４１２は、従プロセッサ２００における運転開
始手順を示し、更に転送手順情報４１３は、従運転開始
手順情報４１２と従プロセッサ用の運転情報４０２と
を、主プロセッサ１００から従プロセッサ２００に転送
する手順を示す。

【００２９】かかる状態で、主プロセッサ１００内の一
方の系が、自系を現用系１１０、他系を予備系１２０と
して運転開始を指示する信号を受信すると、外部記憶装
置４００から主運転開始手順情報４１１を抽出して実行
する。

【００３０】主運転開始手順情報４１１を実行する現用
系１１０は、最初に、外部記憶装置４００から従運転開
始手順情報４１２と、従プロセッサ用の運転情報４０２
とを抽出し、予備系１２０に設けられているファイルメ
モリ３００に格納する。

【００３１】次に現用系１１０は、外部記憶装置４００
から転送手順情報４１３を抽出して予備系１２０に伝達
する。以上の処理を実行し終わった現用系１１０は、外
部記憶装置４００から主プロセッサ用の運転情報４０１
を抽出し、現用系１１０内に設けられているファイルメ
モリ３００に格納した後、前記主プロセッサ１００の運
転を開始させる。

【００３２】一方予備系１２０は、現用系１１０から伝
達された転送手順情報４１３を実行することにより、現
用系１１０が主プロセッサ用の運転情報４０１を外部記
憶装置４００から抽出するのと並行して、予備系１２０
内のファイルメモリ３００に格納済の従運転開始手順情
報４１２を抽出して従プロセッサ２００に転送した後、
予備系１２０内のファイルメモリ３００に格納済の従プ
ロセッサ用の運転情報４０２を抽出し、従プロセッサ２
００に転送する。

【００３３】更に従プロセッサ２００は、主プロセッサ
１００から転送される従運転開始手順情報４１２を実行
することにより、続いて主プロセッサ１００から転送さ
れる従プロセッサ用の運転情報４０２を受信し、従プロ
セッサ２００内のファイルメモリ３００に格納した後、
従プロセッサ２００の運転を開始させる。〔以上、本発
明（請求項１）関連〕なお従プロセッサ２００は、従プロセッサ２００が二重
系から構成されている場合に、主プロセッサ１００から
指示された系内に設けられたファイルメモリ３００に、
主プロセッサ１００から転送される従プロセッサ用の運
転情報４０２を格納することが考慮される。〔本発明
（請求項２）関連〕また予備系１２０は、従プロセッサ用の運転情報４０２
を従プロセッサ２００に転送完了したことを、現用系１
１０に通知することが考慮される。〔本発明（請求項
３）関連〕また従プロセッサ２００は、運転を開始したことを主プ
ロセッサ１００に通知することが考慮される。〔本発明
（請求項４）関連〕また現用系１１０は、主プロセッサ１００の運転を開始
した後、予備系１２０が従プロセッサ用の運転情報４０
２の従プロセッサ２００への転送完了を認識することが
考慮される。〔本発明（請求項５）関連〕更に現用系１１０は、主プロセッサ１００の運転を開始
した後、従プロセッサ２００から返送される従プロセッ
サ２００の運転開始通知を受信することにより、当該マ
ルチプロセッサシステムの運転開始を確認することが考
慮される。〔本発明（請求項６）関連〕従って、ＩＰＬの実行指示を受信した主プロセッサ内の
現用系は、主プロセッサのＩＰＬを実行する以前に、従
運転開始手順情報と従プロセッサ用の運転情報とを外部
記憶装置から抽出して予備系内のファイルメモリに格納
した後、ファイルメモリの格納内容を予備系に従プロセ
ッサへ転送開始させる為、その後、現用系が主プロセッ
サのＩＰＬを実行するのと並行して、予備系が自系のフ
ァイルメモリから従運転開始手順情報と従プロセッサ用
の運転情報とを抽出して従プロセッサに転送し、従プロ
セッサのＩＰＬを実行させることが可能となり、運転開
始直後で負荷の増大している主プロセッサの負荷も軽減
され、また外部記憶装置から従運転開始手順情報と従プ
ロセッサ用の運転情報とを抽出する際に、運転を開始し
た主プロセッサと競合する恐れが無くなり、当該マルチ
プロセッサシステムの初期プログラムロードの所要時間
が大幅に短縮可能となり、また運転開始直後の主プロセ
ッサの負荷を軽減可能となる。

【００３４】

【発明の実施の形態】以下、本発明の実施形態を図面に
より説明する。図２は本発明の実施形態によるマルチプ
ロセッサシステムを示す図であり、図３は図２における
磁気ディスク装置内格納データを例示する図であり、図
４は図２におけるＤ_IPLS格納系指示データを例示する図
であり、図５は図２における従プロセッサＩＰＬ完了通
知情報を例示する図であり、図６は図２における従プロ
セッサ運転開始通知情報を例示する図であり、図７は図
２における従プロセッサ用データ複写処理を例示する図
であり、図８は図２における予備系設定処理を例示する
図であり、図９は図２における主プロセッサＩＰＬ処理
を例示する図であり、図１０は図２における従プロセッ
サ用データ転送処理を例示する図であり、図１１は図２
における従プロセッサＩＰＬ処理を例示する図であり、
図１２は図２における従プロセッサ運転開始通知処理を
例示する図であり、図１３は図２における従プロセッサ
運転開始監視処理を例示する図であり、図１４は本発明
の実施形態によるＩＰＬシーケンスを例示する図であ
る。なお、全図を通じて同一符号は同一対象物を示す。

【００３５】図２に示されるマルチプロセッサシステム
は、従来あるマルチプロセッサシステム〔図１５参照〕
と同様に、一組の主プロセッサ（ＣＰＵ）１０_Mと、一
組の従プロセッサ（ＣＰＵ）１０_Sとから構成され、主
プロセッサ（ＣＰＵ）１０_Mは、それぞれ二重化された
中央制御装置（ＣＣ）１_M1および１_M2、主記憶装置（Ｍ
Ｍ）２_M1および２_M2、チャネル制御装置（ＣＨＣ）３_M1
および３_M2、磁気ディスク装置（ＤＫ）４_M1および
４_M2、ファイルメモリ（ＦＭ）５_M1および５_M2、プロセ
ッサ間通信制御装置（ＣＣＡ）６_M1および６_M2、バス７
_M1および７_M2から構成され、また従プロセッサ（ＣＰ
Ｕ）１０_Sも、それぞれ二重化された中央制御装置（Ｃ
Ｃ）１_S1および１_S2、主記憶装置（ＭＭ）２_S1および２
_S2、チャネル制御装置（ＣＨＣ）３_S1および３_S2、ファ
イルメモリ（ＦＭ）５_S1および５_S2、プロセッサ間通信
制御装置（ＣＣＡ）６_S1および６_S2、バス７_S1および７
_S2から構成され、主プロセッサ（ＣＰＵ）１０_M内およ
び従プロセッサ（ＣＰＵ）１０_S内で、それぞれ二重の
系を構成し、一方が現用系、他方が予備系として運転す
る。

【００３６】なお図２においては、図１における主プロ
セッサ１００として主プロセッサ（ＣＰＵ）１０_Mが設
けられ、また図１における従プロセッサ２００として、
一組の従プロセッサ（ＣＰＵ）１０_Sが設けられ、また
図１における各ファイルメモリ３００として、主プロセ
ッサ（ＣＰＵ）１０_M内にファイルメモリ（ＦＭ）５ _M1
および５_M2が、従プロセッサ（ＣＰＵ）１０_S内にファ
イルメモリ（ＦＭ）５ _S1および５_S2がそれぞれ設けら
れ、また図１における外部記憶装置４００として、主プ
ロセッサ（ＣＰＵ）１０_Mに磁気ディスク装置（ＤＫ）
４_M1および４_M2が設けられている。

【００３７】また主プロセッサ（ＣＰＵ）１０_Mと従プ
ロセッサ（ＣＰＵ）１０_Sとは、従来あるマルチプロセ
ッサシステムと同様に、プロセッサ間通信制御装置（Ｃ
ＣＡ）６_M1、６_M2、６_S1および６_S2により互いに接続さ
れ、相互にデータ転送を可能としている。

【００３８】磁気ディスク装置（ＤＫ）４_M1および４_M2
には、図３に示す如く、図１における運転情報（主プロ
セッサ用）４０１に相当する主プロセッサ用ＩＰＬデー
タ（Ｄ_IPLM）と、図１における運転情報（従プロセッサ
用）４０２に相当する従プロセッサ用ＩＰＬデータ（Ｄ
_IPLS）の他に、図１における主運転開始手順情報４１１
相当を含む主プロセッサＩＰＬプログラム（Ｐ_IPLM）
が、また図１における転送手順情報４１３として従プロ
セッサ用ＩＰＬデータ送信プログラム（Ｐ_SND）が、更
に図１における従運転開始手順情報４１２として従プロ
セッサ用ＩＰＬデータ受信プログラム（Ｐ_RCV）が、そ
れぞれ格納されている。

【００３９】その他の主記憶装置（ＭＭ）２_M1、２_M2、
２_S1および２_S2、並びにファイルメモリ（ＦＭ）５_M1、
５_M2、５_S1および５_S2には、ＩＰＬ以前には何も格納さ
れていないものとする。

【００４０】かかる状態で、主プロセッサ（ＣＰＵ）１
０_M内の、一方の中央制御装置（ＣＣ）１_M1に、自系を
現用系、他系を予備系として運転開始を指示するＩＰＬ
指示信号が、図示されぬ手段により入力されると、中央
制御装置（ＣＣ）１_M1を含む系を現用系、中央制御装置
（ＣＣ）１_M2を含む他方の系を予備系と定め、その結
果、図１における現用系１１０として中央制御装置（Ｃ
Ｃ）１_M1を含む系が対応し、また図１における予備系１
２０として中央制御装置（ＣＣ）１_M2を含む系が対応す
る。

【００４１】中央制御装置（ＣＣ）１_M1は、チャネル制
御装置（ＣＨＣ）３_M1およびバス７ _M1を介して現用系の
磁気ディスク装置（ＤＫ）４_M1を参照し、主プロセッサ
ＩＰＬプログラム（Ｐ_IPLM）を磁気ディスク装置（Ｄ
Ｋ）４_M1から抽出し、バス７_M1およびチャネル制御装置
（ＣＨＣ）３_M1を介して主記憶装置（ＭＭ）２_M1に蓄積
した後、実行開始する。

【００４２】主プロセッサＩＰＬプログラム（Ｐ_IPLM）
には、複写プログラム（Ｐ_11M）と、予備系設定プログ
ラム（Ｐ_12M）と、図１における主運転開始手順情報
（４１１）に相当するＩＰＬプログラム（Ｐ_13M）とが
含まれている。

【００４３】中央制御装置（ＣＣ）１_M1は、最初に主プ
ロセッサＩＰＬプログラム（Ｐ_IPLM）の中の複写プログ
ラム（Ｐ_11M）を実行開始することにより、複写部１１
_M1を実現する。

【００４４】実現された複写部１１_M1は、チャネル制御
装置（ＣＨＣ）３_M1およびバス７_M1を介して磁気ディス
ク装置（ＤＫ）４_M1を参照し、格納されている従プロセ
ッサ用ＩＰＬデータ受信プログラム（Ｐ_15S）および従
プロセッサ用ＩＰＬデータ（Ｄ_IPLS）を順次抽出し〔図
７、ステップＳ１１〕、バス７_M1およびチャネル制御装
置（ＣＨＣ）３_M1を介して一旦主記憶装置（ＭＭ）２_M1
に蓄積した後、チャネル制御装置（ＣＨＣ）３_M2および
バス７_M2を介して、予備系のファイルメモリ（ＦＭ）５
_M2に格納する〔ステップＳ１２〕。

【００４５】複写部１１_M1が、総ての従プロセッサ用Ｉ
ＰＬデータ受信プログラム（Ｐ_15S）および従プロセッ
サ用ＩＰＬデータ（Ｄ_IPLS）を、ファイルメモリ（Ｆ
Ｍ）５ _M2に格納し終わると〔ステップＳ１３〕、次に中
央制御装置（ＣＣ）１_M1は、主プロセッサＩＰＬプログ
ラム（Ｐ_IPLM）の中の予備系設定プログラム（Ｐ_12M）
を実行開始することにより、予備系設定部１２_M1を実現
する。

【００４６】実現された予備系設定部１２_M1は、チャネ
ル制御装置（ＣＨＣ）３_M1およびバス７_M1を介して磁気
ディスク装置（ＤＫ）４_M1を参照し、格納されている従
プロセッサ用ＩＰＬデータ送信プログラム（Ｐ_14M）を
順次抽出し〔図８、ステップＳ２１〕、バス７_M1および
チャネル制御装置（ＣＨＣ）３_M1を介して予備系の主記
憶装置（ＭＭ）２_M2に蓄積した後〔ステップＳ２２〕、
予備系の中央制御装置（ＣＣ）１_M2に、従プロセッサ用
ＩＰＬデータ送信プログラム（Ｐ_14M）の実行開始指示
を伝達する〔ステップＳ２３〕。

【００４７】予備系設定部１２_M1が、従プロセッサ用Ｉ
ＰＬデータ送信プログラム（Ｐ_14M）を主記憶装置（Ｍ
Ｍ）２_M2に蓄積し終わり、中央制御装置（ＣＣ）１_M2に
実行開始指示を伝達し終わると、次に中央制御装置（Ｃ
Ｃ）１_M1は、主プロセッサＩＰＬプログラム（Ｐ_IPLM）
の中のＩＰＬプログラム（Ｐ_13M）を実行開始すること
により、ＩＰＬ部１３_M1を実現する。

【００４８】実現されたＩＰＬ部１３_M1は、チャネル制
御装置（ＣＨＣ）３_M1およびバス７ _M1を介して磁気ディ
スク装置（ＤＫ）４_M1を参照し、格納されている主プロ
セッサ用ＩＰＬデータ（Ｄ_IPLM）を順次抽出し〔図９、
ステップＳ３１〕、バス７_M1およびチャネル制御装置
（ＣＨＣ）３_M1を介して一旦主記憶装置（ＭＭ）２_M1に
蓄積した後、チャネル制御装置（ＣＨＣ）３_M1およびバ
ス７_M1を介して、現用系のファイルメモリ（ＦＭ）５_M1
に格納する〔ステップＳ３２〕。

【００４９】ＩＰＬ部１３_M1は、総ての主プロセッサ用
ＩＰＬデータ（Ｄ_IPLM）を、ファイルメモリ（ＦＭ）５
_M1に格納し終わると〔ステップＳ３３〕、主プロセッサ
（ＣＰＵ）１０_MにおけるＩＰＬ処理を完了し、中央制
御装置（ＣＣ）１_M1に主プロセッサ（ＣＰＵ）１０_Mの
運転を開始させる指示を与える〔ステップＳ３４〕。

【００５０】以後中央制御装置（ＣＣ）１_M1は、ファイ
ルメモリ（ＦＭ）５_M1に格納済みの主プロセッサ用ＩＰ
Ｌデータ（Ｄ_IPLM）の中から、主プロセッサ（ＣＰＵ）
１０ _Mが運転を開始する為に必要な常駐プログラムおよ
びデータを抽出し、主記憶装置（ＭＭ）２_M1に格納した
後、格納した常駐プログラムを実行することにより、主
プロセッサ（ＣＰＵ）１０_Mの運転を開始する。

【００５１】一方、中央制御装置（ＣＣ）１_M2は、中央
制御装置（ＣＣ）１_M1から伝達された指示に基づき、従
プロセッサ用ＩＰＬデータ送信プログラム（Ｐ_14M）を
実行開始することにより、送信部１４_M2を実現する。

【００５２】実現された送信部１４_M2は、チャネル制御
装置（ＣＨＣ）３_M2およびバス７_M2を介してファイルメ
モリ（ＦＭ）５_M2を参照し、格納されている従プロセッ
サ用ＩＰＬデータ受信プログラム（Ｐ_15S）を抽出し、
バス７_M2およびチャネル制御装置（ＣＨＣ）３_M2を介し
て主記憶装置（ＭＭ）２_M2に一旦蓄積した後〔図１０、
ステップＳ４１〕、従プロセッサ（ＣＰＵ）１０_Sに対
して転送する従プロセッサ用ＩＰＬデータ（Ｄ_IPLS）を
格納するファイルメモリ（ＦＭ）５_Sの系を指定する、
図４に示される如きＤ_IPLS格納系指示データ（Ｉ_SR）を
生成する〔ステップＳ４２〕。

【００５３】なおＤ_IPLS格納系指示データ（Ｉ_SR）は、
現用系ファイルメモリ（ＦＭ）５_S1を指定する場合には
論理“０”に設定され、予備系ファイルメモリ（ＦＭ）
５_S2を指定する場合には論理“１”に設定され、今回は
予備系ファイルメモリ（ＦＭ）５_S2を指定する為に、論
理“１”に設定されたＤ_IPLS格納系指示データ（Ｉ_SR）
が生成されるものとする。

【００５４】続いて送信部１４_M2は、従プロセッサ用Ｉ
ＰＬデータ受信プログラム（Ｐ_15S）を主記憶装置（Ｍ
Ｍ）２_M2から抽出し、Ｄ_IPLS格納系指示データ（Ｉ_SR＝
論理“１”）と共に、チャネル制御装置（ＣＨＣ）
３_M2、バス７_M2およびプロセッサ間通信制御装置（ＣＣ
Ａ）６_M2を介して、従プロセッサ（ＣＰＵ）１０_Sのプ
ロセッサ間通信制御装置（ＣＣＡ）６_S2に送信する〔ス
テップＳ４３〕。

【００５５】従プロセッサ（ＣＰＵ）１０_Sにおいて
は、プロセッサ間通信制御装置（ＣＣＡ）６_S2に対応す
る中央制御装置（ＣＣ）１_S2が、主プロセッサ（ＣＰ
Ｕ）１０ _Mから対応するプロセッサ間通信制御装置（Ｃ
ＣＡ）６_S2に、何等かのデータ転送の有無を監視してお
り〔図１１、ステップＳ５１〕、プロセッサ間通信制御
装置（ＣＣＡ）６_S2に主プロセッサ（ＣＰＵ）１０_Mか
ら転送さた従プロセッサ用ＩＰＬデータ受信プログラム
（Ｐ_15S）およびＤ_IPLS格納系指示データ（Ｉ_SR＝論理
“１”）が転送されたことを検出すると、従プロセッサ
用ＩＰＬデータ受信プログラム（Ｐ_15S）をプロセッサ
間通信制御装置（ＣＣＡ）６_S2から抽出し、バス７_S2お
よびチャネル制御装置（ＣＨＣ）３_S2を介して主記憶装
置（ＭＭ）２ _S2に蓄積した後〔ステップＳ５２〕、従プ
ロセッサ用ＩＰＬデータ受信プログラム（Ｐ_15S）を実
行開始することにより、受信部１５_S2を実現する〔ステ
ップＳ５３〕。

【００５６】実現された受信部１５_S2は、主プロセッサ
（ＣＰＵ）１０_Mから転送されたＤ _IPLS格納系指示デー
タ（Ｉ_SR＝論理“１”）を分析し、続いて転送される従
プロセッサ用ＩＰＬデータ（Ｄ_IPLS）を、予備系のファ
イルメモリ（ＦＭ）５_S2に格納することを指定されてい
ると判定する〔ステップＳ５４〕。

【００５７】また主プロセッサ（ＣＰＵ）１０_Mにおい
ては、続いて送信部１４_M2が、チャネル制御装置（ＣＨ
Ｃ）３_M2およびバス７_M2を介してファイルメモリ（Ｆ
Ｍ）５ _M2を参照し、格納されている従プロセッサ用ＩＰ
Ｌデータ（Ｄ_IPLS）を順次抽出し〔ステップＳ４４〕、
バス７_M2およびチャネル制御装置（ＣＨＣ）３_M2を介し
て主記憶装置（ＭＭ）２_M2に一旦蓄積した後、チャネル
制御装置（ＣＨＣ）３_M2、バス７_M2およびプロセッサ間
通信制御装置（ＣＣＡ）６_M2を介して、従プロセッサ
（ＣＰＵ）１０_Sのプロセッサ間通信制御装置（ＣＣ
Ａ）６_S2に転送する〔ステップＳ４５〕。

【００５８】送信部１４_M2は、総ての従プロセッサ用Ｉ
ＰＬデータ（Ｄ_IPLS）を転送し終わると〔ステップＳ４
６〕、主記憶装置（ＭＭ）２_M2内に設けられている、図
５に示される如き従プロセッサＩＰＬ完了通知情報（Ｉ
_SNDF）の、ＩＰＬ処理の対象とする従プロセッサ（ＣＰ
Ｕ）１０_Sに対応する従プロセッサ番号（ｎ_P2）〔本実
施形態では従プロセッサ（ＣＰＵ）１０_Sは一組である
為、ｎ_P2＝１〕に対応する領域に、完了表示フラグ（Ｆ
Ｇ）および完了コード（Ｃ_END）を設定する〔ステップ
Ｓ４７〕。

【００５９】完了表示フラグ（ＦＧ）は、完了コード
（Ｃ_END）を未設定ならば論理“０”に設定し、設定済
みならば論理“１”に設定する。また完了コード（Ｃ
_END）は、従プロセッサ用ＩＰＬデータ（Ｄ_IPLS）の転
送状態の正常性を示す。

【００６０】送信部１４_M2は、以上の従プロセッサ用Ｉ
ＰＬデータ受信プログラム（Ｐ_15S）、Ｄ_IPLS格納系指
示データ（Ｉ_SR）および従プロセッサ用ＩＰＬデータ
（Ｄ_IP _LS）の転送処理を、設置されている総ての従プロ
セッサ（ＣＰＵ）１０_Sに対して実行する〔ステップＳ
４８〕。

【００６１】従プロセッサ（ＣＰＵ）１０_Sにおいて
は、実現された受信部１５_S2が、主プロセッサ（ＣＰ
Ｕ）１０_Mからプロセッサ間通信制御装置（ＣＣＡ）６
_S2に順次転送されて来る従プロセッサ用ＩＰＬデータ
（Ｄ_IPLS）をプロセッサ間通信制御装置（ＣＣＡ）６_S2
から抽出し〔ステップＳ５５〕、バス７_S2およびチャネ
ル制御装置（ＣＨＣ）３_S2を介して主記憶装置（ＭＭ）
２_S2に蓄積した後、チャネル制御装置（ＣＨＣ）３_S2お
よびバス７_S2を介して、Ｄ_IPLS格納系指示データ
（Ｉ _SR）により指定された予備系のファイルメモリ（Ｆ
Ｍ）５_S2に、順次格納する〔ステップＳ５６〕。

【００６２】受信部１５_S2が、総ての従プロセッサ用Ｉ
ＰＬデータ（Ｄ_IPLS）を受信し、ファイルメモリ（Ｆ
Ｍ）５_S2に格納し終わると〔ステップＳ５７〕、従プロ
セッサ（ＣＰＵ）１０_SにおけるＩＰＬ処理を完了し、
中央制御装置（ＣＣ）１_S2に従プロセッサ（ＣＰＵ）１
０_Sの運転を開始させる指示を与える〔ステップＳ５
８〕。

【００６３】以後中央制御装置（ＣＣ）１_S2は、ファイ
ルメモリ（ＦＭ）５_S2に格納済みの従プロセッサ用ＩＰ
Ｌデータ（Ｄ_IPLS）の中から、従プロセッサ（ＣＰＵ）
１０ _Sが動作を開始する為に必要な常駐プログラムおよ
びデータを抽出し、主記憶装置（ＭＭ）２_S2に格納した
後、格納した常駐プログラムを実行することにより、従
プロセッサ（ＣＰＵ）１０_Sの動作を開始すると、従プ
ロセッサ（ＣＰＵ）１０_Sが動作を開始したことを示
す、図６に示される如き従プロセッサ運転開始通知情報
（Ｉ_SST）を作成し、チャネル制御装置（ＣＨＣ）
３_S2、バス７_S2およびプロセッサ間通信制御装置（ＣＣ
Ａ）６_S2を介して主プロセッサ（ＣＰＵ）１０ _Mのプロ
セッサ間通信制御装置（ＣＣＡ）６_M2に返送する〔図１
２、ステップＳ６１〕。

【００６４】一方、主プロセッサ（ＣＰＵ）１０_Mにお
いては、常駐プログラムを実行開始した中央制御装置
（ＣＣ）１_M1が、予備系の主記憶装置（ＭＭ）２_M2を参
照し〔図１３、ステップＳ７１〕、格納済みの従プロセ
ッサＩＰＬ完了通知情報（Ｉ_SN _DF）の設定状態を分析す
ることにより、中央制御装置（ＣＣ）１_M2内の送信部１
４_M2が各従プロセッサ（ＣＰＵ）１０_Sに対して従プロ
セッサ用ＩＰＬデータ受信プログラム（Ｐ_15S）、Ｄ
_IPLS格納系指示データ（Ｉ_SR）および従プロセッサ用Ｉ
ＰＬデータ（Ｄ_IPLS）を転送完了したか否かを判定し
〔ステップＳ７２〕、総ての従プロセッサ（ＣＰＵ）１
０_Sに対して従プロセッサ用ＩＰＬデータ受信プログラ
ム（Ｐ_15S）、Ｄ_IPLS格納系指示データ（Ｉ_SR）および
従プロセッサ用ＩＰＬデータ（Ｄ_IPLS）を転送完了した
ことを認識すると〔ステップＳ７２〕、続いてチャネル
制御装置（ＣＨＣ）３_M1および３_M2、並びにバス７_M1お
よび７_M2を介してプロセッサ間通信制御装置（ＣＣＡ）
６_M1および６_M2を参照し、従プロセッサ（ＣＰＵ）１０
_Sから従プロセッサ運転開始通知情報（Ｉ_SST）が返送
されているか否かを分析し〔ステップＳ７３〕、従プロ
セッサ運転開始通知情報（Ｉ_SST）が返送されているこ
とを検出すると、従プロセッサ（ＣＰＵ）１０_Sが運転
開始したことを認識する〔ステップＳ７４〕。

【００６５】以上により、当該マルチプロセッサシステ
ムを構成する主プロセッサ（ＣＰＵ）１０_Mおよび総て
の従プロセッサ（ＣＰＵ）１０_Sの運転開始を確認する
と、当該マルチプロセッサシステムのＩＰＬが完了した
ことを確認する。

【００６６】以上に述べた本発明の実施形態によるＩＰ
Ｌシーケンスは、図１４に示される。以上の説明から明
らかな如く、本発明の実施形態によれば、主プロセッサ
（ＣＰＵ）１０_Mの中央制御装置（ＣＣ）１_M1にＩＰＬ
指示信号が入力されると、中央制御装置（ＣＣ）１_M1が
磁気ディスク装置（ＤＫ）４_M1から主プロセッサＩＰＬ
プログラム（Ｐ_IPLM）を抽出し、内蔵する複写プログラ
ム（Ｐ_11M）、予備系設定プログラム（Ｐ_12M）および
ＩＰＬプログラム（Ｐ_13M）を順次実行することによ
り、複写部１１_M1、予備系設定部１２_M1およびＩＰＬ部
１３_M1を順次実現し、複写部１１_M1が、最初に磁気ディ
スク装置（ＤＫ）４_M1から従プロセッサ用ＩＰＬデータ
受信プログラム（Ｐ_15S）および従プロセッサ用ＩＰＬ
データ（Ｄ _IPLS）を抽出して予備系のファイルメモリ
（ＦＭ）５_M2に格納し、次に予備系設定部１２_M1が、磁
気ディスク装置（ＤＫ）４_M1から従プロセッサ用ＩＰＬ
データ送信プログラム（Ｐ_14M）を抽出して送信部１４
_M2を実現する。

【００６７】従プロセッサ用ＩＰＬデータ受信プログラ
ム（Ｐ_15S）および従プロセッサ用ＩＰＬデータ送信プ
ログラム（Ｐ_14M）を磁気ディスク装置（ＤＫ）４_M1か
ら抽出し終わった後、現用系の中央制御装置（ＣＣ）１
_M1内のＩＰＬ部１３_M1が、磁気ディスク装置（ＤＫ）４
_M1から主プロセッサ用ＩＰＬデータ（Ｄ_IPLM）を抽出し
てファイルメモリ（ＦＭ）５_M1に格納し、主プロセッサ
（ＣＰＵ）１０_MのＩＰＬを実行するのと並行して、予
備系の中央制御装置（ＣＣ）１_M2内の送信部１４_M2が、
ファイルメモリ（ＦＭ）５_M2から従プロセッサ用ＩＰＬ
データ受信プログラム（Ｐ_15S）を抽出して従プロセッ
サ（ＣＰＵ）１０_Sに転送し、従プロセッサ用ＩＰＬデ
ータ受信プログラム（Ｐ_15S）を受信・実行した中央制
御装置（ＣＣ）１_S2が受信部１５_S2を実現することによ
り、続いて主プロセッサ（ＣＰＵ）１０_Mの送信部１４
_M2が、ファイルメモリ（ＦＭ）５_M2から従プロセッサ用
ＩＰＬデータ（Ｄ_IPLS）を抽出して従プロセッサ（ＣＰ
Ｕ）１０_Sに転送すると、従プロセッサ（ＣＰＵ）１０
_Sの受信部１５_S2が転送された従プロセッサ用ＩＰＬデ
ータ（Ｄ_IPLS）を受信し、指定されたファイルメモリ
（ＦＭ）５_S2に格納することとなる。

【００６８】従って、主プロセッサ（ＣＰＵ）１０
_Mは、磁気ディスク装置（ＤＫ）４_M1から主プロセッサ
用ＩＰＬデータ（Ｄ_IPLM）を抽出開始する迄に、磁気デ
ィスク装置（ＤＫ）４_M1から従プロセッサ用ＩＰＬデー
タ受信プログラム（Ｐ_15S）および従プロセッサ用ＩＰ
Ｌデータ（Ｄ_IPLS）を抽出して予備系のファイルメモリ
（ＦＭ）５_M2に格納し終わると共に、磁気ディスク装置
（ＤＫ）４_M1から従プロセッサ用ＩＰＬデータ送信プロ
グラム（Ｐ_14M）を抽出しており、以後現用系の中央制
御装置（ＣＣ）１_M1に実現済みのＩＰＬ部１３_M1が、磁
気ディスク装置（ＤＫ）４_M1から主プロセッサ用ＩＰＬ
データ（Ｄ_IPLM）を抽出して主プロセッサ（ＣＰＵ）１
０_MのＩＰＬ処理を実行するのと並行して、予備系の中
央制御装置（ＣＣ）１_M2に実現済みの送信部１４_M2が、
ファイルメモリ（ＦＭ）５_M2から従プロセッサ用ＩＰＬ
データ受信プログラム（Ｐ_15S）および従プロセッサ用
ＩＰＬデータ（Ｄ_IPLS）を順次抽出して従プロセッサ
（ＣＰＵ）１０_SのＩＰＬ処理を実行する為、磁気ディ
スク装置（ＤＫ）４_M1の限定された領域に格納されてい
る主プロセッサＩＰＬプログラム（Ｐ_IPLM）、従プロセ
ッサ用ＩＰＬデータ（Ｄ_IP _LS）、従プロセッサ用ＩＰＬ
データ受信プログラム（Ｐ_15S）、従プロセッサ用ＩＰ
Ｌデータ送信プログラム（Ｐ_14M）および主プロセッサ
用ＩＰＬデータ（Ｄ _IPLM）を順次抽出する場合の、磁気
ディスク装置（ＤＫ）４_M1のシーク動作による時間の増
加は僅少となり、また主プロセッサ（ＣＰＵ）１０_Mか
ら従プロセッサ（ＣＰＵ）１０_Sへ転送される従プロセ
ッサ用ＩＰＬデータ受信プログラム（Ｐ_15S）および従
プロセッサ用ＩＰＬデータ（Ｄ_IPLS）は、総てファイル
メモリ（ＦＭ）５_M2から抽出される為、磁気ディスク装
置（ＤＫ）４_M1から抽出して転送される従来あるマルチ
プロセッサシステムに比して転送時間が大幅に短縮さ
れ、またその間に主プロセッサ（ＣＰＵ）１０_Mでは常
駐プログラムの実行が開始されていない為、アプリケー
ションプログラムの実行に伴う磁気ディスク装置（Ｄ
Ｋ）４_M1の参照と競合が生ずる恐れも皆無となり、当該
マルチプロセッサシステムのＩＰＬ処理時間が大幅に短
縮可能となる。

【００６９】なお、図２乃至図１４はあく迄本発明の一
実施形態に過ぎず、例えば従プロセッサ用ＩＰＬデータ
受信プログラム（Ｐ_15S）は従プロセッサ用ＩＰＬデー
タ（Ｄ_IPLS）と共にファイルメモリ（ＦＭ）５_M2に格納
されるものに限定されることは無く、他に幾多の変形が
考慮されるが、何れの場合にも本発明の効果は変わらな
い。また主プロセッサ（ＣＰＵ）１０_Mおよび従プロセ
ッサ（ＣＰＵ）１０_Sの構成は図示されるものに限定さ
れることは無く、例えば従プロセッサ（ＣＰＵ）１０_S
が一重化構成を採用する等、他に幾多の変形が考慮され
るが、何れの場合にも本発明の効果は変わらない。更に
マルチプロセッサシステムを構成する従プロセッサ（Ｃ
ＰＵ）１０_Sは一組に限定されることは無く、複数組の
従プロセッサ（ＣＰＵ）１０_Sから構成される等、他に
幾多の変形が考慮されるが、何れの場合にも本発明の効
果は変わらない。

【００７０】

【発明の効果】以上、本発明によれば、前記マルチプロ
セッサシステムにおいて、ＩＰＬの実行指示を受信した
主プロセッサ内の現用系は、主プロセッサのＩＰＬを実
行する以前に、従運転開始手順情報と従プロセッサ用の
運転情報とを外部記憶装置から抽出して予備系内のファ
イルメモリに格納した後、ファイルメモリの格納内容を
予備系に従プロセッサへ転送開始させる為、その後、現
用系が主プロセッサのＩＰＬを実行するのと並行して、
予備系が自系のファイルメモリから従運転開始手順情報
と従プロセッサ用の運転情報とを抽出して従プロセッサ
に転送し、従プロセッサのＩＰＬを実行させることが可
能となり、運転開始直後で負荷の増大している主プロセ
ッサの負荷も軽減され、また外部記憶装置から従運転開
始手順情報と従プロセッサ用の運転情報とを抽出する際
に、運転を開始した主プロセッサと競合する恐れが無く
なり、当該マルチプロセッサシステムの初期プログラム
ロードの所要時間が大幅に短縮可能となり、また運転開
始直後の主プロセッサの負荷を軽減可能となる。

【図面の簡単な説明】

【図１】本発明の原理図

【図２】本発明の実施形態によるマルチプロセッサシ
ステム

【図３】図２における磁気ディスク装置内格納データ

【図４】図２におけるＤ_IPLS格納系指示データ

【図５】図２における従プロセッサＩＰＬ完了通知情
報

【図６】図２における従プロセッサ運転開始通知情報

【図７】図２における従プロセッサ用データ複写処理

【図８】図２における予備系設定処理

【図９】図２における主プロセッサＩＰＬ処理

【図１０】図２における従プロセッサ用データ転送処
理

【図１１】図２における従プロセッサＩＰＬ処理

【図１２】図２における従プロセッサ運転開始通知処
理

【図１３】図２における従プロセッサ運転開始監視処
理

【図１４】本発明の実施形態によるＩＰＬシーケンス

【図１５】従来あるマルチプロセッサシステム

【図１６】従来あるＩＰＬシーケンス

【符号の説明】

１_M、１_S 中央制御装置（ＣＣ）２_M、２_S 主記憶装置（ＭＭ）３_M、３_S チャネル制御装置（ＣＨＣ）４_M、４_S 磁気ディスク装置（ＤＫ）５_M、５_S、３００ファイルメモリ（ＦＭ）６_M、６_S プロセッサ間通信制御装置（ＣＣＡ）７_M、７_S バス１０_M、１００主プロセッサ（ＣＰＵ）１０_S、２００従プロセッサ（ＣＰＵ）１１_M1 複写部１２_M1 予備系設定部１３_M1 ＩＰＬ部１４_M2 送信部１５_S2 受信部１１０現用系１２０予備系４００外部記憶装置４０１運転情報（主プロセッサ用）４０２運転情報（従プロセッサ用）４１１主運転開始手順情報４１２従運転開始手順情報４１３転送手順情報

Claims

【特許請求の範囲】

【請求項１】一方の系を現用系、他方の系を予備系と
して運転する二重系から構成される主プロセッサと、一
乃至複数の従プロセッサとから構成され、前記主プロセ
ッサおよび従プロセッサの各系は、自系が運転する為に
必要とする総てのプログラムおよびデータを含む運転情
報を格納する揮発性のファイルメモリを具備すると共
に、前記主プロセッサは、前記各ファイルメモリに格納
済の各運転情報を保持する不揮発性の外部記憶装置を具
備し、更に前記主プロセッサと前記従プロセッサとが相
互に情報を転送可能とするマルチプロセッサシステムに
おいて、前記外部記憶装置に、前記各運転情報の他に、前記主プ
ロセッサにおける運転開始手順を示す主運転開始手順情
報と、前記従プロセッサにおける運転開始手順を示す従
運転開始手順情報と、前記従運転開始手順情報と前記従
プロセッサ用の運転情報とを前記主プロセッサから前記
従プロセッサに転送する手順を示す転送手順情報とを格
納し、前記主プロセッサ内の一方の系が、自系を現用系、他系
を予備系として運転開始を指示する信号を受信した場合
に、前記外部記憶装置から前記主運転開始手順情報を抽出し
て実行することにより、最初に、前記外部記憶装置から前記従運転開始手順情報
と、前記従プロセッサ用の運転情報とを抽出し、前記予
備系に設けられているファイルメモリに格納し、次に、前記外部記憶装置から前記転送手順情報を抽出し
て前記予備系に伝達した後、前記外部記憶装置から前記主プロセッサ用の運転情報を
抽出し、現用系内に設けられているファイルメモリに格
納した後、前記主プロセッサの運転を開始し、前記予備系は、前記現用系から伝達された前記転送手順
情報を実行することにより、前記現用系が前記主プロセッサ用の運転情報を前記外部
記憶装置から抽出するのと並行して、該予備系内のファ
イルメモリに格納済の前記従運転開始手順情報を抽出し
て前記従プロセッサに転送した後、該予備系内のファイルメモリに格納済の前記従プロセッ
サ用の運転情報を抽出して前記従プロセッサに転送し、前記従プロセッサは、前記主プロセッサから転送される
前記従運転開始手順情報を実行することにより、続いて前記主プロセッサから転送される前記従プロセッ
サ用の運転情報を受信し、該従プロセッサ内のファイル
メモリに格納した後、該従プロセッサの運転を開始する
ことを特徴とする初期プログラムロード方式。
【請求項２】前記従プロセッサは、前記従プロセッサ
が二重系から構成されている場合に、前記主プロセッサ
から指示された系内に設けられたファイルメモリに、前
記主プロセッサから転送される前記従プロセッサ用の運
転情報を格納することを特徴とする請求項１記載の初期
プログラムロード方式。
【請求項３】前記予備系は、前記従プロセッサ用の運
転情報を前記従プロセッサに転送完了したことを、前記
現用系に通知することを特徴とする請求項１記載の初期
プログラムロード方式。
【請求項４】前記従プロセッサは、運転を開始したこ
とを、前記主プロセッサに通知することを特徴とする請
求項１記載の初期プログラムロード方式。
【請求項５】前記現用系は、前記主プロセッサの運転
を開始した後、前記予備系が前記従プロセッサ用の運転
情報の前記従プロセッサへの転送完了を認識することを
特徴とする請求項１記載の初期プログラムロード方式。
【請求項６】前記現用系は、前記主プロセッサの運転
を開始した後、前記従プロセッサから返送される前記従
プロセッサの運転開始通知を受信することにより、当該
マルチプロセッサシステムの運転開始を確認することを
特徴とする請求項１記載の初期プログラムロード方式。