JP2000236259A - Ｄ／ａコンバータ - Google Patents
Ｄ／ａコンバータInfo
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Abstract
(57)【要約】
【課題】 電源投入時や電源遮断時、リセット解除時
に、急速に出力が変化することを防止した、ΔΣ変調器
を用いた１ｂｉｔのＤ／Ａコンバータを提供する。 【解決手段】 デジタルフィルタ１１、減衰器１２、リ
ミッタ１３および１４、加算器１５、カウンタ１６、Δ
Σ変調器１７、波形整形回路１８を具備して構成されて
いる。ΔΣ変調器は複数の次数特性を有し、入力信号の
大きさに応じて所定の次数が選択されるものである。カ
ウンタ１６は電源投入時に低い直流値から高い直流値に
移行するデジタル信号を発生し、一方、電源遮断時に
は、高い直流値から低い直流値に移行するデジタル信号
を発生する。このカウンタ出力は加算器１５で入力され
るデジタルデータと加算され、フェードイン、フェード
アウトと同様の作用をする。
に、急速に出力が変化することを防止した、ΔΣ変調器
を用いた１ｂｉｔのＤ／Ａコンバータを提供する。 【解決手段】 デジタルフィルタ１１、減衰器１２、リ
ミッタ１３および１４、加算器１５、カウンタ１６、Δ
Σ変調器１７、波形整形回路１８を具備して構成されて
いる。ΔΣ変調器は複数の次数特性を有し、入力信号の
大きさに応じて所定の次数が選択されるものである。カ
ウンタ１６は電源投入時に低い直流値から高い直流値に
移行するデジタル信号を発生し、一方、電源遮断時に
は、高い直流値から低い直流値に移行するデジタル信号
を発生する。このカウンタ出力は加算器１５で入力され
るデジタルデータと加算され、フェードイン、フェード
アウトと同様の作用をする。
Description
【０００１】
【発明の属する技術分野】本発明はＤ／Ａコンバータに
関し、さらに詳しくはΔΣ変調器を用いたデジタルオー
ディオ等に用いて好適なＤ／Ａコンバータに関する。
関し、さらに詳しくはΔΣ変調器を用いたデジタルオー
ディオ等に用いて好適なＤ／Ａコンバータに関する。
【０００２】
【従来の技術】従来のΔΣ変調器を用いたＤ／Ａコンバ
ータについて、図７ないし図９を参照して説明する。
尚、図７、および図８は従来のΔΣ変調器を用いたＤ／
Ａコンバータの動作を示すタイムチャートであり、図９
はΔΣ変調器の入力レベルと変調率の関係を示す図であ
る。
ータについて、図７ないし図９を参照して説明する。
尚、図７、および図８は従来のΔΣ変調器を用いたＤ／
Ａコンバータの動作を示すタイムチャートであり、図９
はΔΣ変調器の入力レベルと変調率の関係を示す図であ
る。
【０００３】通常の１ｂｉｔのＤ／Ａコンバータは、ア
ナログ出力電圧をパルスの疎密波であらわしている。こ
のため電源電圧がＶDDの単電源で用いる形態のものでは
図７（ａ）に示すように、入力するデジタルデータ（同
図で１／２ＶDDを中心とした正弦波で表記している）が
プラス方向（ＶDD方向）に大きくなるほど「Ｈ」のパル
スが多く出力され、マイナス方向（０Ｖ方向）に大きく
なるほど「Ｌ」のパルスが多く出力されて、アナログの
正弦波に変換している。
ナログ出力電圧をパルスの疎密波であらわしている。こ
のため電源電圧がＶDDの単電源で用いる形態のものでは
図７（ａ）に示すように、入力するデジタルデータ（同
図で１／２ＶDDを中心とした正弦波で表記している）が
プラス方向（ＶDD方向）に大きくなるほど「Ｈ」のパル
スが多く出力され、マイナス方向（０Ｖ方向）に大きく
なるほど「Ｌ」のパルスが多く出力されて、アナログの
正弦波に変換している。
【０００４】また、図７（ｂ）に示すように、入力デー
タが「０」の場合、「Ｈ」と「Ｌ」のパルス数は略等し
くなり、１／２ＶDDの出力となる。また、このＤ／Ａコ
ンバータをリセットしている間は図７（ｃ）に示すよう
に、パルスは「Ｌ」に固定され、出力は０Ｖである。
タが「０」の場合、「Ｈ」と「Ｌ」のパルス数は略等し
くなり、１／２ＶDDの出力となる。また、このＤ／Ａコ
ンバータをリセットしている間は図７（ｃ）に示すよう
に、パルスは「Ｌ」に固定され、出力は０Ｖである。
【０００５】さて、上述したような単電源の１ｂｉｔの
Ｄ／Ａコンバータに対して、リセットを時刻ｔ0 で解除
すると、図８（ａ）に示すように「Ｌ」に固定されてい
たパルスは「Ｈ」と「Ｌ」の略等しいパルス数を出力す
ることになるため、図８（ｂ）に示すようにアナログ出
力電圧の平均値は、０Ｖから１／２ＶDDまで急速に立ち
上がることになる。同様のことが電源投入時においても
おこるものであり、このためリセットの解除直後や電源
の投入直後にスピーカから大きなノイズが発生すること
になる。また、電源遮断時においては略１／２ＶDDから
急速に出力は０Ｖになるため、やはりスピーカから大き
なノイズが発生することになる。
Ｄ／Ａコンバータに対して、リセットを時刻ｔ0 で解除
すると、図８（ａ）に示すように「Ｌ」に固定されてい
たパルスは「Ｈ」と「Ｌ」の略等しいパルス数を出力す
ることになるため、図８（ｂ）に示すようにアナログ出
力電圧の平均値は、０Ｖから１／２ＶDDまで急速に立ち
上がることになる。同様のことが電源投入時においても
おこるものであり、このためリセットの解除直後や電源
の投入直後にスピーカから大きなノイズが発生すること
になる。また、電源遮断時においては略１／２ＶDDから
急速に出力は０Ｖになるため、やはりスピーカから大き
なノイズが発生することになる。
【０００６】通常のオーディオ機器ではこのノイズが出
力されるのを防ぐため、ローパスフィルタの出力、また
はアンプの出力を制限し、システムが安定してから制限
解除する対策を施している。
力されるのを防ぐため、ローパスフィルタの出力、また
はアンプの出力を制限し、システムが安定してから制限
解除する対策を施している。
【０００７】しかしながら、Ｄ／Ａコンバータの出力が
そのままスピーカに入力される場合、この対策はとれ
ず、また、Ｄ／Ａコンバータに電流増幅機能を持たせて
増幅器としても利用する場合は、対策を解除した瞬間に
出力が０Ｖから１／２ＶDDまで立ち上がって大きなノイ
ズを発生することもある。このため聴感上好ましくな
く、また、接続されたスピーカを破損する虞れもあっ
た。
そのままスピーカに入力される場合、この対策はとれ
ず、また、Ｄ／Ａコンバータに電流増幅機能を持たせて
増幅器としても利用する場合は、対策を解除した瞬間に
出力が０Ｖから１／２ＶDDまで立ち上がって大きなノイ
ズを発生することもある。このため聴感上好ましくな
く、また、接続されたスピーカを破損する虞れもあっ
た。
【０００８】また、通常の１ｂｉｔのＤ／Ａコンバータ
は１ｂｉｔ変換に高次ΔΣ変調器を用いているため、通
常の動作時はアナログ平均出力電圧をグランド電圧や電
源電圧と同一にすることができない。これは図９に示す
ように、ΔΣ変調器は入力レベルを大きくしていくと変
調率（入力最大値／出力最大値）が略６０％以上になる
と出力が歪み、さらに変調率が大きくなると発振する
が、これを防止するために変調率が所定の値を越えない
ように入力信号をリミッタで制限したり出力最大値を設
定するためである。
は１ｂｉｔ変換に高次ΔΣ変調器を用いているため、通
常の動作時はアナログ平均出力電圧をグランド電圧や電
源電圧と同一にすることができない。これは図９に示す
ように、ΔΣ変調器は入力レベルを大きくしていくと変
調率（入力最大値／出力最大値）が略６０％以上になる
と出力が歪み、さらに変調率が大きくなると発振する
が、これを防止するために変調率が所定の値を越えない
ように入力信号をリミッタで制限したり出力最大値を設
定するためである。
【０００９】このため、Ｄ／Ａコンバータのデジタル入
力レベルを負の最大に固定しても、出力される平均電圧
は０．２ＶDD以上の値となり、オフセット解除時、或い
は電源投入時に、入力信号そのものを負の最大値から通
常の状態に立ち上げても、グランド電圧よりも高い電圧
からスピーカの駆動が開始されることになり、上述した
問題を解決することはできない。また、電源遮断時に入
力信号を負の最大値にしてから電源を遮断しても同様の
問題がある。
力レベルを負の最大に固定しても、出力される平均電圧
は０．２ＶDD以上の値となり、オフセット解除時、或い
は電源投入時に、入力信号そのものを負の最大値から通
常の状態に立ち上げても、グランド電圧よりも高い電圧
からスピーカの駆動が開始されることになり、上述した
問題を解決することはできない。また、電源遮断時に入
力信号を負の最大値にしてから電源を遮断しても同様の
問題がある。
【００１０】
【発明が解決しようとする課題】従って本発明の課題
は、ΔΣ変調器を用いた１ｂｉｔのＤ／Ａコンバータに
おいて、電源投入時や電源遮断時、リセット解除時に、
急速に出力が変化することを防止したＤ／Ａコンバータ
を提供しようとするものである。
は、ΔΣ変調器を用いた１ｂｉｔのＤ／Ａコンバータに
おいて、電源投入時や電源遮断時、リセット解除時に、
急速に出力が変化することを防止したＤ／Ａコンバータ
を提供しようとするものである。
【００１１】
【課題を解決するための手段】本発明は上記課題に鑑み
なされたものであって、入力されたデジタル信号をアナ
ログ信号に変換するＤ／Ａコンバータにおいて、ΔΣ変
調手段と、所定の直流値に対応したデジタル信号を発生
するデジタル信号発生手段と、前記入力されたデジタル
信号と前記デジタル信号発生手段により発生されたデジ
タル信号とを加算する加算手段とを有し、前記加算手段
により加算されたデジタル信号を前記ΔΣ変調手段に入
力してアナログ信号に変換するＤ／Ａコンバータを構成
する。
なされたものであって、入力されたデジタル信号をアナ
ログ信号に変換するＤ／Ａコンバータにおいて、ΔΣ変
調手段と、所定の直流値に対応したデジタル信号を発生
するデジタル信号発生手段と、前記入力されたデジタル
信号と前記デジタル信号発生手段により発生されたデジ
タル信号とを加算する加算手段とを有し、前記加算手段
により加算されたデジタル信号を前記ΔΣ変調手段に入
力してアナログ信号に変換するＤ／Ａコンバータを構成
する。
【００１２】また、前記ΔΣ変調手段は複数の次数特性
を有し、入力信号の大きさに応じて所定の次数が選択さ
れるΔΣ変調手段であることとする。
を有し、入力信号の大きさに応じて所定の次数が選択さ
れるΔΣ変調手段であることとする。
【００１３】また、前記デジタル信号発生手段は、第１
の直流値から第２の直流値に暫時移行するデジタル信号
を発生する機能を有するＤ／Ａコンバータを構成する。
の直流値から第２の直流値に暫時移行するデジタル信号
を発生する機能を有するＤ／Ａコンバータを構成する。
【００１４】また、電源投入時には、前記第１の直流値
はＤ／Ａ変換後において零となる値であり、且つ、前記
第２の直流値はＤ／Ａ変換後において電源電圧ＶDDの略
１／２となる値であるＤ／Ａコンバータを構成する。
はＤ／Ａ変換後において零となる値であり、且つ、前記
第２の直流値はＤ／Ａ変換後において電源電圧ＶDDの略
１／２となる値であるＤ／Ａコンバータを構成する。
【００１５】さらに、電源遮断時には、前記第１の直流
値はＤ／Ａ変換後において電源電圧ＶDDの略１／２とな
る値であり、且つ、前記第２の直流値はＤ／Ａ変換後に
おいて零となる値であるＤ／Ａコンバータを構成する。
値はＤ／Ａ変換後において電源電圧ＶDDの略１／２とな
る値であり、且つ、前記第２の直流値はＤ／Ａ変換後に
おいて零となる値であるＤ／Ａコンバータを構成する。
【００１６】本発明のＤ／Ａコンバータによると、電源
投入時、またはリセット解除時に零レベルから電源電圧
の略１／２の電圧レベルまで、徐々に入力信号の動作中
央レベルを設定するので、電源投入時のノイズ発生を防
止する。また、電源遮断時には電源電圧の略１／２の電
圧レベルから零レベルまで、徐々に低下させるので、電
源遮断時のノイズ発生を防止する。
投入時、またはリセット解除時に零レベルから電源電圧
の略１／２の電圧レベルまで、徐々に入力信号の動作中
央レベルを設定するので、電源投入時のノイズ発生を防
止する。また、電源遮断時には電源電圧の略１／２の電
圧レベルから零レベルまで、徐々に低下させるので、電
源遮断時のノイズ発生を防止する。
【００１７】
【発明の実施の形態】本発明は入力信号の大きさに応じ
て所定の次数が選択されるΔΣ変調器、および所定の直
流のデジタル信号を発生するデジタル信号発生器と、こ
の直流のデジタル信号と入力されたデジタル信号とを加
算する加算器を具備し、電源投入時、オフセット解除時
には、直流レベルを零から徐々に電源電圧の略１／２に
上昇させ、また、電源遮断時には、直流レベルを電源電
圧の略１／２から徐々に零に下降させるＤ／Ａコンバー
タであることを特徴としている。尚、以下の説明におい
て入力信号の動作中央レベルを電源電圧の１／２として
いるが、必ずしもこの値に限定されるものではなく、再
生時に十分な動作レンジを確保できるレベルであればよ
い。
て所定の次数が選択されるΔΣ変調器、および所定の直
流のデジタル信号を発生するデジタル信号発生器と、こ
の直流のデジタル信号と入力されたデジタル信号とを加
算する加算器を具備し、電源投入時、オフセット解除時
には、直流レベルを零から徐々に電源電圧の略１／２に
上昇させ、また、電源遮断時には、直流レベルを電源電
圧の略１／２から徐々に零に下降させるＤ／Ａコンバー
タであることを特徴としている。尚、以下の説明におい
て入力信号の動作中央レベルを電源電圧の１／２として
いるが、必ずしもこの値に限定されるものではなく、再
生時に十分な動作レンジを確保できるレベルであればよ
い。
【００１８】つぎに、本発明にかかわるＤ／Ａコンバー
タの実施の形態例について、図１ないし図６を参照して
説明する。尚、図１は本発明にかかわるΔΣ変調器を用
いたＤ／Ａコンバータのブロック図である。図２は本発
明に用いるΔΣ変調器の構成例を示す図である。図３は
本発明にかかわるＤ／Ａコンバータの動作を示すタイム
チャートであり、図４はΔΣ変調器の動作を示すタイム
チャートである。また、図５は本発明にかかわるＤ／Ａ
コンバータの、電源投入時の動作について説明するため
の図であり、図６は電源遮断時の動作について説明する
ための図である。
タの実施の形態例について、図１ないし図６を参照して
説明する。尚、図１は本発明にかかわるΔΣ変調器を用
いたＤ／Ａコンバータのブロック図である。図２は本発
明に用いるΔΣ変調器の構成例を示す図である。図３は
本発明にかかわるＤ／Ａコンバータの動作を示すタイム
チャートであり、図４はΔΣ変調器の動作を示すタイム
チャートである。また、図５は本発明にかかわるＤ／Ａ
コンバータの、電源投入時の動作について説明するため
の図であり、図６は電源遮断時の動作について説明する
ための図である。
【００１９】図１に示すようにＤ／Ａコンバータ１の構
成はデジタルフィルタ１１、減衰器１２、リミッタ１３
および１４、加算器１５、カウンタ１６、ΔΣ変調器１
７、波形整形回路１８を具備して構成されている。デジ
タルデータはデジタルフィルタ１１から入力され、カウ
ンタ１６にはリセット信号Ｓ1 とクリップ制御信号Ｓ 2
が入力され、波形整形回路１８から変換されたアナログ
信号が出力される。
成はデジタルフィルタ１１、減衰器１２、リミッタ１３
および１４、加算器１５、カウンタ１６、ΔΣ変調器１
７、波形整形回路１８を具備して構成されている。デジ
タルデータはデジタルフィルタ１１から入力され、カウ
ンタ１６にはリセット信号Ｓ1 とクリップ制御信号Ｓ 2
が入力され、波形整形回路１８から変換されたアナログ
信号が出力される。
【００２０】まず、ここで用いられるΔΣ変調器１７の
例について説明する。図２に示すようにΔΣ変調器１７
は、４つの積分器２１、２２、２３、２４を直列に結合
した４次の分散フィードバック式のものであり、各積分
器間には係数器２５、２６、２７がそれぞれ挿入されて
いる。初段の積分器２１に入力信号Ｘが入力され、終段
の積分器２４の出力が量子化器２８に入力されて量子化
信号Ｙが得られる。この量子化信号Ｙは１サンプル遅延
器２９で遅延され、それぞれ係数器３１、３２、３３、
３４を介して積分器２１、２２、２３、２４にフィード
バックされている。
例について説明する。図２に示すようにΔΣ変調器１７
は、４つの積分器２１、２２、２３、２４を直列に結合
した４次の分散フィードバック式のものであり、各積分
器間には係数器２５、２６、２７がそれぞれ挿入されて
いる。初段の積分器２１に入力信号Ｘが入力され、終段
の積分器２４の出力が量子化器２８に入力されて量子化
信号Ｙが得られる。この量子化信号Ｙは１サンプル遅延
器２９で遅延され、それぞれ係数器３１、３２、３３、
３４を介して積分器２１、２２、２３、２４にフィード
バックされている。
【００２１】ここで積分器２１は自分の積分出力を１サ
ンプル遅延した１サンプル遅延器４１の出力と、１サン
プル遅延器２９で遅延された量子化信号Ｙが係数器３１
を経て加算器５１で加算される。その加算出力をリミッ
タ６１に入力し、そのリミッタ６１の出力と入力信号Ｘ
とが加算器５５で加算され、次段の積分器２２に係数器
２５を経て入力される。これに続く各段の積分器２２、
２３、２４においても同様である。
ンプル遅延した１サンプル遅延器４１の出力と、１サン
プル遅延器２９で遅延された量子化信号Ｙが係数器３１
を経て加算器５１で加算される。その加算出力をリミッ
タ６１に入力し、そのリミッタ６１の出力と入力信号Ｘ
とが加算器５５で加算され、次段の積分器２２に係数器
２５を経て入力される。これに続く各段の積分器２２、
２３、２４においても同様である。
【００２２】さて、上述した構成の４次のΔΣ変調器１
７では、入力信号Ｘの振幅が大きく、最終段の積分器２
４のリミッタ６４が働いて、その積分機能が飽和したと
しても、より低次の積分器２１、２２、２３の動作には
支障はなく、初段の入力信号Ｘから出力段の量子化器２
８に至る系は線型が保たれる。さらに入力信号Ｘのレベ
ルが大きくなったとしても、３次の積分器２３のリミッ
タ６３が働き、さらには２次の積分器２２のリミッタ６
２が働いて入出力系の線型が保たれることになる。
７では、入力信号Ｘの振幅が大きく、最終段の積分器２
４のリミッタ６４が働いて、その積分機能が飽和したと
しても、より低次の積分器２１、２２、２３の動作には
支障はなく、初段の入力信号Ｘから出力段の量子化器２
８に至る系は線型が保たれる。さらに入力信号Ｘのレベ
ルが大きくなったとしても、３次の積分器２３のリミッ
タ６３が働き、さらには２次の積分器２２のリミッタ６
２が働いて入出力系の線型が保たれることになる。
【００２３】従って、このΔΣ変調器１７は大入力時に
は各積分器に設けられたリミッタが動作して４次特性か
ら３次、２次、１次特性へと低次に移行することで安定
を保つことができる特性を有している。
は各積分器に設けられたリミッタが動作して４次特性か
ら３次、２次、１次特性へと低次に移行することで安定
を保つことができる特性を有している。
【００２４】つぎにＤ／Ａコンバータ１の動作について
説明する。入力されたデジタルデータはデジタルフィル
タ１１によって８倍、または４倍のサンプリング周波数
に補間される。この補間されたデータは減衰器１２によ
って、入力されるデジタルデータが最大のときでもΔΣ
変調器１７の出力が歪まない値とするために、例えば係
数０．６が掛けられ、最大振幅が電源電圧ＶDDの６０％
に制限されて、ΔΣ変調器１７に入力される。
説明する。入力されたデジタルデータはデジタルフィル
タ１１によって８倍、または４倍のサンプリング周波数
に補間される。この補間されたデータは減衰器１２によ
って、入力されるデジタルデータが最大のときでもΔΣ
変調器１７の出力が歪まない値とするために、例えば係
数０．６が掛けられ、最大振幅が電源電圧ＶDDの６０％
に制限されて、ΔΣ変調器１７に入力される。
【００２５】これによってデジタルデータの最大値を±
１としたときに、ΔΣ変調器１７への通常動作時の最大
入力値は±０．６となり、１ビットパルス出力が「Ｈ」
のときの値を＋１、「Ｌ」のときの値を−１とすると、
ΔΣ変調器１７の変調率は０．６となり、中央値から上
下に０．６の高さまで出力が振れることになる。
１としたときに、ΔΣ変調器１７への通常動作時の最大
入力値は±０．６となり、１ビットパルス出力が「Ｈ」
のときの値を＋１、「Ｌ」のときの値を−１とすると、
ΔΣ変調器１７の変調率は０．６となり、中央値から上
下に０．６の高さまで出力が振れることになる。
【００２６】例えば図３（ａ）に示すように、最大値が
±１の正弦波のデジタルデータは減衰器１２によって、
図３（ｂ）に示すように最大値が±０．６のデジタルデ
ータに変換され、ΔΣ変調器１７からの出力は図３
（ｃ）に示すように、電源が電源電圧ＶDDの単電源とし
た場合、ＶDD×（１／２）を振幅の中心として上下に
０．６ＶDDの振幅に制限されて出力される。例えばＶDD
＝３Ｖであれば、入力されるデジタルデータは１．５Ｖ
を中心として上下に±０．９Ｖの幅内に変換されて出力
される。
±１の正弦波のデジタルデータは減衰器１２によって、
図３（ｂ）に示すように最大値が±０．６のデジタルデ
ータに変換され、ΔΣ変調器１７からの出力は図３
（ｃ）に示すように、電源が電源電圧ＶDDの単電源とし
た場合、ＶDD×（１／２）を振幅の中心として上下に
０．６ＶDDの振幅に制限されて出力される。例えばＶDD
＝３Ｖであれば、入力されるデジタルデータは１．５Ｖ
を中心として上下に±０．９Ｖの幅内に変換されて出力
される。
【００２７】つぎに、本発明の要部を構成するカウンタ
１６の働きについて説明する。このカウンタ１６は電源
投入時、或いは電源遮断時に所定の直流値に対応するデ
ジタルデータを発生させて、入力されるデジタルデータ
と合成され、ΔΣ変調器１７に入力されるものである。
１６の働きについて説明する。このカウンタ１６は電源
投入時、或いは電源遮断時に所定の直流値に対応するデ
ジタルデータを発生させて、入力されるデジタルデータ
と合成され、ΔΣ変調器１７に入力されるものである。
【００２８】図４はカウンタ１６が発生するデジタルデ
ータに応じたＤ／Ａコンバータ１の動作を示している。
後段で説明するように実際には、入力されるデジタルデ
ータがこのデジタルデータに重畳されることになる。
ータに応じたＤ／Ａコンバータ１の動作を示している。
後段で説明するように実際には、入力されるデジタルデ
ータがこのデジタルデータに重畳されることになる。
【００２９】まず、図４に示すように、時刻ｔ0 で電源
がＯＮされたとき、またはリセット信号Ｓ1 によってカ
ウンタ１６の初期値は−２．０にセットされる。この初
期値はリミッタ１４によって−１のデータに制限されΔ
Σ変調器１７に入力され、ΔΣ変調器１７ではこのデー
タに基づき、パルス「Ｌ」のみが出力され、アナログ出
力は０Ｖとなる。
がＯＮされたとき、またはリセット信号Ｓ1 によってカ
ウンタ１６の初期値は−２．０にセットされる。この初
期値はリミッタ１４によって−１のデータに制限されΔ
Σ変調器１７に入力され、ΔΣ変調器１７ではこのデー
タに基づき、パルス「Ｌ」のみが出力され、アナログ出
力は０Ｖとなる。
【００３０】つぎに時刻ｔ1 でクリップ制御信号が
「Ｌ」となると、カウンタ１６は０．０に向かって小数
点以下の適当なステップでカウントアップを始める。こ
のカウンタ１６から出力されるデジタルデータはリミッ
タ１４によって±１の範囲に限定される。従って時刻ｔ
2 までは−１以下の範囲であり、ΔΣ変調器１７からは
パルス「Ｌ」のみが出力され、アナログ出力は０Ｖであ
る。
「Ｌ」となると、カウンタ１６は０．０に向かって小数
点以下の適当なステップでカウントアップを始める。こ
のカウンタ１６から出力されるデジタルデータはリミッ
タ１４によって±１の範囲に限定される。従って時刻ｔ
2 までは−１以下の範囲であり、ΔΣ変調器１７からは
パルス「Ｌ」のみが出力され、アナログ出力は０Ｖであ
る。
【００３１】時刻ｔ2 からカウンタ１６から出力される
デジタルデータは±１の範囲に入ってくるため、徐々に
パルス「Ｈ」の発生する頻度が多くなり、時刻ｔ3 でカ
ウンタ１６が０．０に達すると、パルス「Ｌ」とパルス
「Ｈ」の発生は同一になる。従って、時刻ｔ2 から時刻
ｔ3 まではアナログ出力は０ＶからＶDD×（１／２）に
向かって上昇する。
デジタルデータは±１の範囲に入ってくるため、徐々に
パルス「Ｈ」の発生する頻度が多くなり、時刻ｔ3 でカ
ウンタ１６が０．０に達すると、パルス「Ｌ」とパルス
「Ｈ」の発生は同一になる。従って、時刻ｔ2 から時刻
ｔ3 まではアナログ出力は０ＶからＶDD×（１／２）に
向かって上昇する。
【００３２】時刻ｔ3 からクリップ制御信号が「Ｈ」と
なる時刻ｔ4 までが定常状態であり、アナログ出力はＶ
DD×（１／２）を維持する。この電位が入力されるデジ
タルデータの動作中央になる。
なる時刻ｔ4 までが定常状態であり、アナログ出力はＶ
DD×（１／２）を維持する。この電位が入力されるデジ
タルデータの動作中央になる。
【００３３】つぎに、時刻ｔ4 でクリップ制御信号が
「Ｈ」となると、カウンタ１６か０．０から−２．０に
向かってカウントダウンを開始する。リミッタ１４の制
限範囲内である−１までは、アナログ出力はＶDD×（１
／２）から０Ｖに向かって下降し、この０Ｖになる時刻
ｔ5 まで、徐々にパルス「Ｈ」の発生する頻度が少なく
なる。
「Ｈ」となると、カウンタ１６か０．０から−２．０に
向かってカウントダウンを開始する。リミッタ１４の制
限範囲内である−１までは、アナログ出力はＶDD×（１
／２）から０Ｖに向かって下降し、この０Ｖになる時刻
ｔ5 まで、徐々にパルス「Ｈ」の発生する頻度が少なく
なる。
【００３４】時刻ｔ5 からはカウンタ１６のカウントは
−１以下になり、時刻ｔ6 でのカウント値−２．０ま
で、さらには時刻ｔ7 の電源のＯＦＦ時まで、リミッタ
１４の制限により、デジタルデータの−１がΔΣ変調器
１７に入力され、アナログ出力は０Ｖを出しつづける。
ここで、ΔΣ変調器１７に対する下限の−１．０という
値は過大入力であるため、前述したようにΔΣ変調器１
７内のリミッタが動作して低次特性に移行し、発振を回
避することになる。
−１以下になり、時刻ｔ6 でのカウント値−２．０ま
で、さらには時刻ｔ7 の電源のＯＦＦ時まで、リミッタ
１４の制限により、デジタルデータの−１がΔΣ変調器
１７に入力され、アナログ出力は０Ｖを出しつづける。
ここで、ΔΣ変調器１７に対する下限の−１．０という
値は過大入力であるため、前述したようにΔΣ変調器１
７内のリミッタが動作して低次特性に移行し、発振を回
避することになる。
【００３５】さて、つぎに上述したカウンタ１６の働き
により、電源投入時、および電源遮断時の入力されるデ
ジタルデータの制御動作について説明する。
により、電源投入時、および電源遮断時の入力されるデ
ジタルデータの制御動作について説明する。
【００３６】まず、電源投入時について図５を参照して
説明する。図５（ａ）はカウンタ１６が−２．０から
０．０に向かって、時刻ｔ1 でカウントを開始、時刻ｔ
3 でカウントが終了していることを表している。時刻ｔ
1 から時刻ｔ3 までは、例えば５００ｍｓｅｃ程度とす
る。カウントは小数点以下の細かいステップで行われる
ものであり、時刻ｔ1 から時刻ｔ3 までの斜線は、実際
には細かいステップ状となっている。
説明する。図５（ａ）はカウンタ１６が−２．０から
０．０に向かって、時刻ｔ1 でカウントを開始、時刻ｔ
3 でカウントが終了していることを表している。時刻ｔ
1 から時刻ｔ3 までは、例えば５００ｍｓｅｃ程度とす
る。カウントは小数点以下の細かいステップで行われる
ものであり、時刻ｔ1 から時刻ｔ3 までの斜線は、実際
には細かいステップ状となっている。
【００３７】この状態で図５（ｂ）に示すようにデジタ
ルデータの入力信号があった場合、加算器１５でカウン
タ１６のデジタルデータと加算されることになる。入力
信号は加算器１５に入力される前に、±１の振幅範囲が
±０．６の範囲に制限され、これが−２．０から０．０
の範囲のカウンタ１６のデジタルデータと加算されるた
め、時刻ｔ1 付近では合成されたデータは−１．０より
も小さいことになる。この−１．０よりも小さいデータ
は制限幅が±１のリミッタ１４によって−１．０に限定
され、暫く−１．０が続いた後、徐々に、時刻ｔ3 での
カウントが終了に向けて、入力信号が現れ、時刻ｔ3 で
０を動作中央とした信号がリミッタ１４から出力され、
ΔΣ変調器１７に入力される。
ルデータの入力信号があった場合、加算器１５でカウン
タ１６のデジタルデータと加算されることになる。入力
信号は加算器１５に入力される前に、±１の振幅範囲が
±０．６の範囲に制限され、これが−２．０から０．０
の範囲のカウンタ１６のデジタルデータと加算されるた
め、時刻ｔ1 付近では合成されたデータは−１．０より
も小さいことになる。この−１．０よりも小さいデータ
は制限幅が±１のリミッタ１４によって−１．０に限定
され、暫く−１．０が続いた後、徐々に、時刻ｔ3 での
カウントが終了に向けて、入力信号が現れ、時刻ｔ3 で
０を動作中央とした信号がリミッタ１４から出力され、
ΔΣ変調器１７に入力される。
【００３８】図５（ｃ）はΔΣ変調器１７の出力であっ
て、上述したリミッタ１４からの出力を受けて、電源電
圧ＶDDの１／２を動作中央とした、徐々にレベルが上昇
してくるアナログ信号が得られることを示している。こ
のように所定の時間内、例えば５００ｍｓｅｃで０Ｖか
ら動作電圧まで徐々に上昇させることができるので、電
源投入時においてスピーカからノイズを発生することが
なくなり、聴感上も好ましいものが実現する。尚、リセ
ット機能を有する装置で、リセット解除後の動作につい
ても上述したことと同様に構成して、その効果を得るこ
とができるものである。
て、上述したリミッタ１４からの出力を受けて、電源電
圧ＶDDの１／２を動作中央とした、徐々にレベルが上昇
してくるアナログ信号が得られることを示している。こ
のように所定の時間内、例えば５００ｍｓｅｃで０Ｖか
ら動作電圧まで徐々に上昇させることができるので、電
源投入時においてスピーカからノイズを発生することが
なくなり、聴感上も好ましいものが実現する。尚、リセ
ット機能を有する装置で、リセット解除後の動作につい
ても上述したことと同様に構成して、その効果を得るこ
とができるものである。
【００３９】つぎに、電源遮断時について図６を参照し
て説明する。図６（ａ）はカウンタ１６が０．０から−
２．０に向かって、時刻ｔ4 でカウントダウンを開始、
時刻ｔ6 で終了していることを表している。時刻ｔ4 か
ら時刻ｔ6 までは、例えば５００ｍｓｅｃ程度とする。
カウントダウンは小数点以下の細かいステップで行われ
るものであり、時刻ｔ4 から時刻ｔ6 までの斜線は、実
際には細かいステップ状となっている。
て説明する。図６（ａ）はカウンタ１６が０．０から−
２．０に向かって、時刻ｔ4 でカウントダウンを開始、
時刻ｔ6 で終了していることを表している。時刻ｔ4 か
ら時刻ｔ6 までは、例えば５００ｍｓｅｃ程度とする。
カウントダウンは小数点以下の細かいステップで行われ
るものであり、時刻ｔ4 から時刻ｔ6 までの斜線は、実
際には細かいステップ状となっている。
【００４０】時刻ｔ4 以前では図６（ｂ）に示すように
デジタルデータの入力信号があった場合、加算器１５で
はカウンタ１６のデジタルデータの０が加算されるた
め、その動作中央は変動がなく、通常の入力信号がリミ
ッタ１４から出力される。時刻ｔ4 で電源遮断等の操作
があり、クリップ制御信号Ｓ2 により、出力を停止する
動作が行われた場合、カウンタ１６は０．０から−２．
０に向かってカウントダウンを開始し、刻々のカウント
値が加算器１５で入力信号に加算される。
デジタルデータの入力信号があった場合、加算器１５で
はカウンタ１６のデジタルデータの０が加算されるた
め、その動作中央は変動がなく、通常の入力信号がリミ
ッタ１４から出力される。時刻ｔ4 で電源遮断等の操作
があり、クリップ制御信号Ｓ2 により、出力を停止する
動作が行われた場合、カウンタ１６は０．０から−２．
０に向かってカウントダウンを開始し、刻々のカウント
値が加算器１５で入力信号に加算される。
【００４１】この場合、±１の振幅範囲を有する入力信
号はリミッタ１３で±０．６の範囲に制限され、これが
０．０から−２．０の範囲のカウンタ１６のデジタルデ
ータと加算されるため、時刻ｔ6 付近では合成されたデ
ータは−１．０よりも小さいことになる。この−１．０
よりも小さいデータは制限幅が±１のリミッタ１４によ
って−１．０に限定され、最終的には合成された信号は
−１．０に固定されることになり、このような信号がΔ
Σ変調器１７に入力されることになる。
号はリミッタ１３で±０．６の範囲に制限され、これが
０．０から−２．０の範囲のカウンタ１６のデジタルデ
ータと加算されるため、時刻ｔ6 付近では合成されたデ
ータは−１．０よりも小さいことになる。この−１．０
よりも小さいデータは制限幅が±１のリミッタ１４によ
って−１．０に限定され、最終的には合成された信号は
−１．０に固定されることになり、このような信号がΔ
Σ変調器１７に入力されることになる。
【００４２】図６（ｃ）はΔΣ変調器１７の出力であっ
て、上述したリミッタ１４からの出力を受けて、電源電
圧ＶDDの１／２を動作中央とした信号から、徐々に０Ｖ
に向かって下降するアナログ信号が得られることを示し
ている。このように所定の時間内、例えば５００ｍｓｅ
ｃで動作電圧から０Ｖまで徐々に下降させることができ
るので、電源遮断時においてスピーカからノイズを発生
することがなくなり、聴感上も好ましいものが実現す
る。
て、上述したリミッタ１４からの出力を受けて、電源電
圧ＶDDの１／２を動作中央とした信号から、徐々に０Ｖ
に向かって下降するアナログ信号が得られることを示し
ている。このように所定の時間内、例えば５００ｍｓｅ
ｃで動作電圧から０Ｖまで徐々に下降させることができ
るので、電源遮断時においてスピーカからノイズを発生
することがなくなり、聴感上も好ましいものが実現す
る。
【００４３】尚、本実施の形態例ではＤ／Ａ変換後の直
流レベルを零から電源電圧の１／２に、または電源電圧
の１／２から零に徐々に変化させているがこれに限るこ
とはなく、第１の直流値と第２の直流値とを用途により
任意のレベルに設定できるものでもよい。
流レベルを零から電源電圧の１／２に、または電源電圧
の１／２から零に徐々に変化させているがこれに限るこ
とはなく、第１の直流値と第２の直流値とを用途により
任意のレベルに設定できるものでもよい。
【００４４】
【発明の効果】以上、詳細に説明したように、本発明の
Ｄ／Ａコンバータによると、電源投入時、またはリセッ
ト解除時に零レベルから電源電圧の１／２の電圧レベル
まで、徐々に入力信号の動作中央レベルを設定し、ま
た、電源遮断時に電源電圧の１／２の電圧レベルから零
レベルまで、徐々に低下させるので、電源投入時、リセ
ット解除時、電源遮断時にノイズ発生を防止し、聴感上
好ましく、また、スピーカの破損を防止することができ
る。
Ｄ／Ａコンバータによると、電源投入時、またはリセッ
ト解除時に零レベルから電源電圧の１／２の電圧レベル
まで、徐々に入力信号の動作中央レベルを設定し、ま
た、電源遮断時に電源電圧の１／２の電圧レベルから零
レベルまで、徐々に低下させるので、電源投入時、リセ
ット解除時、電源遮断時にノイズ発生を防止し、聴感上
好ましく、また、スピーカの破損を防止することができ
る。
【図１】 本発明にかかわるΔΣ変調器を用いたＤ／Ａ
コンバータのブロック図である。
コンバータのブロック図である。
【図２】 ΔΣ変調器の構成例を示す図である。
【図３】 本発明にかかわるＤ／Ａコンバータの動作を
示すタイムチャートである。
示すタイムチャートである。
【図４】 ΔΣ変調器の動作を示すタイムチャートであ
る。
る。
【図５】 本発明にかかわるＤ／Ａコンバータの、電源
投入時の動作について説明するための図である。
投入時の動作について説明するための図である。
【図６】 本発明にかかわるＤ／Ａコンバータの、電源
遮断時の動作について説明するための図である。
遮断時の動作について説明するための図である。
【図７】 従来のΔΣ変調器を用いたＤ／Ａコンバータ
の動作を示すタイムチャートである。
の動作を示すタイムチャートである。
【図８】 従来のΔΣ変調器を用いたＤ／Ａコンバータ
の動作を示すタイムチャートである。
の動作を示すタイムチャートである。
【図９】 ΔΣ変調器の入力レベルと変調率の関係を示
す図である。
す図である。
１…Ｄ／Ａコンバータ、１１…デジタルフィルタ、１２
…減衰器、１３，１４…リミッタ、１５…加算器、１６
…カウンタ、１７…ΔΣ変調器、１８…波形整形回路、
２１〜２４…積分器、２５〜２７，３１〜３４…係数
器、５１〜５８…加算器、６１〜６４…リミッタ
…減衰器、１３，１４…リミッタ、１５…加算器、１６
…カウンタ、１７…ΔΣ変調器、１８…波形整形回路、
２１〜２４…積分器、２５〜２７，３１〜３４…係数
器、５１〜５８…加算器、６１〜６４…リミッタ
Claims (5)
- 【請求項１】 入力されたデジタル信号をアナログ信号
に変換するＤ／Ａコンバータにおいて、 ΔΣ変調手段と、 所定の直流値に対応したデジタル信号を発生するデジタ
ル信号発生手段と、 前記入力されたデジタル信号と前記デジタル信号発生手
段により発生されたデジタル信号とを加算する加算手段
とを有し、前記加算手段により加算されたデジタル信号
を前記ΔΣ変調手段に入力してアナログ信号に変換する
ことを特徴とするＤ／Ａコンバータ。 - 【請求項２】 前記ΔΣ変調手段は複数の次数特性を有
し、入力信号の大きさに応じて所定の次数が選択される
ΔΣ変調手段であることを特徴とする、請求項１に記載
のＤ／Ａコンバータ。 - 【請求項３】 前記デジタル信号発生手段は、 第１の直流値から第２の直流値に暫時移行するデジタル
信号を発生することを特徴とする、請求項１に記載のＤ
／Ａコンバータ。 - 【請求項４】 電源投入時には、 前記第１の直流値はＤ／Ａ変換後において零となる値で
あり、 且つ、前記第２の直流値はＤ／Ａ変換後において電源電
圧ＶDDの略１／２となる値であることを特徴とする、請
求項３に記載のＤ／Ａコンバータ。 - 【請求項５】 電源遮断時には、 前記第１の直流値はＤ／Ａ変換後において電源電圧ＶDD
の略１／２となる値であり、 且つ、前記第２の直流値はＤ／Ａ変換後において零とな
る値であることを特徴とする、請求項３に記載のＤ／Ａ
コンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3448099A JP2000236259A (ja) | 1999-02-12 | 1999-02-12 | Ｄ／ａコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3448099A JP2000236259A (ja) | 1999-02-12 | 1999-02-12 | Ｄ／ａコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000236259A true JP2000236259A (ja) | 2000-08-29 |
Family
ID=12415425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3448099A Pending JP2000236259A (ja) | 1999-02-12 | 1999-02-12 | Ｄ／ａコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000236259A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010263483A (ja) * | 2009-05-08 | 2010-11-18 | Sony Corp | Δς変調器 |
| WO2013136676A1 (ja) * | 2012-03-14 | 2013-09-19 | パナソニック株式会社 | アナログ－デジタル変換回路及びその駆動方法 |
-
1999
- 1999-02-12 JP JP3448099A patent/JP2000236259A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010263483A (ja) * | 2009-05-08 | 2010-11-18 | Sony Corp | Δς変調器 |
| WO2013136676A1 (ja) * | 2012-03-14 | 2013-09-19 | パナソニック株式会社 | アナログ－デジタル変換回路及びその駆動方法 |
| US8912941B2 (en) | 2012-03-14 | 2014-12-16 | Panasonic Corporation | Analog-digital conversion circuit and method for driving the same |
| JPWO2013136676A1 (ja) * | 2012-03-14 | 2015-08-03 | パナソニックＩｐマネジメント株式会社 | アナログ−デジタル変換回路及びその駆動方法 |
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