JP2000236025A - クロックスキュー調整回路およびクロックスキュー調整回路のレイアウト設計方法 - Google Patents
クロックスキュー調整回路およびクロックスキュー調整回路のレイアウト設計方法Info
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- JP2000236025A JP2000236025A JP11036398A JP3639899A JP2000236025A JP 2000236025 A JP2000236025 A JP 2000236025A JP 11036398 A JP11036398 A JP 11036398A JP 3639899 A JP3639899 A JP 3639899A JP 2000236025 A JP2000236025 A JP 2000236025A
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Abstract
(57)【要約】
【課題】 省スペース化を可能にし、製造が容易であっ
て、さらに温度，電源電圧，プロセスばらつきの変動が
あってもクロックスキューの削減を可能にする。 【解決手段】 電源幹線１１４下の任意の複数のバッフ
ァを相互接続することにより遅延回路ツリー１１２，１
１３を構成し、この遅延回路ツリー１１２，１１３を経
由してマクロセル１０４，１０５にクロック信号を供給
する。このため、遅延回路のための余分な面積が不要と
なり、遅延させるクロック信号線が階層にまたがらない
ため、遅延計算，レイアウト検証が容易になる。
て、さらに温度，電源電圧，プロセスばらつきの変動が
あってもクロックスキューの削減を可能にする。 【解決手段】 電源幹線１１４下の任意の複数のバッフ
ァを相互接続することにより遅延回路ツリー１１２，１
１３を構成し、この遅延回路ツリー１１２，１１３を経
由してマクロセル１０４，１０５にクロック信号を供給
する。このため、遅延回路のための余分な面積が不要と
なり、遅延させるクロック信号線が階層にまたがらない
ため、遅延計算，レイアウト検証が容易になる。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路の設計技
術に関し、特に、クロックスキュー調整回路およびクロ
ックスキュー調整回路のレイアウト設計方法に関する。
術に関し、特に、クロックスキュー調整回路およびクロ
ックスキュー調整回路のレイアウト設計方法に関する。
【０００２】
【従来の技術】集積回路内のクロック信号遅延差である
クロックスキューが、集積回路のサイクルタイムの無駄
時間になることが知られている。論理ゲートからなる複
数の回路ブロックと多数のマクロセルとを含む集積回路
では、内部の回路構成に応じて、クロック線長，クロッ
ク信号線に接続された負荷容量，クロックツリーのバッ
ファ段数が異なるため、集積回路全体のクロックスキュ
ーを低減することが課題になっている。
クロックスキューが、集積回路のサイクルタイムの無駄
時間になることが知られている。論理ゲートからなる複
数の回路ブロックと多数のマクロセルとを含む集積回路
では、内部の回路構成に応じて、クロック線長，クロッ
ク信号線に接続された負荷容量，クロックツリーのバッ
ファ段数が異なるため、集積回路全体のクロックスキュ
ーを低減することが課題になっている。
【０００３】この対策のため、特開平１０−１１１６１
４号公報には、各マクロセル内にクロックスキュー調整
用のバッファを備え、クロック信号を遅らせることによ
りスキュー調整を行う構成が記載されている。
４号公報には、各マクロセル内にクロックスキュー調整
用のバッファを備え、クロック信号を遅らせることによ
りスキュー調整を行う構成が記載されている。
【０００４】図５は従来のスキュー調整回路の概略構成
図である。図５において、１０１は集積回路装置、１０
２は論理ゲートにより構成された回路ブロックであっ
て、クロック分配のためのクロックツリー１０３を内部
に備えている。１０４，１０５はＲＡＭ，ＲＯＭ，ＤＡ
変換器などにより構成されたマクロセルであり、スキュ
ー調整用の遅延セルであるバッファ１０６，１０７を内
部に備えている。バッファ１０６，１０７の段数を変更
することにより、マクロセル１０４，１０５のクロック
遅延を回路ブロック１０２のクロックツリー１０３の遅
延と等しくさせている。
図である。図５において、１０１は集積回路装置、１０
２は論理ゲートにより構成された回路ブロックであっ
て、クロック分配のためのクロックツリー１０３を内部
に備えている。１０４，１０５はＲＡＭ，ＲＯＭ，ＤＡ
変換器などにより構成されたマクロセルであり、スキュ
ー調整用の遅延セルであるバッファ１０６，１０７を内
部に備えている。バッファ１０６，１０７の段数を変更
することにより、マクロセル１０４，１０５のクロック
遅延を回路ブロック１０２のクロックツリー１０３の遅
延と等しくさせている。
【０００５】
【発明が解決しようとする課題】しかしながら、前記従
来のスキュー調整回路では、マクロセル１０４，１０５
内にスキュー調整用のバッファ１０６，１０７を備える
ため、回路面積が大きくなるという課題があった。ま
た、スキュー調整用のバッファ１０６，１０７によっ
て、クロック信号に対する他信号のセットアップ時間／
ホールド時間が異なるため、遅延計算に用いるマクロセ
ルの登録遅延値をクロックスキューの調整時間に応じて
変更しなければならないという課題があった。
来のスキュー調整回路では、マクロセル１０４，１０５
内にスキュー調整用のバッファ１０６，１０７を備える
ため、回路面積が大きくなるという課題があった。ま
た、スキュー調整用のバッファ１０６，１０７によっ
て、クロック信号に対する他信号のセットアップ時間／
ホールド時間が異なるため、遅延計算に用いるマクロセ
ルの登録遅延値をクロックスキューの調整時間に応じて
変更しなければならないという課題があった。
【０００６】さらに、前記のようなクロックスキューの
調整回路の構成は、対話的な方法によってバッファサイ
ズ，段数の変更，検証が進められるため人手設計となっ
ており、自動化が困難であった。
調整回路の構成は、対話的な方法によってバッファサイ
ズ，段数の変更，検証が進められるため人手設計となっ
ており、自動化が困難であった。
【０００７】なお、マクロセル１０４，１０５内ではな
く、論理回路ブロック１０２の一部に設けた遅延セル用
のバッファを用いてスキュー調整するなどの方法が考え
られるが、クロック信号線が複数階層にまたがって配線
されるため、レイアウト後の遅延計算、あるいはレイア
ウト検証が煩雑になり、設計工数が大きくなるという課
題もあった。
く、論理回路ブロック１０２の一部に設けた遅延セル用
のバッファを用いてスキュー調整するなどの方法が考え
られるが、クロック信号線が複数階層にまたがって配線
されるため、レイアウト後の遅延計算、あるいはレイア
ウト検証が煩雑になり、設計工数が大きくなるという課
題もあった。
【０００８】さらに、クロック信号線の遅延は配線遅延
とゲート遅延の和であるのに対して、前記従来の回路で
はゲート遅延のみでスキューを調整している。したがっ
て、温度，電源電圧，プロセスばらつきの特定条件下で
はクロックスキューが小さくなるが、これらが変動する
と配線遅延とゲート遅延との構成比が異なるため、クロ
ックスキューが大きくなるという課題があった。
とゲート遅延の和であるのに対して、前記従来の回路で
はゲート遅延のみでスキューを調整している。したがっ
て、温度，電源電圧，プロセスばらつきの特定条件下で
はクロックスキューが小さくなるが、これらが変動する
と配線遅延とゲート遅延との構成比が異なるため、クロ
ックスキューが大きくなるという課題があった。
【０００９】本発明の目的は、前記従来の課題を解決
し、省スペース化を可能にし、製造が容易になり、さら
にクロックスキューの削減を可能にするクロックスキュ
ー調整回路およびそのレイアウト設計方法を提供するこ
とにある。
し、省スペース化を可能にし、製造が容易になり、さら
にクロックスキューの削減を可能にするクロックスキュ
ー調整回路およびそのレイアウト設計方法を提供するこ
とにある。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明のクロックスキュー調整回路は、集積回路装
置の電源幹線の下に複数の駆動回路を備え、前記複数の
駆動回路における任意の駆動回路を相互接続することに
より遅延回路を構成し、遅延回路を経由してマクロセル
にクロック信号を供給するものである。
め、本発明のクロックスキュー調整回路は、集積回路装
置の電源幹線の下に複数の駆動回路を備え、前記複数の
駆動回路における任意の駆動回路を相互接続することに
より遅延回路を構成し、遅延回路を経由してマクロセル
にクロック信号を供給するものである。
【００１１】また本発明は、前記クロックスキュー調整
回路において、接続する任意の駆動回路のサイズまたは
段数またはファンアウト数または配線長または配線幅を
制御することにより、遅延回路の遅延を回路ブロックの
クロック遅延と同一となるように調整するものである。
回路において、接続する任意の駆動回路のサイズまたは
段数またはファンアウト数または配線長または配線幅を
制御することにより、遅延回路の遅延を回路ブロックの
クロック遅延と同一となるように調整するものである。
【００１２】さらに本発明は、前記クロックスキュー調
整回路において、回路ブロック内に構成したクロックツ
リーの駆動回路サイズまたは駆動回路段数またはファン
アウト数または配線長または配線幅の少なくとも一部
と、遅延回路を構成する駆動回路のサイズまたは段数ま
たはファンアウト数または配線長または配線幅とが、略
等しくなるように前記駆動回路を接続するものである。
整回路において、回路ブロック内に構成したクロックツ
リーの駆動回路サイズまたは駆動回路段数またはファン
アウト数または配線長または配線幅の少なくとも一部
と、遅延回路を構成する駆動回路のサイズまたは段数ま
たはファンアウト数または配線長または配線幅とが、略
等しくなるように前記駆動回路を接続するものである。
【００１３】また、本発明のクロックスキュー調整回路
のレイアウト設計方法は、回路ブロックとマクロセルの
配置後の空き領域内に複数の駆動回路群を配置する工程
と、回路ブロック内に構成したクロックツリーの駆動回
路のサイズまたは段数または配線長または配線幅からな
る接続情報を抽出する工程と、駆動回路群内の任意の駆
動回路を相互接続しかつ接続情報と同様または一部の接
続情報を有する遅延回路をレイアウトする工程と、前記
駆動回路群上に前記集積回路装置の電源幹線を配線する
とともに前記遅延回路に電源を供給する配線工程とを備
えたものである。
のレイアウト設計方法は、回路ブロックとマクロセルの
配置後の空き領域内に複数の駆動回路群を配置する工程
と、回路ブロック内に構成したクロックツリーの駆動回
路のサイズまたは段数または配線長または配線幅からな
る接続情報を抽出する工程と、駆動回路群内の任意の駆
動回路を相互接続しかつ接続情報と同様または一部の接
続情報を有する遅延回路をレイアウトする工程と、前記
駆動回路群上に前記集積回路装置の電源幹線を配線する
とともに前記遅延回路に電源を供給する配線工程とを備
えたものである。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。
を参照して説明する。
【００１５】まず、集積回路装置内部におけるクロック
バッファの配置について説明する。図１は本発明に係る
クロックスキュー調整回路の一実施形態を説明するため
の集積回路装置の概略構成図であって、１０１は集積回
路装置、１０２は論理ゲートで構成された論理回路ブロ
ックであり、クロック分配のためのクロックツリー１０
３を内部に備えている。１０４，１０５はＲＡＭ，ＲＯ
Ｍ，ＤＡ変換器などにより構成されたマクロセルであ
る。１１０，１１１は、集積回路装置の電源幹線１１４
の下に設けられたクロックスキュー調整用のバッファ群
からなる遅延回路ブロックである。遅延回路ブロック１
１０，１１１の中の任意のバッファを相互接続すること
により、回路ブロック１０２のクロックツリー１０３の
遅延と等しい遅延を発生させる遅延回路（以下、遅延回
路ツリーという）１１２，１１３を構成する。クロック
信号は、遅延回路ツリー１１２，１１３を経由してクロ
ックスキューの調整が行われた後に、クロック信号がマ
クロセル１０４，１０５に供給される構成である。
バッファの配置について説明する。図１は本発明に係る
クロックスキュー調整回路の一実施形態を説明するため
の集積回路装置の概略構成図であって、１０１は集積回
路装置、１０２は論理ゲートで構成された論理回路ブロ
ックであり、クロック分配のためのクロックツリー１０
３を内部に備えている。１０４，１０５はＲＡＭ，ＲＯ
Ｍ，ＤＡ変換器などにより構成されたマクロセルであ
る。１１０，１１１は、集積回路装置の電源幹線１１４
の下に設けられたクロックスキュー調整用のバッファ群
からなる遅延回路ブロックである。遅延回路ブロック１
１０，１１１の中の任意のバッファを相互接続すること
により、回路ブロック１０２のクロックツリー１０３の
遅延と等しい遅延を発生させる遅延回路（以下、遅延回
路ツリーという）１１２，１１３を構成する。クロック
信号は、遅延回路ツリー１１２，１１３を経由してクロ
ックスキューの調整が行われた後に、クロック信号がマ
クロセル１０４，１０５に供給される構成である。
【００１６】この回路構成の利点は、遅延回路ツリー１
１２，１１３を、電源幹線１１４の下に配置された任意
のバッファを使って構成することができることである。
遅延回路ブロック１１０，１１１に、クロックツリー１
０３を構成するバッファと同種類のバッファをはじめ、
複数サイズのバッファを用意すれば、任意のバッファサ
イズ，バッファ段数，配線長，配線幅，ファンアウト数
からなる遅延回路ツリーを構成することができる。
１２，１１３を、電源幹線１１４の下に配置された任意
のバッファを使って構成することができることである。
遅延回路ブロック１１０，１１１に、クロックツリー１
０３を構成するバッファと同種類のバッファをはじめ、
複数サイズのバッファを用意すれば、任意のバッファサ
イズ，バッファ段数，配線長，配線幅，ファンアウト数
からなる遅延回路ツリーを構成することができる。
【００１７】図２は遅延回路ツリー１１２，１１３を回
路ブロック１０２のクロックツリー１０３と類似させた
回路の構成例を示している。なお、図２において、図１
にて説明した部材と同一構成の部材には同一の符号を記
す。また、ツリー内での段数をバッファ中のかっこ内の
数字で記し、未使用のバッファは（Ｕ）と記している。
路ブロック１０２のクロックツリー１０３と類似させた
回路の構成例を示している。なお、図２において、図１
にて説明した部材と同一構成の部材には同一の符号を記
す。また、ツリー内での段数をバッファ中のかっこ内の
数字で記し、未使用のバッファは（Ｕ）と記している。
【００１８】図２において、クロックツリー１０３と遅
延回路ツリー１１２，１１３とは同様の回路構成のた
め、温度，電源電圧による環境変動、あるいはプロセス
ばらつきによる素子特性が変動しても、ゲート遅延と配
線遅延は同じように変わるため、クロックスキューの変
動を小さくすることができる。実際のクロックツリー内
での配線長はバッファ毎に異なるが、この対応のために
は平均値あるいは最頻値を用いるなどの方法を採ればよ
い。また配線構造の差異あるいは最終段の負荷容量の差
のため、配線長を同一にしてもクロックツリーと遅延回
路ツリーの遅延差が発生するが、その場合には、配線長
あるいはバッファサイズを変更するなどの微調整をすれ
ばよい。
延回路ツリー１１２，１１３とは同様の回路構成のた
め、温度，電源電圧による環境変動、あるいはプロセス
ばらつきによる素子特性が変動しても、ゲート遅延と配
線遅延は同じように変わるため、クロックスキューの変
動を小さくすることができる。実際のクロックツリー内
での配線長はバッファ毎に異なるが、この対応のために
は平均値あるいは最頻値を用いるなどの方法を採ればよ
い。また配線構造の差異あるいは最終段の負荷容量の差
のため、配線長を同一にしてもクロックツリーと遅延回
路ツリーの遅延差が発生するが、その場合には、配線長
あるいはバッファサイズを変更するなどの微調整をすれ
ばよい。
【００１９】なお、本実施形態の構成では、クロックツ
リー１０３のバッファ段数，バッファサイズ，ファンア
ウト，バッファ間の接続配線長が自明であるものとして
いるが、通常、ブロック内のレイアウト設計が終了して
から、ブロック間のレイアウトを実施するため、妥当な
仮定と言える。
リー１０３のバッファ段数，バッファサイズ，ファンア
ウト，バッファ間の接続配線長が自明であるものとして
いるが、通常、ブロック内のレイアウト設計が終了して
から、ブロック間のレイアウトを実施するため、妥当な
仮定と言える。
【００２０】遅延回路ツリー１１０，１１１は、クロッ
クツリー１０３のすべてのバッファを設置する必要はな
い。図２に示すように、遅延を決める主要部分のバッフ
ァのみを設置し相互接続すればよい。したがって、遅延
回路ツリー１１２，１１３は論理回路ブロック１０２内
のクロックツリー１０３と比較して小さな面積にて実現
できる。
クツリー１０３のすべてのバッファを設置する必要はな
い。図２に示すように、遅延を決める主要部分のバッフ
ァのみを設置し相互接続すればよい。したがって、遅延
回路ツリー１１２，１１３は論理回路ブロック１０２内
のクロックツリー１０３と比較して小さな面積にて実現
できる。
【００２１】自動配置配線を用いれば、前記ツリー構成
条件を設計制約として遅延回路ブロック１１０，１１１
に与え、遅延回路ツリー１１２，１１３を構成すること
ができる。従来では人手によってスキュー調整をしてい
たのに対して、本実施形態では自動化が可能なため、設
計工数の削減が可能になる。
条件を設計制約として遅延回路ブロック１１０，１１１
に与え、遅延回路ツリー１１２，１１３を構成すること
ができる。従来では人手によってスキュー調整をしてい
たのに対して、本実施形態では自動化が可能なため、設
計工数の削減が可能になる。
【００２２】また、本実施形態では、遅延回路ブロック
１１０，１１１をあらかじめ独立階層の回路として定義
しておき、論理回路ブロック１１０，１１１あるいはマ
クロセル１０４，１０５の未配置領域に配置する。この
未配置領域は、チップ全体のレイアウトを行う際に、電
源幹線１１４の配線領域となる場合が多い。したがっ
て、遅延回路設置のために余分な面積を必要とせず、ま
た、電源幹線１１４を配線することにより遅延回路ブロ
ック１１０，１１１への電源供給が可能になる。また、
入出力のピン名，ピン配置をあらかじめ決めておき、内
部の接続情報のみを変更して遅延回路ツリー１１２，１
１３を構成すれば、遅延回路ツリー１１２，１１３を独
立のレイアウト階層および論理階層に割り当てることが
できるため、遅延回路を含む遅延計算あるいは論理・レ
イアウト検証を階層間にまたがらずに実施することがで
きるため、設計工数の削減が可能になる。
１１０，１１１をあらかじめ独立階層の回路として定義
しておき、論理回路ブロック１１０，１１１あるいはマ
クロセル１０４，１０５の未配置領域に配置する。この
未配置領域は、チップ全体のレイアウトを行う際に、電
源幹線１１４の配線領域となる場合が多い。したがっ
て、遅延回路設置のために余分な面積を必要とせず、ま
た、電源幹線１１４を配線することにより遅延回路ブロ
ック１１０，１１１への電源供給が可能になる。また、
入出力のピン名，ピン配置をあらかじめ決めておき、内
部の接続情報のみを変更して遅延回路ツリー１１２，１
１３を構成すれば、遅延回路ツリー１１２，１１３を独
立のレイアウト階層および論理階層に割り当てることが
できるため、遅延回路を含む遅延計算あるいは論理・レ
イアウト検証を階層間にまたがらずに実施することがで
きるため、設計工数の削減が可能になる。
【００２３】以上説明したように、本実施形態によれ
ば、電源幹線１１４下の任意のバッファ回路を相互接続
することにより遅延回路ツリー１１２，１１３を構成
し、この遅延回路１１２，１１３を経由してマクロセル
１０４，１０５にクロック信号を供給する。したがっ
て、遅延回路ツリー１１２，１１３を設置するための余
分な面積が不要であり、遅延回路ブロック１１０，１１
１を独立の設計階層で構成するためクロック信号線が階
層にまたがらず、遅延計算，レイアウト検証が容易であ
るという利点がある。
ば、電源幹線１１４下の任意のバッファ回路を相互接続
することにより遅延回路ツリー１１２，１１３を構成
し、この遅延回路１１２，１１３を経由してマクロセル
１０４，１０５にクロック信号を供給する。したがっ
て、遅延回路ツリー１１２，１１３を設置するための余
分な面積が不要であり、遅延回路ブロック１１０，１１
１を独立の設計階層で構成するためクロック信号線が階
層にまたがらず、遅延計算，レイアウト検証が容易であ
るという利点がある。
【００２４】また、論理回路ブロック１０２のクロック
ツリー１０３と同様のゲート遅延，配線遅延を有する遅
延回路が構成できるため、電源電圧，温度，プロセス条
件が変動しても、クロック信号線の配線遅延，ゲート遅
延の比が変わりにくく、論理回路ブロック１０２とマク
ロセル１０４，１０５とのクロックスキューを小さくで
きるという利点がある。
ツリー１０３と同様のゲート遅延，配線遅延を有する遅
延回路が構成できるため、電源電圧，温度，プロセス条
件が変動しても、クロック信号線の配線遅延，ゲート遅
延の比が変わりにくく、論理回路ブロック１０２とマク
ロセル１０４，１０５とのクロックスキューを小さくで
きるという利点がある。
【００２５】なお、本実施形態では、クロックツリー１
０３および遅延回路ツリー１１２，１１３を構成する駆
動回路としてバッファを用いたが、インバータを用いた
場合でも同様の構成によりクロックスキューを調整する
ことが可能である。
０３および遅延回路ツリー１１２，１１３を構成する駆
動回路としてバッファを用いたが、インバータを用いた
場合でも同様の構成によりクロックスキューを調整する
ことが可能である。
【００２６】次に本発明に係るクロックスキュー調整回
路のレイアウト設計方法について図面を参照して説明す
る。
路のレイアウト設計方法について図面を参照して説明す
る。
【００２７】図３は本発明を適用した遅延回路ブロック
の遅延回路ツリーのレイアウト設計方法を示したフロー
図、図４はそのレイアウトを示した図である。レイアウ
ト設計の工程を図３，図４を用い、かつ図１を参照して
説明する。
の遅延回路ツリーのレイアウト設計方法を示したフロー
図、図４はそのレイアウトを示した図である。レイアウ
ト設計の工程を図３，図４を用い、かつ図１を参照して
説明する。
【００２８】図３において、３０２は遅延回路ブロック
配置工程であり、論理回路ブロックとマクロセルの未配
置領域に対して、遅延回路ツリーを構成する種々のバッ
ファセル３０１からなる遅延回路ブロックを配置し、そ
のピン位置を決定する。図４（ａ）は遅延セルを配置し
た状態を示す図である。
配置工程であり、論理回路ブロックとマクロセルの未配
置領域に対して、遅延回路ツリーを構成する種々のバッ
ファセル３０１からなる遅延回路ブロックを配置し、そ
のピン位置を決定する。図４（ａ）は遅延セルを配置し
た状態を示す図である。
【００２９】３０３は論理回路ブロック１０２の回路接
続情報、３０４は論理回路ブロック１０２のレイアウト
データを示し、この２つのデータを用いて、クロックツ
リーの接続情報抽出工程３０５において、クロックツリ
ー１０３を構成するバッファサイズ，バッファ段数，配
線長，配線幅，ファンアウト数からなるクロックツリー
の接続情報を解析する。
続情報、３０４は論理回路ブロック１０２のレイアウト
データを示し、この２つのデータを用いて、クロックツ
リーの接続情報抽出工程３０５において、クロックツリ
ー１０３を構成するバッファサイズ，バッファ段数，配
線長，配線幅，ファンアウト数からなるクロックツリー
の接続情報を解析する。
【００３０】前記クロックツリーの接続情報を、遅延回
路ブロック１１０，１１１に対する設計制約としてレイ
アウトツールに与える。セル間配線工程３０６では、設
計制約を基に論理回路ブロック１０２あるいはマクロセ
ル１０４，１０５の未配置領域に配置された遅延回路ブ
ロック１１０，１１１のバッファから、所定のサイズの
バッファを選び、所定のバッファ段数，ファンアウト
数，配線長の遅延回路ツリーを構成するように配線す
る。選択されたバッファを相互接続するとともに、非選
択のバッファの入力端子を電源線またはグランド線に接
続する。
路ブロック１１０，１１１に対する設計制約としてレイ
アウトツールに与える。セル間配線工程３０６では、設
計制約を基に論理回路ブロック１０２あるいはマクロセ
ル１０４，１０５の未配置領域に配置された遅延回路ブ
ロック１１０，１１１のバッファから、所定のサイズの
バッファを選び、所定のバッファ段数，ファンアウト
数，配線長の遅延回路ツリーを構成するように配線す
る。選択されたバッファを相互接続するとともに、非選
択のバッファの入力端子を電源線またはグランド線に接
続する。
【００３１】なお、遅延回路ツリー１１２，１１３には
クロックツリー１０３のすべてのバッファを設置する必
要はなく、遅延を決める主要部分のバッファのみを設置
して相互接続すればよい。したがって、遅延回路ツリー
１１２，１１３は論理回路ブロック１０２内のクロック
ツリー１０３と比較して小さな面積で実現できる。図４
（ｂ）は、バッファ同士を所定の配線長で相互接続する
ことより遅延回路を構成したレイアウト図である。図２
と同様に、ツリー内での段数をバッファ中のかっこ内の
数字で記している。また図４（ｂ）において未使用のバ
ッファは（Ｕ）と記している。
クロックツリー１０３のすべてのバッファを設置する必
要はなく、遅延を決める主要部分のバッファのみを設置
して相互接続すればよい。したがって、遅延回路ツリー
１１２，１１３は論理回路ブロック１０２内のクロック
ツリー１０３と比較して小さな面積で実現できる。図４
（ｂ）は、バッファ同士を所定の配線長で相互接続する
ことより遅延回路を構成したレイアウト図である。図２
と同様に、ツリー内での段数をバッファ中のかっこ内の
数字で記している。また図４（ｂ）において未使用のバ
ッファは（Ｕ）と記している。
【００３２】電源幹線配線工程３０７では、遅延回路ブ
ロック１１０，１１１の上に集積回路装置の電源幹線１
１４を設置する。遅延回路ブロック１１０，１１１は、
あらかじめ電源幹線１１４となる空き領域に配置されて
おり、かつ電源幹線１１４を配線することにより遅延回
路ブロック１１０，１１１に対して電源の供給が可能に
なる。この状態を図４（ｃ）に示す。
ロック１１０，１１１の上に集積回路装置の電源幹線１
１４を設置する。遅延回路ブロック１１０，１１１は、
あらかじめ電源幹線１１４となる空き領域に配置されて
おり、かつ電源幹線１１４を配線することにより遅延回
路ブロック１１０，１１１に対して電源の供給が可能に
なる。この状態を図４（ｃ）に示す。
【００３３】以上説明したように、本実施形態によれ
ば、遅延回路ブロック１１０，１１１の配置工程３０２
により、論理回路ブロック１０２またはマクロセル１０
４，１０５の未配置領域にバッファ群を配置し、セル間
配線工程３０６により、任意のバッファを相互接続して
遅延回路ツリー１１２，１１３を構成し、マクロセル１
０４，１０５にクロック信号を供給する。したがって、
余分な面積が不要であり、遅延回路ブロック１１０，１
１１を独立の設計階層にて構成することができるため、
遅延計算，レイアウト検証が容易であるという利点があ
る。
ば、遅延回路ブロック１１０，１１１の配置工程３０２
により、論理回路ブロック１０２またはマクロセル１０
４，１０５の未配置領域にバッファ群を配置し、セル間
配線工程３０６により、任意のバッファを相互接続して
遅延回路ツリー１１２，１１３を構成し、マクロセル１
０４，１０５にクロック信号を供給する。したがって、
余分な面積が不要であり、遅延回路ブロック１１０，１
１１を独立の設計階層にて構成することができるため、
遅延計算，レイアウト検証が容易であるという利点があ
る。
【００３４】また、クロックツリーの接続情報抽出工程
３０５により、クロックツリー１０３と同様のゲート遅
延，配線遅延を有する遅延回路ツリー１１２，１１３が
構成できるため、電源電圧，温度，プロセス条件が変動
しても、クロック信号線の配線遅延，ゲート遅延の比が
変わりにくく、論理回路ブロック１０２とマクロセル１
０４，１０５とのクロックスキューを小さくできるとい
う利点がある。
３０５により、クロックツリー１０３と同様のゲート遅
延，配線遅延を有する遅延回路ツリー１１２，１１３が
構成できるため、電源電圧，温度，プロセス条件が変動
しても、クロック信号線の配線遅延，ゲート遅延の比が
変わりにくく、論理回路ブロック１０２とマクロセル１
０４，１０５とのクロックスキューを小さくできるとい
う利点がある。
【００３５】なお、本実施形態では、クロックツリー１
０３および遅延回路ツリー１１２，１１３を構成する駆
動回路としてバッファを用いたが、インバータを用いた
場合でも同様の方法でクロックスキューの調整が可能で
ある。
０３および遅延回路ツリー１１２，１１３を構成する駆
動回路としてバッファを用いたが、インバータを用いた
場合でも同様の方法でクロックスキューの調整が可能で
ある。
【００３６】
【発明の効果】以上説明したように、本発明に係わるク
ロックスキューの調整回路によれば、電源幹線下の任意
の複数の駆動回路を相互接続することで遅延回路を構成
し、この遅延回路を経由してマクロセルにクロック信号
を供給するため、遅延回路のための余分な面積が不要で
あり、さらに、遅延させるクロック信号線が階層にまた
がらないため、遅延計算，レイアウト検証が容易にな
る。
ロックスキューの調整回路によれば、電源幹線下の任意
の複数の駆動回路を相互接続することで遅延回路を構成
し、この遅延回路を経由してマクロセルにクロック信号
を供給するため、遅延回路のための余分な面積が不要で
あり、さらに、遅延させるクロック信号線が階層にまた
がらないため、遅延計算，レイアウト検証が容易にな
る。
【００３７】また、相互接続する駆動回路のサイズ，段
数，ファンアウト数，配線長，配線幅を調整したり、論
理回路ブロック中のクロックツリーの構成と略等しくす
ることにより、電源電圧，温度，プロセス条件が変動し
てもクロック信号線の配線遅延，ゲート遅延の比が変わ
りにくく、論理回路ブロックとマクロセルとのクロック
スキューを小さくすることができる。
数，ファンアウト数，配線長，配線幅を調整したり、論
理回路ブロック中のクロックツリーの構成と略等しくす
ることにより、電源電圧，温度，プロセス条件が変動し
てもクロック信号線の配線遅延，ゲート遅延の比が変わ
りにくく、論理回路ブロックとマクロセルとのクロック
スキューを小さくすることができる。
【００３８】本発明に係わるクロックスキュー調整回路
のレイアウト設計方法によれば、駆動回路群の配置工程
により、論理回路ブロックまたはマクロセルの未配置領
域に駆動回路群を配置し、セル間配線工程により任意の
駆動回路を相互接続して遅延回路を構成する。したがっ
て、遅延回路のための余分な面積が不要であり、遅延さ
せるクロック信号線が階層にまたがらないため、遅延計
算，レイアウト検証が容易になる。
のレイアウト設計方法によれば、駆動回路群の配置工程
により、論理回路ブロックまたはマクロセルの未配置領
域に駆動回路群を配置し、セル間配線工程により任意の
駆動回路を相互接続して遅延回路を構成する。したがっ
て、遅延回路のための余分な面積が不要であり、遅延さ
せるクロック信号線が階層にまたがらないため、遅延計
算，レイアウト検証が容易になる。
【００３９】また、接続情報抽出工程により、クロック
ツリーと同様のゲート遅延，配線遅延を有する遅延回路
を構成することができるため、電源電圧，温度，プロセ
ス条件が変動してもクロック信号線の配線遅延，ゲート
遅延の比が変わりにくく、論理回路ブロックとマクロセ
ルとのクロックスキューを小さくすることができる。
ツリーと同様のゲート遅延，配線遅延を有する遅延回路
を構成することができるため、電源電圧，温度，プロセ
ス条件が変動してもクロック信号線の配線遅延，ゲート
遅延の比が変わりにくく、論理回路ブロックとマクロセ
ルとのクロックスキューを小さくすることができる。
【図１】本発明に係るクロックスキュー調整回路の一実
施形態を適用した集積回路装置の概略構成図
施形態を適用した集積回路装置の概略構成図
【図２】本発明の実施形態におけるクロックスキュー調
整回路の構成図
整回路の構成図
【図３】本発明に係るクロックスキュー調整回路のレイ
アウト設計方法の一実施形態を説明するための動作フロ
ー図
アウト設計方法の一実施形態を説明するための動作フロ
ー図
【図４】図３のレイアウト設計方法によるクロックスキ
ュー調整回路のレイアウトを示す図
ュー調整回路のレイアウトを示す図
【図５】従来のスキュー調整回路の概略構成図
１０２ 論理回路ブロック １０３ クロックツリー １０４，１０５ マクロセル １１０，１１１ 遅延回路ブロック １１２，１１３ 遅延回路ツリー １１４ 電源幹線 ３０１ バッファセル ３０２ 遅延回路ブロック配置工程 ３０３ 回路接続情報 ３０４ レイアウトデータ ３０５ クロックツリーの接続情報抽出工程 ３０６ セル間配線工程 ３０７ 電源幹線配線工程
Claims (4)
- 【請求項１】 複数の論理ゲートからなる回路ブロック
とマクロセルとを備えた集積回路装置において、前記回
路ブロックと前記マクロセルとに供給するクロック信号
のクロックスキューの調整回路であって、 前記集積回路装置の電源幹線の下に複数の駆動回路を備
え、前記複数の駆動回路における任意の駆動回路を相互
接続することにより遅延回路を構成し、前記遅延回路を
経由して前記マクロセルにクロック信号を供給すること
を特徴とするクロックスキュー調整回路。 - 【請求項２】 接続する任意の駆動回路のサイズまたは
段数またはファンアウト数または配線長または配線幅を
制御することにより、遅延回路の遅延を回路ブロックの
クロック遅延と同一となるように調整したことを特徴と
する請求項１記載のクロックスキュー調整回路。 - 【請求項３】 回路ブロック内に構成したクロックツリ
ーの駆動回路サイズまたは駆動回路段数またはファンア
ウト数または配線長または配線幅の少なくとも一部と、
遅延回路を構成する駆動回路のサイズまたは段数または
ファンアウト数または配線長または配線幅とが、略等し
くなるように前記遅延回路の駆動回路を接続したことを
特徴とする請求項１記載のクロックスキュー調整回路。 - 【請求項４】 複数の論理ゲートからなる回路ブロック
とマクロセルとを備えた集積回路装置において、前記回
路ブロックと前記マクロセルとに供給するクロック信号
のクロックスキュー調整回路のレイアウト設計方法であ
って、 前記回路ブロックとマクロセルの配置後の空き領域内に
複数の駆動回路群を配置する工程と、前記回路ブロック
内に構成したクロックツリーの駆動回路のサイズまたは
段数または配線長または配線幅からなる接続情報を抽出
する工程と、前記接続情報と同様または一部の接続情報
を有する遅延回路を前記駆動回路群内の任意の駆動回路
を相互接続して形成するセル間配線工程と、前記駆動回
路群上に前記集積回路装置の電源幹線を配線するととも
に前記遅延回路に電源を供給する電源幹線配線工程とを
備えたことを特徴とするクロックスキュー調整回路のレ
イアウト設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11036398A JP2000236025A (ja) | 1999-02-15 | 1999-02-15 | クロックスキュー調整回路およびクロックスキュー調整回路のレイアウト設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11036398A JP2000236025A (ja) | 1999-02-15 | 1999-02-15 | クロックスキュー調整回路およびクロックスキュー調整回路のレイアウト設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000236025A true JP2000236025A (ja) | 2000-08-29 |
Family
ID=12468757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11036398A Pending JP2000236025A (ja) | 1999-02-15 | 1999-02-15 | クロックスキュー調整回路およびクロックスキュー調整回路のレイアウト設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000236025A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022041494A1 (zh) * | 2020-08-28 | 2022-03-03 | 东科半导体(安徽)股份有限公司 | 窄通道布局下宏单元的逻辑输出预导引方法和结构 |
-
1999
- 1999-02-15 JP JP11036398A patent/JP2000236025A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022041494A1 (zh) * | 2020-08-28 | 2022-03-03 | 东科半导体(安徽)股份有限公司 | 窄通道布局下宏单元的逻辑输出预导引方法和结构 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Effective date: 20040713 Free format text: JAPANESE INTERMEDIATE CODE: A7422 |