JP2000232359A

JP2000232359A - 逐次比較ａ／ｄ変換器

Info

Publication number: JP2000232359A
Application number: JP11032828A
Authority: JP
Inventors: Takahiro Yanagi; 孝裕柳
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1999-02-10
Filing date: 1999-02-10
Publication date: 2000-08-22
Anticipated expiration: 2019-02-10
Also published as: JP3896717B2

Abstract

(57)【要約】【課題】電荷再分配型の逐次比較Ａ／Ｄ変換器におい
て、逐次比較動作時に、荷重容量回路からの電荷抜け及
び電荷の誤注入を発生させることなくＡ／Ｄ変換を行う
ことができ、しかも、Ａ／Ｄ変換を高速に行うことがで
きるようにする。【解決手段】荷重容量回路内の全コンデンサに、アナ
ログ入力信号Ｖｉｎと基準電位Ｖref との電位差に対応
した電荷を充電し（サンプリング）、その後、各コンデ
ンサの開放端への接続先を正極側電源線ＡＶＤＤ及び負
極側電源線ＡＶＳＳのいずれにするかを、容量の大きい
コンデンサから順に確定してゆく逐次比較制御を行い、
ＶｉｎのＡ／Ｄ変換値を求めるＡ／Ｄ変換器において、
サンプリング動作の前に、Ｖｉｎが、電源線ＡＶＤＤ−
ＡＶＳＳ間の中間電位Ｖｏよりも大きいか否かを判定
し、その判定結果に基づき、Ｖｉｎ＞Ｖｏであれば、基
準電位Ｖref を中間電位Ｖｏよりも高い第１電位ＶＨに
設定し、Ｖｉｎ≦Ｖｏであれば、基準電位Ｖref を中間
電位Ｖｏよりも低い高い第２電位ＶＬに設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電荷再分配型の逐
次比較Ａ／Ｄ変換器に関する。

【０００２】

【従来の技術】従来より、逐次比較Ａ／Ｄ変換器の一つ
として、荷重容量回路を備えた電荷再分配型のＡ／Ｄ変
換器が知られている。荷重容量回路は、ｎビットのデジ
タル値を得る際には、ｎ＋１個の容量素子（コンデン
サ）にて構成される。そして、図９（ａ）に例示するよ
うに、これらｎ＋１個のコンデンサは、一端が互いに接
続されており、その内、ｎ個（図では３個）のコンデン
サ５２，５４，５６の容量が、基準容量Ｃを２の累乗値
（２⁰，２¹，２²）にて重み付けした容量Ｃ，２Ｃ，
４Ｃに設定され、残りのコンデンサ５０の容量が基準容
量Ｃに設定される。

【０００３】また、荷重容量回路において、各コンデン
サ５０〜５６の接続点は、オペアンプ等からなる比較器
（コンパレータ）６２の反転入力端子（−）に接続さ
れ、各コンデンサ５０〜５６の接続点とは反対側の開放
端は、夫々、ＣＭＯＳトランジスタ等のスイッチング素
子からなる切換部６４を介して、入力線ＩＮＰＵＴを介
して入力されるアナログ入力信号Ｖｉｎ、正の電源線Ａ
ＶＤＤを介して供給される直流電源の正極側電位Ｖｄ
ｄ、及び、負の電源線ＡＶＳＳを介して供給される直流
電源の負極側電位（一般にグランド電位）ＧＮＤの一つ
を選択的に印加できるようにされる。

【０００４】一方、コンパレータ６２の非反転入力端子
（＋）には、基準電位Ｖref が印加されており、更に、
コンパレータ６２の非反転入力端子と反転入力端子との
間には、これら端子間を導通・遮断するためのアナログ
スイッチＳＷ１が設けられる。

【０００５】そして、こうした荷重容量回路を備えた電
荷再分配型の逐次比較Ａ／Ｄ変換器では、図示しないコ
ントローラによる制御の下に、以下の手順で、アナログ
入力信号Ｖｉｎをデジタル値に変換する。即ち、図９
（ｂ）に示す如く、まずアナログスイッチＳＷ１をオン
して、コンパレータ６２の非反転入力端子（延いては各
コンデンサの接続点）に反転入力端子側の基準電位Ｖre
f を印加し、切換部６４を介して、各コンデンサ５０〜
５６の開放端にアナログ入力信号Ｖｉｎを印加すること
により、荷重容量回路内の全コンデンサ５０〜５６に、
アナログ入力信号Ｖｉｎと基準電位Ｖref との電位差
（Ｖｉｎ−Ｖref ）に対応した電荷を蓄積させる、サン
プリング動作を行う。

【０００６】次に、このサンプリング動作が完了する
と、アナログスイッチＳＷ１をオフして、各コンデンサ
５０〜５６の接続点への基準電位Ｖref の印加を遮断す
る。そして、荷重容量回路において容量が２の累乗値に
て重み付けされたｎ個のコンデンサ５２，５４，５６に
対して、容量が最も大きいコンデンサ５６側から順に対
象となるコンデンサを変更しつつ、対象となるコンデン
サ５６（５４，５２）の開放端に正の電源線ＡＶＤＤ
（電位Ｖｄｄ）を接続し、接続先が未確定のコンデンサ
５４，５２，５０の開放端に負の電源線ＡＶＳＳ（電位
ＧＮＤ）を接続することにより、各コンデンサ５０に蓄
積された電荷の再分配を行い、そのとき得られるコンパ
レータ６２からの出力信号に基づき、各コンデンサ５０
〜５６の接続点電位Ｖｃが基準電位Ｖref に近づくよう
に、対象となるコンデンサ５６（５４，５２）の開放端
への接続先（換言すれば開放端の電位）を、正の電源線
ＡＶＤＤ（電位Ｖｄｄ）及び負の電源線ＡＶＳＳ（電位
ＧＮＤ）のいずれかに確定してゆく、逐次比較動作を行
う。

【０００７】ここで、逐次比較動作時のコンデンサ５０
〜５６の接続点電圧Ｖｃは、荷重容量回路を構成するｎ
＋１個のコンデンサ５０〜５６の総容量を「２ⁿ・
Ｃ」、開放端が正の電源線ＡＶＤＤに接続されるコンデ
ンサの容量を「ｘ・Ｃ」とすると、次式で表すことがで
きる。

【０００８】Ｖｃ＝−（Ｖｉｎ−Ｖref ）＋Ｖｄｄ（ｘ
・Ｃ／２ⁿ・Ｃ）そして、逐次比較動作では、接続点電位Ｖｃが基準電位
Ｖref よりも低く、コンパレータ６２からの出力がHigh
レベルとなる場合には、対象となるコンデンサ５６（５
４，５２）の開放端への接続先を、電位Ｖｄｄの正の電
源線ＡＶＤＤに確定し、接続点電位Ｖｃが基準電位Ｖre
f 以上で、コンパレータ６２からの出力がLow レベルと
なる場合には、対象となるコンデンサ５６（５４，５
２）の開放端への接続先を、電位ＧＮＤの負の電源線Ａ
ＶＳＳに確定する。

【０００９】尚、逐次比較動作は、荷重容量回路におい
て容量が２の累乗値にて重み付けされたｎ個のコンデン
サ５６，５４，５２に対してのみ順に実行されるため、
残りのコンデンサ５０の開放端には、常に、直流電源の
負極側電位ＧＮＤが印加されることになる。また、基準
電位Ｖref は、通常、電源線ＡＶＤＤ−ＡＶＳＳ間の中
心の電位に設定され、例えば、電源電圧が５Ｖであれ
ば、２．５Ｖとなる。

【００１０】そして、この逐次比較動作によってｎ個の
コンデンサ５６，５４，５２の開放端への印加電位が確
定すると、開放端が正の電源線ＡＶＤＤに接続されたコ
ンデンサを値「１」、開放端が負の電源線ＡＶＳＳに接
続されたコンデンサを値「０」として、最大容量（この
場合４Ｃ）のコンデンサ５６を最上位ビット（ＭＳ
Ｂ）、最小容量（基準容量Ｃ）のコンデンサ５２を最下
位ビット（ＬＳＢ）とするｎビットのデジタル値を生成
し、これをアナログ入力信号ＶｉｎのＡ／Ｄ変換値とし
て出力する。

【００１１】このように、従来の電荷再分配型逐次比較
Ａ／Ｄ変換器では、サンプリング動作によって、アナロ
グスイッチＳＷ１をオン状態にして、荷重容量回路を構
成する各コンデンサ５０〜５６に、アナログ入力信号Ｖ
ｉｎと基準電位Ｖref との電位差に応じた電荷Ｑ（図９
のものでは、Ｑ＝８Ｃ（Ｖｉｎ−Ｖref ）となる）を蓄
積させ、その後、アナログスイッチＳＷ１をオフ状態に
切り換えた後、逐次比較動作によって、各コンデンサ５
２〜５６の開放端への接続先（換言すれば開放端の電
位）を、容量の大きいコンデンサ５６側（換言すればＭ
ＳＢ側）から順に確定してゆくことにより、アナログ入
力信号Ｖｉｎに対応したｎビットのデジタル値を生成す
る。

【００１２】

【発明が解決しようとする課題】ところで、上記従来の
逐次比較Ａ／Ｄ変換器において、５Ｖの直流電源を用い
て、アナログ入力信号Ｖｉｎを０Ｖから５Ｖまで変化さ
せた場合、逐次比較動作によるＭＳＢ確定時の接続点電
圧Ｖｃは、本来、図１０に実線で示すように、アナログ
入力信号Ｖｉｎに応じて、５Ｖから０Ｖまで変化する。

【００１３】つまり、例えば、図９（ａ）に示した荷重
容量回路を備えたＡ／Ｄ変換器の場合、ＭＳＢ確定のた
めの逐次比較動作時には、切換部６４を介して、容量４
Ｃのコンデンサ５６の開放端が正の電源線ＡＶＤＤ（電
位５Ｖ）に接続され、残りのコンデンサ５０〜５４の開
放端が負の電源線ＡＶＳＳ（電位０Ｖ）に接続されるこ
とから、各コンデンサ５０〜５６の接続点電位Ｖｃは、Ｖｃ＝−（Ｖｉｎ−Ｖref ）＋Ｖｄｄ（４Ｃ／８Ｃ）＝−（Ｖｉｎ−２．５）＋２．５となり、アナログ入力信号Ｖｉｎが０Ｖのときには、Ｖ
ｃ＝５Ｖ、アナログ入力信号Ｖｉｎが５Ｖのときには、
Ｖｃ＝０Ｖとなる。

【００１４】しかしながら、実際には、ＭＳＢ確定のた
めの逐次比較動作時に、切換部６４を介して各コンデン
サ５０〜５６の開放端を電源線ＡＶＤＤ又はＡＶＳＳに
接続すると、配線のインピーダンスや切換部６４内で発
生したスイッチングノイズ等によって、接続点電位Ｖｃ
が５Ｖを越えるオーバーシュートや、接続点電位Ｖｃが
０Ｖを下回るアンダーシュートが発生することがある。

【００１５】そして、こうしたオーバーシュートやアン
ダーシュートが発生すると、コンパレータ６２の入力端
子間に設けられたアナログスイッチＳＷ１によって、各
コンデンサ５０〜５６の接続点から電荷が抜けたり、逆
に接続点に電荷が誤注入（ミスチャージ）されてしまう
ことがある。

【００１６】即ち、電荷再分配型逐次比較Ａ／Ｄ変換器
において、アナログスイッチＳＷ１（切換部６４内のス
イッチング素子も同じである）は、通常、図１１（ａ）
に示す如ように、ＰチャネルＭＯＳＦＥＴ（ＰｃｈＴ
ｒ）とＮチャネルＭＯＳＦＥＴ（ＮｃｈＴｒ）とにより
構成され、一方のＦＥＴ（図ではＰｃｈＴｒ）には、図
示しないコントローラからの切換信号を直接入力し、他
方のＦＥＴ（図ではＮｃｈＴｒ）には切換信号をインバ
ータＩＮＶを介して入力することにより、そのオン・オ
フ状態を切り換えるようにしている。

【００１７】また、図１１（ｂ）に示す如く、ＰｃｈＴ
ｒ及びＮｃｈＴｒは、夫々、半導体基板の表面に拡散形
成されたＮウェル及びＰウェルの中に夫々形成されてお
り、しかも、ＰｃｈＴｒが形成されるＮウェルには、Ｐ
ｃｈＴｒと基板とを電気的に絶縁するためのバックゲー
ト７２が形成され、ＮｃｈＴｒが形成されるＰウェルに
は、ＮｃｈＴｒと基板とを電気的に絶縁するためのバッ
クゲート７４が形成されている。そして、ＰｃｈＴｒ及
びＮｃｈＴｒのソースには、接続点電位Ｖｃが印加さ
れ、ＰｃｈＴｒ及びＮｃｈＴｒのソドレインには、基準
電位Ｖref が印加され、ＰｃｈＴｒ側のバックゲート７
２には、電源電圧Ｖｄｄ（５Ｖ）が印加され、ＮｃｈＴ
ｒ側のバックゲート７４はグランド（０Ｖ）に接地され
る。

【００１８】このため、上記のように、ＭＳＢ確定のた
めの逐次比較動作時に、接続点電位Ｖｃが５Ｖを越える
オーバーシュートが発生すると、ＰｃｈＴｒのソースか
らバックゲート７２へと電流が流れ、サンプリング動作
時にコンデンサ５０〜５６に蓄積された電荷の一部が抜
けてしまい、逆に、接続点電位Ｖｃが０Ｖを下回るアン
ダーシュートが発生すると、バックゲート７２が接地さ
れたグランド側からＮｃｈＴｒのソースへと電流が流
れ、コンデンサ５０〜５６がミスチャージされることに
なる。

【００１９】また、こうした電荷抜けやミスチャージ
は、切換部６４において、ＭＳＢのコンデンサ５６を正
の電源線ＡＶＤＤへ接続するスイッチング素子の応答速
度と、他のコンデンサ５０〜５４を負の電源線ＡＶＳＳ
へ接続するスイッチング素子の応答速度との違いによっ
ても発生する。

【００２０】つまり、切換部６４において、正の電源線
ＡＶＤＤ側への切換が、負の電源線ＡＶＳＳへの接続よ
りも早く行われると、接続点電位Ｖｃは、図１０に点線
で示す如く「Ｖｃ＝−２（Ｖｉｎ−Ｖref ）」となり、
アナログ入力信号Ｖｉｎが、２．５Ｖ＜Ｖｉｎ≦５Ｖで
あるとき、接続点電位Ｖｃが電源線ＡＶＳＳの電位（グ
ランド電位）ＧＮＤよりも低い負電位（換言すればアン
ダーシュート）となって、ミスチャージ（電荷誤注入）
が発生する。

【００２１】また、逆に、負の電源線ＡＶＳＳ側への切
換が、正の電源線ＡＶＤＤへの接続よりも早く行われる
と、接続点電位Ｖｃは、図１０に一点鎖線で示す如く
「Ｖｃ＝Ｖｄｄ−２（Ｖｉｎ−Ｖref ）」となり、アナ
ログ入力信号Ｖｉｎが、０≦Ｖｉｎ＜２．５であると
き、接続点電位Ｖｃが電源線ＡＶＤＤの電位（電源電
圧）Ｖｄｄよりも高い高電位（換言すればオーバーシュ
ート）となって、電荷抜けが発生する。

【００２２】そして、このように電荷抜けやミスチャー
ジが発生すると、その後の逐次比較動作によって、アナ
ログ入力信号を正常にＡ／Ｄ変換することができなくな
り、Ａ／Ｄ変換精度が低下する。そこで、従来では、電
荷再分配型逐次比較Ａ／Ｄ変換器において、こうした電
荷抜けやミスチャージを発生させることなく、良好なＡ
／Ｄ変換を行うことができるようにするために、最上位
ビットＭＳＢ用のコンデンサを、荷重容量回路を構成す
る全コンデンサの容量の４分の１の容量を有する２つの
コンデンサにて構成し、ＭＳＢ確定のための逐次比較動
作では、この２つのコンデンサの電源線ＡＶＤＤへの接
続を時間差を設けて行うようにすることが考えられてい
る。

【００２３】しかし、このような対策では、荷重容量回
路の構成が複雑になり、しかも、切換部のスイッチ操作
を時間を空けて行う必要があることから、Ａ／Ｄ変換に
要する時間も長くなる、という問題があった。本発明
は、こうした問題に鑑みなされたものであり、電荷再分
配型の逐次比較Ａ／Ｄ変換器において、逐次比較動作時
に、荷重容量回路からの電荷抜け及び電荷の誤注入を発
生させることなく、良好にＡ／Ｄ変換を行うことがで
き、しかも、Ａ／Ｄ変換を高速に行うことができるよう
にすることを目的とする。

【００２４】

【課題を解決するための手段】かかる目的を達成するた
めになされた請求項１記載の逐次比較Ａ／Ｄ変換器に
は、既述した従来の電荷再分配型逐次比較Ａ／Ｄ変換器
と同様、一端が互いに接続されたｎ＋１個の容量素子を
備え、ｎ個の容量素子が、夫々、基準容量を２の累乗値
（２⁰，２¹，２²…）にて重み付けした容量に設定さ
れ、残りの容量素子が基準容量に設定された荷重容量回
路が設けられる。そして、比較器が、この荷重容量回路
を構成する全容量素子の一端を互いに接続した接続点の
電位と、基準電位とを大小比較する。

【００２５】また、比較器の入力に接続される各容量素
子の接続点と、前記基準電位の入力経路との間には、こ
れらを導通・遮断するためのアナログスイッチが設けら
れる。そして、アナログ入力信号をＡ／Ｄ変換する際に
は、制御回路が、まず、このアナログスイッチをオンし
て各容量素子の接続点に基準電位を印加し、各容量素子
の接続点とは反対側の開放端にアナログ入力信号を印加
することにより、荷重容量回路内の全容量素子に、アナ
ログ入力信号と前記基準電位との電位差に対応した電荷
を蓄積させる、サンプリング制御を行う。

【００２６】また、制御回路は、サンプリング制御終了
後、アナログスイッチをオフして各容量素子の接続点へ
の基準電位の印加を遮断した状態で、荷重容量回路にお
いて容量が２の累乗値にて重み付けされたｎ個の容量素
子に対して、容量が最も大きい容量素子側から順に対象
となる容量素子を変更しつつ、対象となる容量素子の開
放端に直流電源の正極側を接続し、接続先が未確定の容
量素子の開放端に直流電源の負極側を接続することによ
り、各容量素子に蓄積された電荷の再分配を行い、その
とき得られる前記比較器からの出力信号に基づき、前記
接続点の電位が前記基準電位に近づくように、対象とな
る容量素子の開放端への接続先を前記直流電源の正極側
又は負極側に確定してゆく、逐次比較制御を行う。

【００２７】そして、逐次比較Ａ／Ｄ変換器からは、こ
の制御回路による逐次比較制御によって確定したｎ個の
容量素子の開放端への直流電源の接続状態位に対応した
デジタル値が、アナログ入力信号のＡ／Ｄ変換値として
出力される。一方、本発明（請求項１）の逐次比較Ａ／
Ｄ変換器には、Ａ／Ｄ変換すべきアナログ入力信号が、
電源電圧の正極側電位と負極側電位と間の中心となる中
間電位よりも大きいか否かを判定する判定回路と、基準
電位として、中間電位と電源電圧の正極側電位との間の
第１電位、及び、中間電位と電源電圧の負極側電位との
間の第２電位、のいずれかを選択的に出力可能な基準電
位発生回路とが備えられる。

【００２８】そして、制御回路は、判定回路による判定
結果に基づき、基準電位発生回路から出力される基準電
位を、アナログ入力信号が中間電位よりも高い場合には
第１電位、アナログ入力信号が中間電位よりも低い場合
には第２電位となるよう設定した後、サンプリング制御
及び逐次比較制御を行う。

【００２９】つまり、本発明（請求項１）の逐次比較Ａ
／Ｄ変換器においては、既述した従来の電荷再分配型逐
次比較Ａ／Ｄ変換器と同様に、サンプリング動作及び逐
次比較動作を行うことによって、アナログ入力信号をデ
ジタル値に変換するだけでなく、サンプリング動作に入
る前に、判定回路によって、アナログ入力信号が、従来
装置において基準電位として設定されている直流電源の
正極側電位と負極側電位との間の中心電位（中間電位）
よりも大きいか否かを判断し、その判定結果に従い、ア
ナログ入力信号が中間電位よりも高い場合には、基準電
位発生回路から出力される基準電位を、中間電位と直流
電源の正極側電位との間の第１電位に設定し、アナログ
入力信号が中間電位よりも低い場合には、基準電位発生
回路から出力される基準電位を、中間電位と直流電源の
負極側電位との間の第２電位に設定する。

【００３０】このため、本発明の逐次比較Ａ／Ｄ変換器
においては、サンプリング動作時に荷重容量回路に蓄積
される電荷量（Ｑ＝荷重容量回路の総容量×（アナログ
入力信号−基準電位））が、基準電位を中間電位に固定
する従来装置に比べて少なくなり、逐次比較動作開始後
に、荷重容量回路の各容量素子の接続点電位が直流電源
の正極側電位を越えるオーバーシュートや、接続点電位
が直流電源の負極側電位を下回るアンダーシュートが発
生するのを抑制することができる。

【００３１】よって、本発明によれば、逐次比較動作時
に、荷重容量回路に蓄積された電荷の一部が抜ける電荷
抜けや、荷重容量回路を構成する容量素子に電荷が誤注
入されるミスチャージが発生するのを抑制でき、アナロ
グ入力信号のＡ／Ｄ変換精度を確保することができる。

【００３２】また、電荷抜けやミスチャージの発生を防
止するために、従来のように、荷重容量回路に、ＭＳＢ
確定のための容量素子として、荷重容量回路の総容量の
１／４の容量を有する２つの容量素子を設け、逐次比較
動作によるＭＳＢ確定時に、この２つの容量素子の開放
端を、段階的に正極側電源ラインに接続する必要はない
ため、高精度なＡ／Ｄ変換を短時間で実行できる。ま
た、ｎビットのＡ／Ｄ変換を行う場合、荷重容量回路
は、ｎ＋１個の容量素子にて構成すればよいため、荷重
容量回路が複雑になることはなく、その構成を簡単にす
ることができる。

【００３３】ここで、逐次比較動作は、従来装置と同
様、荷重容量回路において、最大容量に設定（基準容量
Ｃの２^(nー1)倍に重み付け）されたＭＳＢ確定用の容量
素子から順に、その開放端に電源電圧の正極側電位を印
加することにより行うようにしても良い。

【００３４】しかし、本発明では、サンプリング動作に
入る前に、判定回路を用いて、アナログ入力信号が中間
電位よりも大きいか否かを判断しており、この判定回路
から、アナログ入力信号が中間電位よりも大きければ
「ＭＳＢ＝１」、アナログ入力信号が中間電位以下であ
れば「ＭＳＢ＝０」として、ＭＳＢの値を確定すること
ができるによる判定結果から、アナログ入力信号の最上
位ビットを確定することができる。

【００３５】そこで、本発明（請求項１）の逐次比較Ａ
／Ｄ変換器は、請求項２に記載のように、制御回路を、
逐次比較制御の開始時に、判定回路による判定結果に基
づき、荷重容量回路を構成する最大容量の容量素子の開
放端への印加電位を確定し、逐次比較制御では、荷重容
量回路において２番目に容量が大きい容量素子から順
に、各容量素子への印加電位を確定するように構成して
もよい。

【００３６】そして、逐次比較Ａ／Ｄ変換器を請求項２
に記載のように構成した場合、請求項１と同様の効果が
得られるだけでなく、逐次比較制御では、比較器を用い
たＭＳＢ確定のための判定動作を実行する必要がなくな
るため、Ａ／Ｄ変換に要する時間を短くすることができ
る。

【００３７】また、本発明（請求項１）の逐次比較Ａ／
Ｄ変換器においては、請求項３に記載のように、基準電
位発生回路を、中間電位と正極側電位との間の中心電位
を第１電位、中間電位と負極側電位との間の中心電位を
第２電位、として夫々出力可能で、しかも、これら第１
電位及び第２電位に加えて、中間電位を出力可能に構成
し、制御回路を、サンプリング制御終了後に、基準電位
発生回路から出力される基準電位を、第１電位又は第２
電位から前記中間電位に変更し、逐次比較制御を行うよ
うにしてもよい。

【００３８】ここで、請求項３に記載の逐次比較Ａ／Ｄ
変換器において、逐次比較制御の際に、基準電位を、第
１電位又は第２電位から中間電位に変更するのは、逐次
比較制御開始直後の接続点電位を、基準電位を中間電位
に固定する従来の逐次比較Ａ／Ｄ変換器において、荷重
容量回路に設けたＭＳＢ確定用容量素子の開放端の接続
先を確定したときと同電位にするためである。

【００３９】つまり、例えば、図９に示した３ビットＡ
／Ｄ変換用の荷重容量回路では、基準電位を中間電位に
固定してサンプリング動作を実行した後の逐次比較制御
で、コンデンサ５６の開放端が、切換部６４を介して正
の電源線ＡＶＤＤに接続されているとき（換言すればＭ
ＳＢが値「１」に確定されているとき）、Ａ／Ｄ変換値
（デジタル値）の上位２ビット目を確定するために、コ
ンデンサ５４の開放端を、正の電源線ＡＶＤＤに接続す
ると（このとき、コンデンサ５２，５０の開放端は、負
の電源線ＡＶＳＳに接続される）、接続点電位Ｖｃは、Ｖｃ＝−（Ｖin−Ｖref ）＋Ｖｄｄ（６Ｃ／８Ｃ）となり、Ｖin＝５Ｖ、Ｖref ＝中間電位＝２．５Ｖ、Ｖ
ｄｄ＝５Ｖとすると、Ｖｃ＝１．２５Ｖとなる。

【００４０】一方、図９に示した荷重容量回路におい
て、最大容量のコンデンサ５６及びこれに対応する切換
部６４内のスイッチング素子を除去し、判定回路による
判定結果（ＭＳＢ＝１）に対応して、基準電位を第１電
位Ｖref1（Ｖｄｄ＝５Ｖの場合、３．７Ｖとなる）に設
定してサンプリング動作を行い、その後の逐次比較制御
で、基準電位を中間電位（Ｖｄｄ＝５Ｖの場合、２．５
Ｖとなる）に変更して、コンデンサ５４の開放端を、正
の電源線ＡＶＤＤに接続すると（このとき、コンデンサ
５２，５０の開放端は、負の電源線ＡＶＳＳに接続され
る）、接続点電位Ｖｃは、Ｖｃ＝−（Ｖin−Ｖref1）＋Ｖｄｄ（２Ｃ／４Ｃ）となり、Ｖin＝５Ｖ、Ｖref1＝３．７５、Ｖｄｄ＝５Ｖ
とすると、Ｖｃ＝１．２５Ｖとなる。

【００４１】従って、請求項３に記載の逐次比較Ａ／Ｄ
変換器において、逐次比較制御の際の接続点電位の変化
は、基準電位を中間電位に固定した従来装置において、
上位２ビット目からＬＳＢまでのデジタル値を確定する
ときと同じであり、従来と同様の逐次比較制御によっ
て、Ａ／Ｄ変換値（デジタル値）の上位２ビット目から
ＬＳＢまでを確定できることがわかる。

【００４２】このように、請求項３に記載の逐次比較Ａ
／Ｄ変換器では、判定回路の動作によって得られたＭＳ
Ｂの値に応じて設定した基準電位（第１電位又は第２電
位）にてサンプリング制御を行い、逐次比較制御の際に
は、基準電位を中間電位に切り換えることにより、逐次
比較制御開始直後の接続点電位を、ＭＳＢの値に応じて
重み付けし、その後の逐次比較制御によって、ＭＳＢを
除く上位２ビット目からＬＳＢまでの値を順次確定す
る。

【００４３】このため、請求項３記載の逐次比較Ａ／Ｄ
変換器によれば、請求項１と同様の効果が得られるだけ
でなく、荷重容量回路として、ｎ＋１個の容量素子から
なるｎビットＡ／Ｄ変換用の荷重容量回路を用いた場合
には、この荷重容量回路にて得られるｎビットのデジタ
ル値に、判定回路にて得られたデジタル値（１又は０）
をＭＳＢとする「ｎ＋１」ビットのＡ／Ｄ変換器を構成
することができ、同一の荷重容量回路を備えた請求項１
又は請求項２に記載の逐次比較Ａ／Ｄ変換器に比べて、
得られるデジタル値の分解能を、１ビット分増加するこ
とができる。

【００４４】また、請求項１又は請求項２に記載の逐次
比較Ａ／Ｄ変換器と同じ分解能のＡ／Ｄ変換器を構成す
る際には、荷重容量回路に設ける容量素子及びこの容量
素子の開放端への印加電位切換用の回路を、１ビット分
減らすことができることから、Ａ／Ｄ変換器の構成を簡
素化できることになる。そして、この場合、請求項１記
載の逐次比較Ａ／Ｄ変換器に対しては、比較器を用いた
ＭＳＢ確定のための判定動作を実行する必要がなくなる
ため、請求項２記載のものと同様、Ａ／Ｄ変換に要する
時間を短くすることができる。

【００４５】次に、請求項４記載の逐次比較Ａ／Ｄ変換
器は、請求項３記載の逐次比較Ａ／Ｄ変換器と同様の原
理で、ｎビットＡ／Ｄ変換用の荷重容量回路を用いて、
ｍ＋ｎビットのＡ／Ｄ変換器を構成したものである。つ
まり、請求項４記載の逐次比較Ａ／Ｄ変換器において
は、請求項１〜請求項３に記載の逐次比較Ａ／Ｄ変換器
に設けられる判定回路に代えて、アナログ入力信号を、
２の累乗値にて重み付けした電圧と同時に比較すること
によりＡ／Ｄ変換するフラッシュＡ／Ｄ変換回路を備
え、基準電位発生回路が、このフラッシュＡ／Ｄ変換回
路によるＡ／Ｄ変換結果に応じて重み付けした負極側電
位から前記正極側電位までの範囲内の重み付け電位と、
電源電圧の正極側電位と負極側電位と間の中心となる中
間電位とのいずれかを選択的に出力可能に構成される。

【００４６】そして、制御回路は、フラッシュＡ／Ｄ変
換回路による判定結果に基づき、基準電位発生回路から
重み付け電位を基準電位として出力させた後、サンプリ
ング制御を行い、サンプリング制御が終了すると、基準
電位発生回路から出力される基準電位を中間電位に変更
して、逐次比較制御を行う。

【００４７】即ち、請求項４に記載の逐次比較Ａ／Ｄ変
換器では、フラッシュＡ／Ｄ変換回路の動作によって得
られたｍビットのデジタル値に応じて設定した基準電位
にてサンプリング制御を行い、逐次比較制御の際には、
基準電位を中間電位に切り換えることにより、逐次比較
制御開始直後の接続点電位を、フラッシュＡ／Ｄ変換回
路によるＡ／Ｄ変換値に応じて重み付けし、その後の逐
次比較制御によって、フラッシュＡ／Ｄ変換回路による
ｍビットのＡ／Ｄ変換値を上位ビットデータとする、下
位ｎビットの値を順次確定するのである。

【００４８】このため、請求項４記載の逐次比較Ａ／Ｄ
変換器によれば、請求項１と同様の効果が得られるだけ
でなく、荷重容量回路として、ｎ＋１個の容量素子から
なるｎビットＡ／Ｄ変換用の荷重容量回路を用いた場合
には、この荷重容量回路にて得られるｎビットのデジタ
ル値に、フラッシュＡ／Ｄ変換回路にて得られたｍビッ
ト分のデジタル値を上位ビットデータとして加えた、
「ｍ＋ｎ」ビットのＡ／Ｄ変換器を構成することができ
るようになる。

【００４９】そして、フラッシュＡ／Ｄ変換回路は、電
源電圧を２の累乗値にて重み付けした複数の基準電圧を
抵抗分圧等によって生成し、各基準電圧とアナログ入力
信号とを同時に比較するものであるため、基準電圧生成
用抵抗のばらつき等によりＡ／Ｄ変換精度は低くなるも
のの、アナログ入力信号のＡ／Ｄ変換は短時間で行うこ
とができることから、荷重容量回路を用いた電荷再分配
だけでＡ／Ｄ変換を行う場合に比べて、Ａ／Ｄ変換に要
する時間を極めて短くすることができる。また、Ａ／Ｄ
変換値の下位ｎビットは、荷重容量回路を用いた逐次比
較制御によって確定するため、フラッシュＡ／Ｄ変換回
路を用いることにより、Ａ／Ｄ変換精度が低下すること
もない。

【００５０】

【発明の実施の形態】以下に本発明の実施例を図面と共
に説明する。図１は、本発明（詳しくは請求項２）が適
用された第１実施例の逐次比較Ａ／Ｄ変換器の構成を表
すブロック図である。

【００５１】図１に示すように、本実施例の逐次比較Ａ
／Ｄ変換器は、４種類のアナログ入力信号を選択的に取
り込みＡ／Ｄ変換できるように、チャンネル０（ＣＨ
０）からチャンネル３（ＣＨ３）までの入力ポート１０
と、入力ポート１０の各チャンネルに入力された４種類
のアナログ入力信号を選択的に取り込むマルチプレクサ
１２とを備える。そしてマルチプレクサ１２により選択
的に取り込まれた特定チャンネルのアナログ入力信号Ｖ
ｉｎは、オペアンプからなるバッファ回路１４を介し
て、荷重容量回路１６に入力される。

【００５２】荷重容量回路１６は、容量が基準容量Ｃに
設定された１個の容量素子と、容量が基準容量Ｃに２の
累乗値（２⁰，２¹，…，２^(n-1)）を乗じた値に設定
された（換言すれば２の累乗値にて重み付けされた）ｎ
個の容量素子（コンデンサ）とからなる周知のものであ
る。

【００５３】そして、この荷重容量回路１６は、図９に
示した従来のものと同様、各コンデンサの一端が互いに
接続されており、この接続点は、オペアンプ等からなる
比較器（コンパレータ）１８の反転入力端子（−）に接
続されている。また、各コンデンサの接続点とは反対側
の開放端は、ＣＭＯＳトランジスタ等のスイッチング素
子からなる切換部（図９の切換部６４参照）を介して、
バッファ回路１４からアナログ入力信号Ｖｉｎを受ける
入力線ＩＮＰＵＴ、直流電源の正極側から電源供給を受
ける電位Ｖｄｄの電源線ＡＶＤＤ、及び、直流電源の負
極側から電源供給を受けるグランド電位ＧＮＤの電源線
ＡＶＳＳのいずれかに選択的に接続できるようにされて
いる。

【００５４】一方、コンパレータ１８の非反転入力端子
（＋）には、基準電位発生回路２０にて生成された基準
電位Ｖref が印加されており、更に、コンパレータ１８
の非反転入力端子と反転入力端子との間には、これら端
子間を導通・遮断するためのアナログスイッチＳＷ１が
設けられている。

【００５５】尚、基準電位発生回路２０は、例えば、図
２に示すように、抵抗値が同じ４個の抵抗Ｒ１〜Ｒ４か
らなる抵抗直列回路を、電源線ＡＶＤＤ−ＡＶＳＳ間に
接続し、各抵抗Ｒ１〜Ｒ４の接続点電位を、スイッチン
グ素子Ｓ１，Ｓ２，Ｓ３を介して選択的に出力できるよ
うにしたものである。このため、直流電源の負極側電位
ＧＮＤを「０Ｖ」とした場合、基準電位発生回路２０か
らは、正極側電位Ｖｄｄの４分の１の電位ＶＬ（＝Ｖｄ
ｄ／４；以下、第２電位という）、正極側電位Ｖｄｄの
２分の１の電位Ｖｏ（＝Ｖｄｄ／２；以下、中間電位と
いう）、及び、正極側電位Ｖｄｄの４分の３の電位ＶＨ
（＝Ｖｄｄ×３／４；以下、第１電位という）のいずれ
かが出力されることになる。

【００５６】次に、マルチプレクサ１２，荷重容量回路
１６，基準電位発生回路２０及びアナログスイッチＳＷ
１は、制御回路としてのコントローラ３０により制御さ
れる。コントローラ３０は、マルチプレクサ１２への出
力信号により、マルチプレクサ１２がバッファ回路１４
側に出力するアナログ入力信号Ｖｉｎを確定した後、荷
重容量回路１６，アナログスイッチＳＷ１及び基準電位
発生回路２０を制御することにより、前述のサンプリン
グ制御及び逐次比較制御を行い、逐次比較制御によって
得られたデジタル値を、アナログ入力信号ＶｉｎのＡ／
Ｄ変換値として外部に出力するものである。

【００５７】そして、本実施例の逐次比較Ａ／Ｄ変換器
には、各ＣＨ０〜ＣＨ３のアナログ入力信号Ｖｉｎが、
電源線ＡＶＤＤ−ＡＶＳＳ間の中心となる中間電位Ｖｏ
よりも大きいか否かを判定する判定回路（コンパレー
タ）２２，２４，２６，２８が備えられ、これら各コン
パレータ２２〜２８による電圧判定値（High又はLow ）
も、コントローラ３０に入力される。

【００５８】次に、コントローラ３０がアナログ入力信
号ＶｉｎをＡ／Ｄ変換するために実行する制御動作を、
図３に示すフローチャートに沿って説明する。尚、コン
トローラ３０は、レジスタや各種ゲート回路からなるロ
ジック回路にて構成されるが、ここでは、その動作を解
り易く説明するために、フローチャートを用いて説明す
る。

【００５９】図３に示す如く、コントローラ３０は、Ａ
／Ｄ変換対象となるチャンネルのアナログ入力信号Ｖｉ
ｎの電圧判定値を、対応するチャンネルのコンパレータ
２２〜２８から読み込む（Ｓ１１０；Ｓはステップを表
す）。そして、この読み込んだ電圧判定値に基づき、基
準電位発生回路２０から出力される基準電位Ｖref を設
定し、マルチプレクサ１２からバッファ回路１４を介し
て荷重容量回路１６に入力されるアナログ入力信号Ｖｉ
ｎを、Ａ／Ｄ変換対象となるチャンネルのアナログ入力
信号に設定する（Ｓ１２０）。

【００６０】尚、このＳ１２０では、アナログ入力信号
Ｖｉｎの電圧判定値がLow レベルで、アナログ入力信号
Ｖｉｎが中間電位Ｖｏよりも大きい場合には、基準電位
発生回路２０内のスイッチング素子Ｓ３をオンして、基
準電位発生回路２０から出力される基準電位Ｖref を、
直流電源の正極側電位Ｖｄｄの４分の３の電位である第
１電位ＶＨに設定し、逆に、読み込んだ電圧判定値がHi
ghレベルで、Ａ／Ｄ変換対象となるアナログ入力信号Ｖ
ｉｎが中間電位Ｖｏ以下であれば、基準電位発生回路２
０のスイッチング素子Ｓ１をオンして、基準電位発生回
路２０から出力される基準電位Ｖref を、直流電源の正
極側電位Ｖｄｄの４分の１の電位である第２電位ＶＬに
設定する。次に、コントローラ３０は、アナログスイッ
チＳＷ１をオンして、コンパレータ１８の反転入力端子
（換言すれば加重容量回路１６内の各コンデンサの接続
点）に基準電位Ｖref を印加すると共に、加重容量回路
１６内の切換部を制御して全てのコンデンサの開放端に
入力線ＩＮＰＵＴを接続することにより、各コンデンサ
の開放端にアナログ入力信号Ｖｉｎを印加し（Ｓ１３
０）、その後、予め設定されたサンプリング時間が経過
するのを待つ（Ｓ１４０）。

【００６１】このＳ１３０，Ｓ１４０の動作は、前述の
サンプリング制御を実行するための動作であり、この動
作によって、荷重容量回路１６内の各コンデンサには、
アナログ入力信号Ｖｉｎと基準電位Ｖref との電位差
（Ｖｉｎ−Ｖref ）に応じた電荷が蓄積されることにな
る。

【００６２】こうして、荷重容量回路１６に電荷が蓄積
されると、今度は、アナログスイッチＳＷ１をオフする
と共に、加重容量回路１６内の切換部を制御して各コン
デンサの開放端への入力線ＩＮＰＵＴの接続を遮断する
ことにより、各コンデンサへのアナログ入力信号Ｖｉｎ
の印加を停止する（Ｓ１５０）。

【００６３】そして、その後は、Ｓ１２０で読み込んだ
電圧判定値に基づき、荷重容量回路１６において容量が
最も大きいＭＳＢ側のコンデンサ（容量；２^(n-1)×
Ｃ）の開放端を、正・負の電源線ＡＶＤＤ及びＡＶＳＳ
のいずれかに接続する（Ｓ１６０）。具体的には、電圧
判定値がLow レベルで、Ａ／Ｄ変換対象となるアナログ
入力信号Ｖｉｎが中間電位Ｖｏよりも大きい場合には、
ＭＳＢ側コンデンサの開放端に正の電源線ＡＶＤＤを接
続することにより、電位Ｖｄｄを印加し、逆に、電圧判
定値がHighレベルで、Ａ／Ｄ変換対象となるアナログ入
力信号Ｖｉｎが中間電位Ｖｏ以下であれば、ＭＳＢ側コ
ンデンサの開放端に負の電源線ＡＶＳＳを接続すること
により、その開放端をグランド電位ＧＮＤに設定する。

【００６４】尚、この動作によって、荷重容量回路１６
は、最大容量のコンデンサの開放端の接続先が確定した
状態となり、その接続状態から、Ａ／Ｄ変換値のＭＳＢ
の値が解る。つまり、このコンデンサの接続先が正の電
源線ＡＶＤＤであれば、ＭＳＢは「１」、負の電源線Ａ
ＶＳＳであれば、ＭＳＢは「０」となる。

【００６５】このようにＳ１２０で読み込んだ電圧判定
値から、Ａ／Ｄ変換値のＭＳＢを確定すると、今度は、
Ａ／Ｄ変換値の上位２ビット目からＬＳＢまでを確定す
るための逐次比較制御を行う（Ｓ１７０）。具体的に
は、荷重容量回路１６において容量を２の累乗値にて重
み付けしたｎ個のコンデンサの内、開放端への接続先が
確定していないコンデンサ（この場合、上位２ビット目
に対応した容量が２番目に大きいコンデンサからＬＳＢ
に対応した基準容量Ｃのコンデンサ）に対して、容量の
大きいコンデンサ側から順に、その開放端を一旦正の電
源線ＡＶＤＤに接続し、そのとき、コンパレータ１８の
出力がHighレベルであれば、その開放端の接続先を正の
電源線ＡＶＤＤに確定し、コンパレータ１８の出力がLo
w レベルであれば、その開放端の接続先を負の電源線Ａ
ＶＳＳに確定する、といった手順で、各コンデンサの開
放端への接続先を正・負の電源線ＡＶＤＤ，ＡＶＳＳの
いずれかに確定してゆく。

【００６６】そして、この逐次比較制御によって、荷重
容量回路１６を構成するｎ個のコンデンサの開放端の接
続先が全て確定すると、その接続状態に応じたデジタル
値を、アナログ入力信号ＶｉｎのＡ／Ｄ変換値として出
力する（Ｓ１８０）。以上説明したように、本実施例の
逐次比較Ａ／Ｄ変換器においては、図４に示す如く、ま
ずＡ／Ｄ変換対象となるアナログ入力信号Ｖｉｎが中間
電位Ｖｏよりも大きいか否かを表す電圧判定値を、判定
回路であるコンパレータ２２〜２８のいずれかから読み
込み、その電圧判定値に応じて、アナログ入力信号Ｖｉ
ｎが中間電位Ｖｏよりも大きい場合には、基準電位Ｖre
f を中間電位Ｖｏと直流電源の正極側電位Ｖｄｄとの中
心電位である第１電位ＶＨに設定し、アナログ入力信号
Ｖｉｎが中間電位Ｖｏ以下である場合には、基準電位Ｖ
ref を中間電位Ｖｏと直流電源の負極側電位ＧＮＤとの
中心電位である第２電位ＶＬに設定する（時点ｔ１）。
尚、電源電圧が５Ｖの場合、Ｖｏは２．５Ｖ、第１電位
ＶＨは３．７５Ｖ、第２電位ＶＬは１．２５Ｖとなる。

【００６７】このため、本実施例の逐次比較Ａ／Ｄ変換
器において、サンプリング動作時に荷重容量回路１６に
蓄積される電荷量（Ｑ＝荷重容量回路の総容量×（アナ
ログ入力信号−基準電位））は、基準電位を中間電位Ｖ
ｏに固定する従来装置に比べて半分になり、電源電圧を
５Ｖとした場合、逐次比較動作開始後にコンパレータの
反転入力端子への入力電圧範囲（接続点電圧Ｖｃの変化
範囲）は、図５に示す如く、アナログ入力信号Ｖｉｎが
０Ｖから中間電位Ｖｏ（２．５Ｖ）までの領域、及びア
ナログ入力信号Ｖｉｎが中間電位Ｖｏから電源電圧（５
Ｖ）までの領域で、夫々、基準電位Ｖref （２．５Ｖ）
を中心として、Ｖref ±１．２５Ｖの範囲で変化するこ
とになる。

【００６８】従って、本実施例の逐次比較Ａ／Ｄ変換器
によれば、逐次比較制御の際に、接続点電位Ｖｃが直流
電源の正極側電位を越えるオーバーシュートや、接続点
電位Ｖｃが直流電源の負極側電位を下回るアンダーシュ
ートが発生するのを防止し、荷重容量回路１６に蓄積さ
れた電荷の一部が抜ける電荷抜けや、荷重容量回路１６
を構成するコンデンサに電荷が誤注入されるミスチャー
ジが発生するのを防止することが可能になり、アナログ
入力信号ＶｉｎのＡ／Ｄ変換精度を確保することができ
る。

【００６９】また、電荷抜けやミスチャージの発生を防
止するために、従来のように、荷重容量回路１６に、Ｍ
ＳＢ確定のためのコンデンサとして、荷重容量回路１６
の総容量の１／４の容量を有する２つの容量素子を設
け、逐次比較動作によるＭＳＢ確定時に、この２つの容
量素子の開放端を、段階的に正極側電源ラインに接続す
る必要はないため、高精度なＡ／Ｄ変換を短時間で実行
できる。また、荷重容量回路１６を用いてｎビットのＡ
／Ｄ変換を行う場合、荷重容量回路１６は、ｎ＋１個の
コンデンサにて構成すればよいため、荷重容量回路１６
が複雑になることはなく、その構成を簡単にすることが
できる。

【００７０】また、図４に示すように、本実施例の逐次
比較Ａ／Ｄ変換器では、基準電位Ｖref を第１電位ＶＨ
又は第２電位ＶＬに設定した状態で、サンプリング制御
を行い、サンプリング制御終了後、荷重容量回路１６側
でＭＳＢに対応した最大容量のコンデンサの開放端の接
続先を、電圧判定値に基づき確定した後、逐次比較制御
を開始する（時点ｔ２）。

【００７１】このため、時点ｔ２以降の逐次比較制御で
は、荷重容量回路１６において容量が２番目に大きい上
位２ビット目（ｎ−１）のコンデンサからＬＳＢのコン
デンサへと順に逐次比較制御が成されることになり、Ｍ
ＳＢのコンデンサから順に逐次比較制御を行う従来装置
に比べて、逐次比較制御に要する時間を短縮し、アナロ
グ入力信号ＶｉｎのＡ／Ｄ変換をより短い時間で行うこ
とが可能になる。

【００７２】以上、本発明の一実施例について説明した
が、本実施例は上記実施例に限定されるものではなく、
種々の態様を採ることができる。例えば、上記第１実施
例では、請求項２記載の発明を適用することにより、サ
ンプリング制御終了後、逐次比較制御を開始するまでの
間に、荷重容量回路１６において容量が最大となるＭＳ
Ｂのコンデンサの開放端の接続先を、判定回路としての
コンパレータ２２〜２８によるアナログ入力信号Ｖｉｎ
の電圧判定値に応じて確定するものとして説明したが、
コントローラ３０によるＡ／Ｄ変換の制御動作を、図６
に示す手順で実行するようにしてもよい。

【００７３】以下、この図６に示すフローチャート及び
図７に示すタイムチャートを用いて、請求項３記載の発
明を適用した第２実施例の逐次比較Ａ／Ｄ変換器につい
て説明する。尚、この第２実施例の逐次比較Ａ／Ｄ変換
器のハード構成は、図１に示した第１実施例のものと同
じであり、コントローラ３０の動作のみが異なる。

【００７４】図６に示す如く、第２実施例の逐次比較Ａ
／Ｄ変換器において、コントローラ３０は、第１実施例
と同様の手順（Ｓ１１０〜Ｓ１４０）で、Ａ／Ｄ変換対
象となるアナログ入力信号Ｖｉｎの電圧判定値を読み込
み、その読み込んだ電圧判定値に応じて、基準電位発生
回路２０から出力される基準電位Ｖref を設定し、サン
プリング制御を開始する（図７時点ｔ１参照）。

【００７５】次に、このサンプリング制御によって荷重
容量回路１６にアナログ入力信号Ｖｉｎと基準電位Ｖre
f との電位差に応じた電荷が蓄積されると、Ｓ１５０に
て、アナログスイッチＳＷ１をオフし、加重容量回路１
６内の切換部を制御して各コンデンサの開放端への入力
線ＩＮＰＵＴの接続を遮断することにより、サンプリン
グ制御を終了し、逐次比較制御に移行するが、逐次比較
制御の開始時（図７時点ｔ２参照）には、基準電位発生
回路２０から出力される基準電位Ｖref を中間電位Ｖｏ
に変更する（Ｓ２６０）。

【００７６】そして、続く逐次比較制御（Ｓ２７０）で
は、Ｓ１１０で読み込んだ電圧判定値をＡ／Ｄ変換値の
ＭＳＢとして、上位２ビット目からＬＳＢまでのＡ／Ｄ
変換値を確定すべく、荷重容量回路１６において容量を
２の累乗値にて重み付けしたｎ個のコンデンサに対し
て、最大容量のコンデンサから基準容量Ｃのコンデンサ
へと順に、その開放端を一旦正の電源線ＡＶＤＤに接続
し、そのとき、コンパレータ１８の出力がHighレベルで
あれば、その開放端の接続先を正の電源線ＡＶＤＤに確
定し、コンパレータ１８の出力がLow レベルであれば、
その開放端の接続先を負の電源線ＡＶＳＳに確定する、
といった手順で、各コンデンサの開放端への接続先を正
・負の電源線ＡＶＤＤ，ＡＶＳＳのいずれかに確定して
ゆく。

【００７７】そして、この逐次比較制御によって、荷重
容量回路１６を構成するｎ個のコンデンサの開放端の接
続先が全て確定すると、その接続状態に応じたｎビット
のデジタル値に、Ｓ１１０で読み込んだ電圧判定値をＭ
ＳＢとして加えた「ｎ＋１」ビットのデジタル値を、ア
ナログ入力信号ＶｉｎのＡ／Ｄ変換値として出力する
（Ｓ２８０）。

【００７８】このように、第２実施例の逐次比較Ａ／Ｄ
変換器では、逐次比較制御の際に、基準電位Ｖref を、
第１電位ＶＨ又は第２電位ＶＬから中間電位Ｖｏに変更
することにより、逐次比較制御開始直後の接続点電位Ｖ
ｃを、基準電位Ｖref を中間電位Ｖｏに固定する従来の
逐次比較Ａ／Ｄ変換器において、荷重容量回路内の最大
容量のコンデンサの開放端への接続先を確定したときと
同電位にし、その後、荷重容量回路１６を用いた従来と
同様の逐次比較制御を実行することにより、アナログ入
力信号ＶｉｎのＡ／Ｄ変換値の上位２ビット目からＬＳ
Ｂを確定する。

【００７９】従って、第２実施例の逐次比較Ａ／Ｄ変換
器によれば、サンプリング制御実行時に荷重容量回路１
６に蓄積される電荷量を少なくして、逐次比較制御開始
後に電荷抜けやミスチャージが発生するのを防止するこ
とができるだけでなく、ｎ＋１個のコンデンサからなる
ｎビットＡ／Ｄ変換用の荷重容量回路１６を用いて、
「ｎ＋１」ビットのＡ／Ｄ変換器を構成することが可能
になり、第１実施例の逐次比較Ａ／Ｄ変換器に比べて、
得られるＡ／Ｄ変換値の分解能を、１ビット分高めるこ
とができる。

【００８０】一方、第２実施例の逐次比較Ａ／Ｄ変換器
のように、サンプリング制御と逐次比較制御とで基準電
位Ｖref を変更することにより、Ａ／Ｄ変換値の上位ビ
ットを、アナログ入力信号Ｖｉｎの電圧判定値にて確定
し、Ａ／Ｄ変換値の下位ｎビットを、荷重容量回路を用
いて確定する場合、このＡ／Ｄ変換値の上位ビットを、
フラッシュＡ／Ｄ変換回路を用いて確定するようにすれ
ば、Ａ／Ｄ変換器の分解能をより高めることができる。
以下、このように構成した逐次比較Ａ／Ｄ変換器を、本
発明の第３実施例として、図８を用いて説明する。

【００８１】図８に示す逐次比較Ａ／Ｄ変換器は、請求
項４記載の発明を適用したものであり、図１に示した第
１実施例或いは第２実施例の逐次比較Ａ／Ｄ変換器と異
なる点は、 (1) 各チャンネルのアナログ入力信号Ｖｉｎを中間電位
Ｖｏと大小比較するコンパレータ２２〜２８に代えて、
各チャンネルのアナログ入力信号Ｖｉｎを、選択的に取
り込んでｍビットのデジタル値にＡ／Ｄ変換可能なフラ
ッシュＡ／Ｄ変換回路４０を設けた点。

【００８２】(2) 基準電位発生回路２０を、フラッシュ
Ａ／Ｄ変換回路４０にて得られるｍビットのデジタル値
に対応した電圧信号を発生可能なＤ／Ａ変換回路にて構
成した点。の２点であり、それ以外の構成要素は、図１に示したも
のと同じである。

【００８３】また、コントローラ３０の動作手順は、基
本的には、図６に示した第２実施例の動作と同じであ
り、異なる点は、下記〜の３点である。Ｓ１１０において、電圧判定値を読み込む代わり
に、フラッシュＡ／Ｄ変換回路４０を制御して、Ａ／Ｄ
変換対象となるチャンネルのアナログ入力信号Ｖｉｎを
Ａ／Ｄ変換させ、得られたＡ／Ｄ変換値を、アナログ入
力信号Ｖｉｎの上位ｍビット分のＡ／Ｄ変換値として読
み込む点。

【００８４】Ｓ１２０において、基準電位発生回路
２０に対して、Ｓ１１０で読み込んだｍビットのＡ／Ｄ
変換値を出力することにより、基準電位発生回路２０か
ら、そのＡ／Ｄ変換値に対応したアナログ電圧を基準電
位Ｖref として出力させる点。

【００８５】Ｓ２８０において、荷重容量回路１６
を構成するｎ個のコンデンサの開放端への電源線ＡＶＤ
Ｄ又はＡＶＳＳの接続状態に応じたｎビットのデジタル
値を下位ｎビットとし、これに、Ｓ１１０で読み込んだ
ｍビットのＡ／Ｄ変換値を、上位ｍビットとして加えた
「ｍ＋ｎ」ビットのデジタル値を、アナログ入力信号Ｖ
ｉｎのＡ／Ｄ変換値として出力する点。

【００８６】つまり、第３実施例の逐次比較Ａ／Ｄ変換
器では、フラッシュＡ／Ｄ変換回路４０の動作によって
得られたｍビットのデジタル値に応じて設定した基準電
位Ｖref にてサンプリング制御を行い、逐次比較制御の
際には、基準電位Ｖref を中間電位Ｖｏに切り換えるこ
とにより、逐次比較制御開始直後の接続点電位Ｖｃを、
フラッシュＡ／Ｄ変換回路４０によるＡ／Ｄ変換値に応
じて重み付けし、その後の逐次比較制御によって、フラ
ッシュＡ／Ｄ変換回路４０によるｍビットのＡ／Ｄ変換
値を上位ビットデータとする、下位ｎビットの値を確定
するのである。

【００８７】このため、本実施例の逐次比較Ａ／Ｄ変換
器によれば、第１実施例及び第２実施例のものと同様、
サンプリング制御実行時に荷重容量回路１６に蓄積され
る電荷量を少なくして、逐次比較制御開始後に電荷抜け
やミスチャージが発生するのを防止することができるだ
けでなく、例えば、第１実施例或いは第２実施例と同じ
荷重容量回路１６を用いて、より高分解能のＡ／Ｄ変換
器を構成することが可能になる。また、Ａ／Ｄ変換値の
上位ｍビットは、フラッシュＡ／Ｄ変換回路４０を用い
て確定するので、Ａ／Ｄ変換に要する時間を極めて短く
することができ、しかも、Ａ／Ｄ変換値の下位ｎビット
は、荷重容量回路１６を用いた逐次比較制御によって確
定するため、Ａ／Ｄ変換精度を確保することもできる。

【図面の簡単な説明】

【図１】第１実施例の逐次比較Ａ／Ｄ変換器の構成を
表す概略構成図である。

【図２】図１に示す基準電位発生回路の構成を表す電
気回路図である。

【図３】第１実施例のコントローラによる制御手順を
説明するフローチャートである。

【図４】第１実施例のＡ／Ｄ変換動作を説明するタイ
ムチャートである。

【図５】第１実施例のコンパレータ（比較器）への入
力電圧範囲とアナログ入力信号Ｖｉｎとの関係を表す説
明図である。

【図６】第２実施例のコントローラによる制御手順を
説明するフローチャートである。

【図７】第２実施例のＡ／Ｄ変換動作を説明するタイ
ムチャートである。

【図８】第３実施例の逐次比較Ａ／Ｄ変換器の構成を
表す概略構成図である。

【図９】逐次比較Ａ／Ｄ変換器を構成する荷重容量回
路の構成例及びこれを用いた従来のＡ／Ｄ変換動作を表
す説明図である。

【図１０】従来の逐次比較Ａ／Ｄ変換器におけるコン
パレータ（比較器）への入力電圧（Ｖｃ）とアナログ入
力信号Ｖｉｎとの関係を表す説明図である。

【図１１】コンパレータ（比較器）の入力端子間に設
けられるアナログスイッチＳＷ１の構成を説明する説明
図である。

【符号の説明】

１０…入力ポート、１２…マルチプレクサ、１４…バッ
ファ回路、１６…荷重容量回路、１８…コンパレータ
（比較器）、２０…基準電位発生回路、２２〜２８…コ
ンパレータ（判定回路）、３０…コントローラ、４０…
フラッシュＡ／Ｄ変換回路、５０〜５６…コンデンサ、
６２…コンパレータ（比較器）、６４…切換部。

Claims

【特許請求の範囲】

【請求項１】一端が互いに接続されたｎ＋１個の容量
素子を備え、ｎ個の容量素子が、夫々、基準容量を２の
累乗値（２⁰，２¹，２²…）にて重み付けした容量に
設定され、残りの容量素子が基準容量に設定された荷重
容量回路と、該荷重容量回路を構成する全容量素子の一端を互いに接
続した接続点の電位と、基準電位とを大小比較する比較
器と、該比較器の入力に接続される前記各容量素子の接続点と
前記基準電位の入力経路とを、導通・遮断するためのア
ナログスイッチと、該アナログスイッチをオンして前記接続点に基準電位を
印加し、前記各容量素子の前記接続点とは反対側の開放
端にアナログ入力信号を印加することにより、前記荷重
容量回路内の全容量素子に、前記アナログ入力信号と前
記基準電位との電位差に対応した電荷を蓄積させるサン
プリング制御を行い、その後、前記アナログスイッチを
オフして前記接続点への基準電位の印加を遮断した状態
で、前記荷重容量回路において容量が２の累乗値にて重
み付けされたｎ個の容量素子に対して、容量が最も大き
い容量素子側から順に対象となる容量素子を変更しつ
つ、対象となる容量素子の開放端に直流電源の正極側を
接続し、接続先が未確定の容量素子の開放端に直流電源
の負極側を接続することにより、各容量素子に蓄積され
た電荷の再分配を行い、そのとき得られる前記比較器か
らの出力信号に基づき、前記接続点の電位が前記基準電
位に近づくように、対象となる容量素子の開放端への接
続先を前記直流電源の正極側又は負極側に確定してゆく
逐次比較制御を行う制御回路と、を備え、前記制御回路の動作によって確定したｎ個の容
量素子の開放端への直流電源の接続状態に対応したデジ
タル値を、前記アナログ入力信号のＡ／Ｄ変換値として
出力する電荷再分配型の逐次比較Ａ／Ｄ変換器におい
て、前記アナログ入力信号が、前記直流電源の正極側電位と
負極側電位と間の中心となる中間電位よりも大きいか否
かを判定する判定回路と、前記基準電位として、前記中間電位と前記正極側電位と
の間の第１電位、及び、前記中間電位と前記負極側電位
との間の第２電位、のいずれかを選択的に出力可能な基
準電位発生回路と、を備え、前記制御回路は、前記判定回路による判定結果
に基づき、前記基準電位発生回路から出力される基準電
位を、アナログ入力信号が前記中間電位よりも高い場合
には前記第１電位、アナログ入力信号が中間電位よりも
低い場合には前記第２電位となるよう設定した後、前記
サンプリング制御及び前記逐次比較制御を行うことを特
徴とする逐次比較Ａ／Ｄ変換器。
【請求項２】前記制御回路は、前記逐次比較制御の開
始時に、前記判定回路による判定結果に基づき、前記荷
重容量回路を構成する最大容量の容量素子の開放端への
印加電位を確定し、前記逐次比較制御では、前記荷重容
量回路において２番目に容量が大きい容量素子から順
に、各容量素子への印加電位を確定することを特徴とす
る請求項１記載の逐次比較Ａ／Ｄ変換器。
【請求項３】前記基準電位発生回路は、前記中間電位
と前記正極側電位との間の中心電位を前記第１電位、前
記中間電位と前記負極側電位との間の中心電位を前記第
２電位、として夫々出力可能で、しかも、該第１電位及
び第２電位に加えて、前記中間電位を出力可能に構成さ
れ、前記制御回路は、前記サンプリング制御終了後に、前記
基準電位発生回路から出力される基準電位を、前記第１
電位又は第２電位から前記中間電位に変更し、前記逐次
比較制御を行うことを特徴とする請求項１記載の逐次比
較Ａ／Ｄ変換器。
【請求項４】一端が互いに接続されたｎ＋１個の容量
素子を備え、ｎ個の容量素子が、夫々、基準容量を２の
累乗値（２⁰，２¹，２²…）にて重み付けした容量に
設定され、残りの容量素子が基準容量に設定された荷重
容量回路と、該荷重容量回路を構成する全容量素子の一端を互いに接
続した接続点の電位と、基準電位とを大小比較する比較
器と、該比較器の入力に接続される前記各容量素子の接続点と
前記基準電位の入力経路とを、導通・遮断するためのア
ナログスイッチと、該アナログスイッチをオンして前記接続点に基準電位を
印加し、前記各容量素子の前記接続点とは反対側の開放
端にアナログ入力信号を印加することにより、前記荷重
容量回路内の全容量素子に、前記アナログ入力信号と前
記基準電位との電位差に対応した電荷を蓄積させるサン
プリング制御を行い、その後、前記アナログスイッチを
オフして前記接続点への基準電位の印加を遮断した状態
で、前記荷重容量回路において容量が２の累乗値にて重
み付けされたｎ個の容量素子に対して、容量が最も大き
い容量素子側から順に対象となる容量素子を変更しつ
つ、対象となる容量素子の開放端に直流電源の正極側を
接続し、接続先が未確定の容量素子の開放端に直流電源
の負極側を接続することにより、各容量素子に蓄積され
た電荷の再分配を行い、そのとき得られる前記比較器か
らの出力信号に基づき、前記接続点の電位が前記基準電
位に近づくように、対象となる容量素子の開放端への接
続先を前記直流電源の正極側又は負極側に確定してゆく
逐次比較制御を行う制御回路と、を備え、前記制御回路の動作によって確定したｎ個の容
量素子の開放端への直流電源の接続状態に対応したデジ
タル値を、前記アナログ入力信号のＡ／Ｄ変換値として
出力する電荷再分配型の逐次比較Ａ／Ｄ変換器におい
て、前記アナログ入力信号を、２の累乗値にて重み付けした
電圧と同時に比較することによりＡ／Ｄ変換するフラッ
シュＡ／Ｄ変換回路と、該フラッシュＡ／Ｄ変換回路によるＡ／Ｄ変換結果に応
じて重み付けした、前記負極側電位から前記正極側電位
までの範囲内の重み付け電位と、前記直流電源の正極側
電位と負極側電位と間の中心となる中間電位と、のいず
れかを選択的に出力可能な基準電位発生回路と、を備え、前記制御回路は、前記フラッシュＡ／Ｄ変換回路によるＡ／Ｄ変換結果に
基づき、前記基準電位発生回路から該Ａ／Ｄ変換結果に
対応した重み付け電位を前記基準電位として出力させた
後、前記サンプリング制御を行い、該サンプリング制御
が終了すると、前記基準電位発生回路から出力される基
準電位を前記中間電位に変更して、前記逐次比較制御を
行うことを特徴とする逐次比較Ａ／Ｄ変換器。