JPH04222120A

JPH04222120A - 逐次比較型アナログ・デジタル変換器

Info

Publication number: JPH04222120A
Application number: JP41829690A
Authority: JP
Inventors: Naoki Sugakawa; 菅河　直樹; Toshihiko Kitatsume; 敏彦北爪
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1990-12-21
Filing date: 1990-12-21
Publication date: 1992-08-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、各種電子機器に用いら
れるアナログ・デジタル（ＡＤ）変換器に係り、特に集
積回路化された逐次比較型ＡＤ変換器に関する。

【０００２】

【従来の技術】逐次比較型ＡＤ変換器は、一般的に、ア
ナログ信号入力をサンプリングしたアナログ電圧および
逐次比較制御ディジタル信号をデジタル・アナログ（Ｄ
Ａ）変換して得た局部アナログ電圧を電圧比較するとい
う動作を繰り返し行ない、その大小関係に基いて、ＡＤ
変換出力の各ビットの値を逐次決定することによって、
複数ビットのＡＤ変換出力を得るものである。

【０００３】図１６は、従来の逐次比較型ＡＤ変換器の
原理的な構成を示しており、ＳＨはサンプリングモード
の時にアナログ信号入力をサンプリングしてホールドす
るサンプルホールド回路、ＣＰは上記サンプルホールド
回路の出力が比較入力となる電圧比較器、ＬＡは比較モ
ードの時に逐次比較制御ディジタル信号に基ずいて局部
アナログ信号を発生して前記電圧比較器ＣＰの基準入力
とする局部ＤＡ変換器、ＳＲは比較モードの時に前記逐
次比較制御ディジタル信号を逐次出力すると共に前記Ａ
Ｄ変換出力の各ビットの値を逐次決定する逐次比較制御
回路である。

【０００４】逐次比較型ＡＤ変換器の変換時間は、図１
７に示すように、アナログ入力をサンプリングするサン
プリングモード（オートゼロモード）と、各々のビット
を逐次比較してディジタルデータを出力する比較モード
とに分けられる。

【０００５】なお、前記電圧比較器ＣＰは、電圧比較用
の反転増幅器と、この反転増幅器の入出力端間に接続さ
れ、サンプリングモードの時にオン状態に制御され、比
較モードの時にオフ状態に制御されるスイッチ回路とか
らなるチョッパ型比較器で構成される場合が多い。

【０００６】また、前記サンプルホールド回路ＳＨは、
基本的には、サンプリングモードの時にアナログ信号入
力をサンプリングして容量の一端側に供給する回路で構
成される。

【０００７】また、このサンプルホールド回路ＳＨおよ
び前記局部ＤＡ変換器ＬＡは、それぞれ一端側が共通に
接続された複数の容量およびこの複数の容量の接続先を
制御する複数のスイッチ回路からなる容量配列型の電荷
再分布型ＤＡ変換器で構成される場合が多い。この場合
、複数の容量は、バイナリーに重み付けされた容量値を
有する容量が用いられる場合と、それぞれ同じ容量値を
有する容量が用いられる場合とがある。

【０００８】図１８は、従来の逐次比較型ＡＤ変換器の
一具体例として３ビット用のＡＤ変換器を示している。ここで、１０はバイナリーに重み付けされた容量値を有
する複数の容量が用いられた容量配列型の電荷再分布型
ＤＡ変換器、ＡはこのＤＡ変換器１０の出力端側に人力
端が接続された反転増幅器、ＳＷはこの反転増幅器Ａの
入出力端間に接続されたスイッチ回路、ＳＲは逐次比較
制御回路である。

【０００９】上記電荷再分布型ＤＡ変換器１０は、それ
ぞれ基準の容量値Ｃを有する容量Ｃ１およびＣ２と、容
量値２Ｃを有する容量Ｃ３と、容量値４Ｃを有する容量
Ｃ４と、サンプリングモードの時には上記容量Ｃ１〜Ｃ
４の各一端をアナログ信号入力端に接続し、比較モード
の時には前記逐次比較制御回路ＳＲの逐次比較制御ディ
ジタル信号出力に応じて上記容量Ｃ１〜Ｃ４の各一端を
基準電位ＶＲ端または接地電位ＧＮＤ端に選択的に接続
するためのスイッチ回路ＳＬ１〜ＳＬ４とからなり、上
記容量Ｃ１〜Ｃ４の各他端が共通接続されて出力端とな
っている。

【００１０】次に、上記３ビットＡＤ変換器の動作を説
明する。

【００１１】まず、サンプリングモードでは、スイッチ
回路ＳＷはオンし、スイッチ回路ＳＬ１〜ＳＬ４はそれ
ぞれアナログ信号入力端を選択する。この時、反転増幅
器Ａの入力端Ｎの電位は、反転増幅器Ａの回路閾値（動
作点電圧）ＶＯＰになり、容量Ｃ１〜Ｃ４に蓄積される
電荷ＱＳは、アナログ信号入力電圧をＶａで表わすと、
ＱＳ＝８Ｃ（ＶＯＰ−Ｖａ）　　　　　　　　…（１）
となる。

【００１２】次に、比較モードに移ると、スイッチ回路
ＳＷはオフし、まず、スイッチ回路ＳＬ１〜ＳＬ３は接
地電位ＧＮＤ、スイッチ回路ＳＬ４は基準電位ＶＲ（フ
ルスケール電圧）を選択した状態になる。この時、容量
Ｃ１〜Ｃ３に蓄積される電荷をＱ１、容量Ｃ４に蓄積さ
れる電荷をＱ２、反転増幅器Ａの入力端の電位をＶ１で
表わすと、Ｑ１＝４ＣＶ１　　　　　　　　　　　　　　　　　　
…（２）Ｑ２＝４Ｃ（Ｖ１−ＶＲ）　　　　　　　　…
（３）となる。電荷保存則より、ＱＳ＝Ｑ１＋Ｑ２　　　　　　　　　　　　　　　　…
（４）が成り立ち、式（１）〜（４）より、Ｖ１−ＶＯＰ＝（ＶＲ／２）−Ｖａ　　…（５）が得ら
れる。

【００１３】式（５）において、（ＶＲ／２）＞Ｖａの
時にはＶ１＞ＶＯＰとなるので、反転増幅器Ａの出力は
低レベルとなり、（ＶＲ／２）＜Ｖａの時にはＶ１＜Ｖ
ＯＰとなるので、反転増幅器Ａの出力は高レベルとなる
。逐次比較制御回路ＳＲは、反転増幅器Ａの出力の低レ
ベル／高レベルに基ずいて最上位ビット（ＭＳＢ）の値
を“０”／“１”に決定し、さらに、次の上位ビット（
ＭＳＢ−１）を決める比較動作を行うための制御信号を
発生し、この制御信号により、スイッチ回路ＳＬ１〜Ｓ
Ｌ４が新たに選択される。この場合、ＭＳＢが“０”で
あれば、次の比較モードでスイッチ回路ＳＬ１、ＳＬ２
、ＳＬ４が接地電位ＧＮＤ、ＳＬ３が基準電位ＶＲを選
択した状態になり、（ＶＲ／４）とＶａとの電圧比較が
行われる。これに対して、ＭＳＢが“１”であれば、次
の比較モードでスイッチ回路ＳＬ１、ＳＬ３が接地電位
ＧＮＤ、ＳＬ２、ＳＬ４が基準電位ＶＲを選択した状態
になり、（３ＶＲ／４）とＶａとの電圧比較が行われる
ように制御される。

【００１４】このように、逐次比較制御信号に基ずいて
スイッチ回路ＳＬ１〜ＳＬ４が新たに制御され、さらに
、比較動作が行われ、反転増幅器Ａの出力に基ずいて次
のビット値を決定するという動作を所定回数（本例では
３回）繰り返すことによって、３ビットのＡＤ変換出力
が決定される。

【００１５】なお、上記３ビット用のＡＤ変換器におけ
る電荷再分布型ＤＡ変換器１０として、図１９に示すよ
うに、それぞれ同じ容量値Ｃを有する８個（＝２３）の
容量Ｃ１〜Ｃ８および８個（＝２３）のスイッチ回路Ｓ
Ｌ１〜ＳＬ８が用いられる場合のＡＤ変換動作は次に述
べるように行われる。

【００１６】まず、サンプリングモードでは、スイッチ
回路ＳＷはオンし、スイッチ回路ＳＬ１〜ＳＬ８はそれ
ぞれアナログ信号入力端を選択する。この時、反転増幅
器の入力端の電位は反転増幅器の回路閾値（動作点電圧
）ＶＯＰになり、各容量Ｃ１〜Ｃ４に蓄積される電荷Ｑ
Ｓは、アナログ信号入力電圧をＶａで表わすと、　　Ｑ
Ｓ＝８Ｃ（ＶＯＰ−Ｖａ）　　　　　　　　　　　　　
　　　…（１’）となる。

【００１７】次に、比較モードに移ると、スイッチ回路
ＳＷはオフし、まず、４個のスイッチ回路ＳＬ１〜ＳＬ
４は基準電位ＶＲ（フルスケール電圧）、残り４個のス
イッチ回路ＳＬ５〜ＳＬ８は接地電位ＧＮＤを選択した
状態になる。この時、容量Ｃ１〜Ｃ８に蓄積される電荷
の総和をＱＤ、反転増幅器Ａの入力端の電位をＶ１で表
わすと、ＱＤ＝４Ｃ（Ｖ１−ＶＲ）＋４ＣＶ１　　　　　　…（
２’）となる。電荷保存則より、ＱＳ＝ＱＤ　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　…（３’）が成り立ち、式（１’
）〜（３’）より、Ｖ１−ＶＯＰ＝（ＶＲ／２）−Ｖａ
　　…（４’）が得られる。

【００１８】式（４’）において、（ＶＲ／２）＞Ｖａ
の時にはＶ１＞ＶＯＰとなるので、反転増幅器の出力は
低レベルとなり、（ＶＲ／２）＜Ｖａの時にはＶ１＜Ｖ
ＯＰとなるので、反転増幅器Ａの出力は高レベルとなる
。逐次比較制御回路ＳＲは、反転増幅器Ａの出力の低レ
ベル／高レベルに基ずいて最上位ビット（ＭＳＢ）の値
を“０”／“１”に決定し、さらに、次の上位ビット（
ＭＳＢ−１）を決める比較動作を行うための制御信号を
発生し、この制御信号により、スイッチ回路ＳＬ１〜Ｓ
Ｌ８が新たに選択される。この場合、ＭＳＢが“０”で
あれば、次の比較モードでスイッチ回路ＳＬ１、ＳＬ２
が基準電位ＶＲ、ＳＬ３〜ＳＬ８が接地電位ＧＮＤを選
択した状態になり、（ＶＲ／４）とＶａとの電圧比較が
行われる。これに対して、ＭＳＢが“１”であれば、次
の比較モードでスイッチ回路ＳＬ１〜ＳＬ６が基準電位
ＶＲ、ＳＬ７、ＳＬ８が接地電位ＧＮＤを選択した状態
になり、（３ＶＲ／４）とＶａとの電圧比較が行われる
ように制御される。このように逐次比較制御信号に基ず
いてスイッチ回路ＳＬ１〜ＳＬ８が新たに制御され、さ
らに、比較動作が行われ、反転増幅器Ａの出力に基ずい
て次のビット値を決定するという動作を所定回数（本例
では３回）繰り返すことによって、３ビットのＡＤ変換
出力が決定される。

【００１９】一方、図２０は、従来の逐次比較型ＡＤ変
換器の他の具体例として、上位ビット（例えば２ビット
）のＤＡ変換を容量配列型の電荷再分布型ＤＡ変換器で
行い、下位ビッ卜（例えば２ビット）のＤＡ変換を下位
ビット用ＤＡ変換器（例えば抵抗セグメント型のＤＡ変
換器）で行う例えば４ビット用のＡＤ変換器を示してい
る。ここで、１１はサンプリングモードの時にアナログ
信号入力をサンプリングしてホールドし、比較モードの
時に逐次比較制御ディジタル信号に基ずいて上位ビット
のＤＡ変換を行って局部アナログ信号を発生する容量配
列型の電荷再分布型ＤＡ変換器、１２は比較モードの時
に前記逐次比較制御ディジタル信号に基ずいて下位ビッ
トのＤＡ変換を行う抵抗セグメント型のＤＡ変換器、Ａ
は反転増幅器、ＳＷはスイッチ回路、ＳＲは逐次比較制
御回路である。

【００２０】この場合、上位ビット変換用の電荷再分布
型ＤＡ変換器１１は、それぞれ例えば同じ容量値Ｃを有
する容量Ｃ１〜Ｃ４と、サンプリングモードの時には上
記容量Ｃ１〜Ｃ３の各一端をアナログ信号入力端に接続
し、比較モードの時には前記逐次比較制御ディジタル信
号に応じて上記容量Ｃ１〜Ｃ３の各一端を基準電位ＶＲ
または接地電位ＧＮＤに選択的に接続するためのスイッ
チ回路ＳＬ１〜ＳＬ３と、サンプリングモードの時には
上記容量Ｃ４の一端をアナログ信号入力端に接続し、比
較モードの時には上記容量Ｃ４の一端を抵抗セグメント
型のＤＡ変換器１２の出力端に接続するためのスイッチ
回路ＳＬ４からなり、上記容量Ｃ１〜Ｃ４の各他端が共
通接続されて出力端となっている。

【００２１】また、抵抗セグメント型のＤＡ変換器１２
は、基準電位ＶＲ　　と接地電位ＧＮＤとの間に例えば
それぞれ同じ値の４個の抵抗Ｒが直列に接続され、これ
らの抵抗Ｒ…の接続点および接地電位ＧＮＤに４個のス
イッチ回路ＳＬ１１〜ＳＬ１４の各一端が接続され、こ
れらのスイッチ回路ＳＬ１１〜ＳＬ１４の各他端が共通
に接続されて出力端となっている。

【００２２】次に、上記４ビットＡＤ変換器の動作を説
明する。

【００２３】まず、サンプリングモードでは、スイッチ
回路ＳＷはオンし、スイッチ回路ＳＬ１〜ＳＬ４はそれ
ぞれアナログ信号入力端を選択する。この時、反転増幅
器Ａの入力端の電位は反転増幅器Ａの回路閾値ＶＯＰに
なり、各容量Ｃ１〜Ｃ４に蓄積される電荷ＱＳは、アナ
ログ信号入力電圧をＶａで表わすと、ＱＳ＝４Ｃ（ＶＯＰ−Ｖａ）　　　　　　　　　　　　
…（１”）となる。

【００２４】次に、比較モードに移ると、スイッチ回路
ＳＷはオフし、まず、２個のスイッチ回路ＳＬ１、ＳＬ
２は基準電位ＶＲ（フルスケール電圧）、スイッチ回路
ＳＬ３、ＳＬ１１は接地電位ＧＮＤ、スイッチ回路ＳＬ
４は抵抗セグメント型のＤＡ変換器の出力端（スイッチ
回路ＳＬ１１を介して接地電位ＧＮＤになっている。）
を選択した状態になる。この時、容量Ｃ１〜Ｃ４に蓄積
される電荷の総和をＱＤ、反転増幅器Ａの入力端の電位
をＶ１で表わすと、ＱＤ＝２Ｃ（Ｖ１−ＶＲ）＋２ＣＶ１　　　　…（２”
）となる。電荷保存則より、ＱＳ＝ＱＤ　　　　　　　　　　　　　　　　　　　　
　　　　　　　　…（３”）が成り立ち、式（１”）〜
（３”）より、Ｖ１−ＶＯＰ＝（ＶＲ／２）−Ｖａ　　
　　　　　　…（４”）が得られる。

【００２５】式（４”）において、（ＶＲ／２）＞Ｖａ
の時にはＶ１＞ＶＯＰとなるので、反転増幅器Ａの出力
は低レベルとなり、（ＶＲ／２）＜Ｖａの時にはＶ１＜
ＶＯＰとなるので、反転増幅器Ａの出力は高レベルとな
る。逐次比較制御回路ＳＲは、反転増幅器Ａの出力の低
レベル／高レベルに基ずいて最上位ビット（ＭＳＢ）の
値を“０”／“１”に決定し、さらに、次の上位ビット
（ＭＳＢ−１）を決める比較動作を行うための制御信号
を発生し、この制御信号により、スイッチ回路ＳＬ１〜
ＳＬ４、ＳＬ１１〜ＳＬ１４が新たに制御される。この
場合、ＭＳＢが“０”であれば、次の比較モードでスイ
ッチ回路ＳＬ１が基準電位ＶＲ、ＳＬ２、ＳＬ３、ＳＬ
１１は接地電位ＧＮＤ、スイッチ回路ＳＬ１４は抵抗セ
グメント型のＤＡ変換器１２の出力端（スイッチ回路Ｓ
Ｌ１１を介して接地電位ＧＮＤになっている。）を選択
した状態になり、（ＶＲ／４）とＶａとの電圧比較が行
われる。これに対して、ＭＳＢが“１”であれば、次の
比較モードでスイッチ回路ＳＬ１〜ＳＬ３、ＳＬ１１が
基準電位ＶＲ、ＳＬ４が抵抗セグメント型のＤＡ変換器
１２の出力端（スイッチ回路ＳＬ１１を介して接地電位
ＧＮＤになっている。）を選択した状態になり、（３Ｖ
Ｒ／４）とＶａとの電圧比較が行われるように制御され
る。この時の逐次比較制御信号に基ずいて（ＭＳＢ−１
）の値を決定すると、さらに、次のビット（ＭＳＢ−２
、つまり、ＬＳＢ＋１）を決める比較動作を行うための
制御信号を発生する。この場合、上記（ＭＳＢ−１）が
“０”であれば、次の比較モードでスイッチ回路ＳＬ１
〜ＳＬ３が接地電位ＧＮＤ、ＳＬ１３が基準電位ＶＲを
選択した状態、スイッチ回路ＳＬ４は抵抗セグメント型
のＤＡ変換器１２の出力端（スイッチ回路ＳＬ１３を介
してＶＲ／８が出力している。）を選択した状態になり
、（ＶＲ／８）とＶａとの電圧比較が行われる。これに
対して、上記（ＭＳＢ−１）が“１”であれば、次の比
較モードでスイッチ回路ＳＬ１〜ＳＬ３が接地電位ＧＮ
Ｄ、ＳＬ１４が基準電位ＶＲを選択した状態、スイッチ
回路ＳＬ４は抵抗セグメント型のＤＡ変換器１２の出力
端（スイッチ回路ＳＬ１４を介して３ＶＲ／８が出力し
ている。）を選択した状態になり、（３ＶＲ／８）とＶ
ａとの電圧比較が行われるように制御される。以下、同
様の要領で、逐次比較制御信号に基ずいてスイッチ回路
ＳＬ１〜ＳＬ４、ＳＬ１１〜ＳＬ１４が新たに制御され
、さらに、比較動作が行われ、反転増幅器Ａの出力に基
ずいて次のビット値を決定するという動作によって、４
ビットのＡＤ変換出力が決定される。

【００２６】ところで、上記したような従来の逐次比較
型ＡＤ変換器においては、以下に述べるような様々な問
題がある。

【００２７】図２１（ａ）および（ｂ）は、電圧比較用
の反転増幅器Ａの入出力端間に接続されているスイッチ
回路ＳＷとして、例えばＮチャネルＭＯＳ（絶縁ゲート
型）トランジスタＴｎを用いる場合の回路構成および断
面構造を示しており、ＧはＭＯＳトランジスタＴｎゲー
ト電極、ＶＧはゲート電圧、ＣＯはゲート電極Ｇと入力
ＩＮ、出力ＯＵＴとの間のオーバーラップ容量、２１は
Ｐ型半導体基板、２２はドレイン・ソース用のＮ＋型の
不純物拡散層である。

【００２８】この場合のサンプリングモードにおける反
転増幅器Ａの入力端Ｎの電位の変化の過程を図２２に示
しており、サンプリング時間は、反転増幅器Ａの出力イ
ンピーダンスをＺＯ、スイッチ回路ＳＷのオン抵抗をＲ
ＳＷ、電荷再分布型ＤＡ変換器の容量配列の全容量値を
ＣＴとすると、時定数ＣＴ（ＲＳＷ＋ＺＯ）で決定され
、この時定数ＣＴ（ＲＳＷ＋ＺＯ）がＡＤ変換器の動作
速度の大きな決定要因となる。

【００２９】そして、サンプリングモード終了時にスイ
ッチ回路ＳＷがオフした時に、図２１（ａ）および（ｂ
）に示したようなオーバーラップ容量ＣＯによるフィー
ルドスルーの影響により、反転増幅器Ａの入力端Ｎの電
位にオフセット電圧ＶＯＦＦＳＥＴが生じ、反転増幅器
Ａの入力端Ｎの電位がＶＯＰ＋ＶＯＦＦＳＥＴとなり、
このＶＯＦＦＳＥＴに起因する誤差により変換精度が劣
化する。

【００３０】ここで、動作速度を上げるためにスイッチ
回路ＳＷのオン抵抗ＲＳＷを小さくすれば、オーバーラ
ップ容量ＣＯが大きくなってオフセット電圧ＶＯＦＦＳ
ＥＴが大きくなり、変換精度が劣化する。逆に、変換精
度を上げるためにオフセット電圧ＶＯＦＦＳＥＴを小さ
くしようとすれば、オン抵抗ＲＳＷの大きなスイッチ回
路ＳＷを使用する必要があり、動作速度が低下する。つ
まり、動作速度と変換精度とはトレードオフの関係にあ
るので、高速かつ高精度の逐次比較型ＡＤ変換器の実現
が困難であるという問題がある。

【００３１】このような問題は、スイッチ回路ＳＷとし
て、ＮチャネルトランジスタとＰチャネルトランジスタ
とが並列接続されたＣＭＯＳ（相補性ＭＯＳ）スイッチ
回路を用いた場合にも同様に生じる。

【００３２】また、電圧比較用の反転増幅器Ａを図２３
に示すようにＮチャネルトランジスタＴｎとＰチャネル
トランジスタＴｐとからなるＣＭＯＳインバータで構成
した場合、反転増幅器Ａの入力端Ｎの電位は、サンプリ
ングモードから比較モードに移った時から非固定状態（
高インピーダンス状態）になる。図２４は、反転増幅器
Ａの入力配線Ｎ’と周辺配線Ｌの関係を示したものであ
り、この入力配線Ｎ’は周辺配線Ｌと寄生容量Ｃｐで接
続されており、外部からのノイズ（例えば電源ノイズや
スイッチングノイズなど）による周辺配線Ｌの電位の揺
れとか、立上りや立下り波形を持つ信号成分が前記寄生
容量Ｃｐを通じて入力配線Ｎ’へ伝えられると、高イン
ピーダンス状態の入力端Ｎの電位が変化する。この反転
増幅器Ａの入力端Ｎの電位は、各ビット値を決定するた
めの重要な電位であり、外乱ノイズの影響を受けて反転
増幅器Ａの出力に誤った判定結果が現われる。また、反
転増幅器Ａの入出力端間に接続されるスイッチ回路ＳＷ
がＣＭＯＳスイッチ回路である場合には、反転増幅器Ａ
の入力端は半導体基板表層部の不純物拡散層に接続され
るので、半導体基板からのノイズが拡散層の接合容量を
介して反転増幅器Ａの入力端Ｎに入力し、やはり、誤っ
た判定結果が現われる。

【００３３】このように比較モードに移った時に反転増
幅器Ａの入力端Ｎの電位が非固定状態（高インピーダン
ス状態）になることにより、ノイズの影響を受けて反転
増幅器Ａの出力に誤った判定結果が現われることは、特
に、高分解能（高精度）の逐次比較型ＡＤ変換器を実現
する際に大きな問題になる。

【００３４】また、図２０に示した逐次比較型ＡＤ変換
器においては、パターンレイアウトの容易性の観点から
、下位ビット変換用の抵抗セグメント型のＤＡ変換器１
２の出力端をスイッチ回路ＳＬ４を介して上位ビット変
換用の電荷再分布型ＤＡ変換器１１の特定の容量Ｃ４に
接続するように固定されている。この場合、逐次比較制
御ディジタル信号の上位２ビットと容量Ｃ１〜Ｃ４の一
端の選択先（スイッチ回路ＳＬ１〜ＳＬ４により選択さ
れる。）との関係は、図２５に示すように制御される。

【００３５】いま、製造上のばらつきにより、容量Ｃ４
が他の容量Ｃ１〜Ｃ３に比べて大きな値あるいは小さな
値になった場合、ＡＤ変換特性は、図２６に示すように
、上位ビットと下位ビットとの合成点（上位ビット中の
最下位ビットの変化点）に対応する部分が不連続になり
、この不連続性によりＡＤ変換器の歪特性が著しく劣化
するという問題がある。

【００３６】例えば、製造技術上の制限により、図２７
に示すようなＡＤ変換特性（不連続電圧がフルスケール
の０．１％）が得られた時、１６ビット分解能を持った
ＡＤ変換器の全高調波歪（ＴＨＤ；Ｔｏｔａｌ　　Ｈａ
ｒｍｏｎｉｃ　　Ｄｉｓｔｏｒｔｉｏｎ）はフーリエ変
換により計算することができ、−６５ｄＢとなる。１６
ビット分解能の場合、全高調波歪は−９０ｄＢ以下が期
待されるので、ＡＤ変換特性が非常に悪くなる。

【００３７】従って、高精度（例えば全高調波歪が−９
０ｄＢ以下）のＡＤ変換特性が要求される高品質のオー
ディオ分野では、図２０の逐次比較型ＡＤ変換器を使用
することができない。

【００３８】また、一般に、逐次比較型ＡＤ変換器は、
ＡＤ変換出力の各ビットの値を逐次決定するための電圧
比較器が１つだけあればよいので、全体のサイズが小さ
くなるという利点があるが、ビット数が大きくなるにつ
れてサンプリング時間が長くなると共に比較モードの時
間も長くなるので、変換時間が長くなる（動作速度が遅
くなる）という問題がある。

【００３９】

【発明が解決しようとする課題】上記したように、電圧
比較器として反転増幅器およびその入出力端間に接続さ
れたスイッチ回路を用いる従来の逐次比較型ＡＤ変換器
は、スイッチ回路の寄生容量によるフィールドスルーの
影響により、動作速度と変換精度とがトレードオフの関
係になり、高速化および高精度化を両立させることが困
難であるという問題がある。

【００４０】また、サンプリングモードから比較モード
に移った時に電圧比較器の入力端の電位が非固定状態（
高インピーダンス状態）になる従来の逐次比較型ＡＤ変
換器は、ノイズの影響を受けて電圧比較出力に誤った判
定結果が現われ、特に、高分解能（高精度）化を図る上
で大きな問題になる。

【００４１】また、上位ビットのＤＡ変換を容量配列型
の電荷再分布型ＤＡ変換器で行い、下位ビットのＤＡ変
換を下位ビット用のＤＡ変換器で行う従来の逐次比較型
ＡＤ変換器は、電荷再分布型ＤＡ変換器の容量配列のう
ち下位ビット用のＤＡ変換器の出力端に接続される容量
が固定されているので、この容量のばらつきにより他の
容量に比べて大きな値あるいは小さな値になった場合に
、ＡＤ変換特性のうちで上位ビットと下位ビットとの合
成点に対応する部分が不連続になり、この不連続性によ
りＡＤ変換器の歪特性が著しく劣化するという問題があ
る。

【００４２】また、１個の逐次比較型ＡＤ変換器を単独
で使用する従来の逐次比較型ＡＤ変換器は、ＡＤ変換の
ビット数が大きくなるにつれてサンプリング時間が長く
なると共に比較モードの時間も長くなるので、動作速度
が遅くなるという問題がある。

【００４３】本発明は、上記問題点を解決すべくなされ
たもので、その目的は、電圧比較用の反転増幅器の入出
力端間に接続されているスイッチ回路によるフィールド
スルーの影響を受けても反転増幅器の入力端の電位のオ
フセット電圧の低減およびサンプリング時間の短縮化を
図ることが可能になる高精度かつ高速の逐次比較型ＡＤ
変換器を提供することにある。

【００４４】また、本発明の他の目的は、サンプリング
モードから比較モードに移った時の電圧比較器の入力端
の電位を基準電位に固定することにより、電圧比較器の
入力端にノイズの影響を受けても電圧比較出力に誤った
判定結果が現われることがなく、高分解能（高精度）の
逐次比較型ＡＤ変換器を提供することにある。

【００４５】また、本発明の他の目的は、上位ビットの
ＤＡ変換を容量配列型の電荷再分布型ＤＡ変換器で行い
、下位ビットのＤＡ変換を下位ビット用のＤＡ変換器で
行う場合に、容量配列の容量値がばらついた場合でもＡ
Ｄ変換特性の連続性が得られ、歪特性が良好な逐次比較
型ＡＤ変換器を提供することにある。

【００４６】また、本発明の他の目的は、複数のＡＤ変
換器で並列処理を行うことにより、ＡＤ変換のビット数
が大きくなっても高速動作が可能な逐次比較型ＡＤ変換
器を提供することにある。

【００４７】

【課題を解決するための手段】本発明の逐次比較型ＡＤ
変換器は、サンプリングモードの時にアナログ信号入力
をサンプリングしてホールドするサンプルホールド回路
と、上記サンプルホールド回路の出力が入力する電圧比
較用の反転増幅器と、この反転増幅器の入出力端間で互
いに並列に接続された互いにオン抵抗が異なる複数のス
イッチ回路と、サンプリングモードの時に上記複数のス
イッチ回路をそれぞれオン状態に制御し、サンプリング
モードの途中で上記複数のスイッチ回路をオン抵抗が小
さいものより順にオフ状態に制御し、比較モードの時に
上記複数のスイッチ回路をそれぞれオフ状態に制御する
制御回路と、比較モードの時に逐次比較制御ディジタル
信号に基すいて局部アナログ信号を発生して前記反転増
幅器に入力する局部ＤＡ変換器と、比較モードの時に前
記逐次比較制御ディジタル信号を逐次出力すると共に前
記反転増幅器の出力の論理レベルに基ずいてＡＤ変換出
力の各ビットの値を逐次決定する逐次比較制御回路とを
具備することを特徴とする。

【００４８】また、本発明の逐次比較型ＡＤ変換器は、
サンプリングモードの時にアナログ信号入力をサンプリ
ングしてホールドするサンプルホールド回路と、上記サ
ンプルホールド回路の出力が第１の入力端に入力し、第
２の入力端に基準電圧が入力する電圧比較器と、この電
圧比較器の第１の入力端と出力端との間に接続されたス
イッチ回路と、同じく上記電圧比較器の第１の入力端と
出力端との間に接続された容量と、サンプリングモード
の時に上記スイッチ回路をオン状態に制御し、比較モー
ドの時に上記スイッチ回路をオフ状態に制御する制御回
路と、比較モードの時に逐次比較制御ディジタル信号に
基ずいて局部アナログ信号を発生して前記反転増幅器に
入力する局部ＤＡ変換器と、比較モードの時に前記逐次
比較制御ディジタル信号を逐次出力すると共に前記反転
増幅器の出力の論理レベルに基ずいてＡＤ変換出力の各
ビットの値を逐次決定する逐次比較制御回路とを具備す
ることを特徴とする。

【００４９】また、本発明の逐次比較型ＡＤ変換器は、
各一端側が共通に接続された複数の容量およびこの複数
の容量の接続先を制御する複数のスイッチ回路からなり
、サンプリングモードの時にアナログ信号入力をサンプ
リングしてホールドし、比較モードの時に逐次比較制御
ディジタル信号に基ずいて上位ビットのＤＡ変換を行っ
て局部アナログ信号を発生する容量配列型の電荷再分布
型ＤＡ変換器と、比較モードの時に前記逐次比較制御デ
ィジタル信号に基ずいて下位ビットのＤＡ変換を行う下
位ビット用ＤＡ変換器と、比較モードの時に前記逐次比
較制御ディジタル信号に基ずいて電荷再分布型ＤＡ変換
器の容量配列の少なくとも２個の容量から択一的に選択
して前記下位ビット用ＤＡ変換器の出力端に接続するよ
うに、前記電荷再分布型ＤＡ変換器におけるスイッチ回
路を制御する制御回路と、前記電荷再分布型ＤＡ変換器
の出力が入力する電圧比較器と、比較モードの時に前記
逐次比較制御ディジタル信号を逐次出力すると共に前記
電圧比較器の出力の論理レベルに基ずいてＡＤ変換出力
の各ビットの値を逐次決定する逐次比較制御回路とを具
備することを特徴とする。

【００５０】また、本発明の逐次比較型ＡＤ変換器は、
互いに独立に設けられた第１の逐次比較型ＡＤ変換器お
よび第２の逐次比較型ＡＤ変換器と、アナログ信号入力
端と上記第１の逐次比較型ＡＤ変換器および第２の逐次
比較型ＡＤ変換器の各入力端との間に設けられた第１の
スイッチ回路と、上記第１の逐次比較型ＡＤ変換器の出
力または第２の逐次比較型ＡＤ変換器の出力を選択する
ための第２のスイッチ回路と、前記第１の逐次比較型Ａ
Ｄ変換器および第２の逐次比較型ＡＤ変換器の一方をサ
ンプリングモードに設定する時には他方を比較モードに
設定し、さらに、第１の逐次比較型ＡＤ変換器がサンプ
リングモードの時には前記アナログ信号入力端を第１の
逐次比較型ＡＤ変換器の入力端に接続するように前記第
１のスイッチ回路を制御すると共に、前記第２の逐次比
較型ＡＤ変換器の出力を選択するように前記第２のスイ
ッチ回路を制御し、第２の逐次比較型ＡＤ変換器がサン
プリングモードの時には前記アナログ信号入力端を第２
の逐次比較型ＡＤ変換器の入力端に接続するように前記
第１のスイッチ回路を制御すると共に、前記第１の逐次
比較型ＡＤ変換器の出力を選択するように前記第２のス
イッチ回路を制御する制御回路とを具備することを特徴
とする。

【００５１】

【作用】電圧比較用の反転増幅器の入出力端間に互いに
オン抵抗が異なる複数のスイッチ回路が互いに並列に接
続されたＡＤ変換器は、サンプリングモードの途中で複
数のスイッチ回路がオン抵抗の小さいものより順にオフ
状態に制御されることにより、スイッチ回路のフィール
ドスルーの影響による反転増幅器の入力端のオフセット
電圧ＶＯＦＦＳＥＴが低減すると共にサンプリング時間
が短縮し、高精度化および高速化の両立を図ることが可
能になる。

【００５２】また、サンプルホールド回路の出力が第１
の入力端に入力し、第２の入力端に基準電圧が入力し、
第１の入力端と出力端との間にスイッチ回路および容量
が並列に接続されたＡＤ変換器は、サンプリングモード
から比較モードに移った時に電圧比較器の第１の入力端
の電位が第２の入力端の基準電位に固定され、電圧比較
器の入力端の電位がノイズの影響を受け難くなり、高分
解能（高精度）化が可能になる。

【００５３】また、上位ビットのＤＡ変換を容量配列型
の電荷再分布型ＤＡ変換器で行い、下位ビットのＤＡ変
換を下位ビット用のＤＡ変換器で行う場合に、比較モー
ドの時に電荷再分布型ＤＡ変換器の容量配列の少なくと
も２個の容量から択一的に選択して下位ビット用のＤＡ
変換器の出力端に接続するＡＤ変換器は、容量配列の容
量値がばらついた場合でもＡＤ変換特性の連続性（単調
増加性）が得られ、良好な歪特性が得られる。

【００５４】また、２個の逐次比較型ＡＤ変換器の一方
がサンプリングモードの時に他方が比較モードに設定さ
れ、比較モード側のＡＤ変換出力が選択されて出力とな
るＡＤ変換器は、実質的にアナログ信号入力をサンプリ
ングするサイクル時間が短くなり、変換速度が速くなり
、ＡＤ変換のビット数が大きくなっても高速動作が可能
になる。

【００５５】

【実施例】以下、図面を参照して本発明の実施例を説明
する。

【００５６】図１は、ＭＯＳ集積回路に形成された例え
ば３ビット用の逐次比較型ＡＤ変換器の一例を示してお
り、図１８を参照して前述した従来の３ビット用のＡＤ
変換器と比べて、反転増幅器Ａの入出力端間に複数（本
例では２個）のスイッチ回路ＳＷ１、ＳＷ２が互いに並
列に接続され、この２個のスイッチ回路ＳＷ１、ＳＷ２
は互いに異なるオン抵抗ＲＳＷ１、ＲＳＷ２を有し、こ
の２個のスイッチ回路ＳＷ１、ＳＷ２を次に述べるよう
に制御する制御回路ＣＴ１が異なり、その他は同じであ
るので図１８中と同一符号を付している。

【００５７】上記制御回路ＣＴ１は、上記２個のスイッ
チ回路ＳＷ１、ＳＷ２を、サンプリングモードの時にそ
れぞれオン状態に制御し、サンプリングモードの途中で
オン抵抗ＲＳＷ１、ＲＳＷ２が小さいものより順にオフ
状態に制御し、比較モードの時にそれぞれオフ状態に制
御する。

【００５８】上記構成の図１の３ビット用のＡＤ変換器
の動作は、図１８を参照して前述した従来の３ビット用
のＡＤ変換器の動作と基本的には同じであるが、反転増
幅器Ａの入出力端間に接続された２個のスイッチ回路Ｓ
Ｗ１、ＳＷ２がサンプリングモードの途中でオン抵抗Ｒ
ＳＷ１、ＲＳＷ２の小さいものより順にオフ状態に制御
される点で異なる。

【００５９】これにより、上記２個のスイッチ回路ＳＷ
１、ＳＷ２を例えばそれぞれＮチャネルトＭＯＳトラン
ジスタで構成した場合にその寄生容量によるフィールド
スルーの影響を受けても、反転増幅器Ａの入力端Ｎの電
位のオフセット電圧が低減すると共にサンプリング時間
が短縮し、高精度化および高速化が両立するようになる
。

【００６０】即ち、第２図に示すように、サンプリング
モードの開始時に２個のスイッチ回路ＳＷ１、ＳＷ２が
オン状態に制御されると、反転増幅器Ａの入力端の電位
は、　　τ＝ＣＴ（ＲＳＷ１×ＲＳＷ２＋ＺＯ）／（ＲＳＷ
１＋ＲＳＷ２）なる時定数にしたがって変化する。ここ
で、ＣＴ　　はＤＡ変換器１０の容量配列の全容量値、
ＺＯは反転増幅器Ａの出力インピーダンスであり、ＲＳ
Ｗ１《＋ＲＳＷ２、かつ、ＲＳＷ１《ＺＯに設定してお
けば、τ＝ＣＴ・ＲＳＷ１となり、ＲＳＷ１を小さく設
定しておけば、反転増幅器Ａの入力端Ｎの電位が動作点
電圧ＶＯＰに達するまでの時間ＴＡが短縮される。

【００６１】次に、サンプリングモードの途中で、オン
抵抗ＲＳＷ１が小さい方のスイッチ回路ＳＷ１がオフ状
態に制御されると、反転増幅器Ａの入力端Ｎの電位に大
きなオフセット電圧ＶＯＦＦＳＥＴ１が生じるが、オン
抵抗ＲＳＷ２が大きい方のスイッチ回路ＳＷ２がオン状
態のままであり、サンプリングが続行される。次に、オ
ン抵抗ＲＳＷ２が大きい方のスイッチ回路ＳＷ２がオフ
状態に制御された時に反転増幅器Ａの入力端Ｎの電位に
生じるオフセット電圧ＶＯＦＦＳＥＴ０は小さくなる（
ＶＯＦＦＳＥＴ０《ＶＯＰ）。この場合、オン抵抗ＲＳ
Ｗ２が大きい方のスイッチ回路ＳＷ２がオフ状態に制御
されてからサンプリングモードが終了するまでの時間Ｔ
Ｂ　　はＴＢ　　《ＴＡ　　である。

【００６２】つまり、オン抵抗ＲＳＷ１が小さいスイッ
チ回路ＳＷ１を用いてサンプリング時間の短縮を図り、
このオン抵抗ＲＳＷ１が小さいスイッチ回路ＳＷ１のオ
フ時に生じるオフセット電圧ＶＯＦＦＳＥＴ１をオン抵
抗ＲＳＷ２が大きいスイッチ回路ＳＷ２により保証して
精度を向上させることが可能になる。

【００６３】なお、図２中には、対比のため、従来例の
ＡＤ変換器のスイッチ回路ＳＷのオン抵抗が大きい場合
と小さい場合とにおける動作波形も示している。

【００６４】なお、図１のＡＤ変換器中、反転増幅器Ａ
としては、ＣＭＯＳインバータ回路、電圧比較器（例え
ば演算増幅器）を用いることができる。この演算増幅器
を用いる場合には、反転入力端に基準電圧を入力し、非
反転入力端に前段出力を入力し、非反転入力端と出力端
との間に前記スイッチ回路を接続すればよい。

【００６５】また、図１のＡＤ変換器中、容量配列型の
電荷再分布型ＤＡ変換器に代えて、図１６に示したよう
なサンプリングホールド回路ＳＨおよび局部ＤＡ変換器
ＬＡを用いることができる。

【００６６】図３は、ＭＯＳ集積回路に形成された例え
ば３ビット用の逐次比較型ＡＤ変換器の他の例を示して
おり、図１８を参照して前述した従来の３ビット用のＡ
Ｄ変換器と比べて、反転増幅器Ａに代えて電圧比較器（
例えば演算増幅器ＯＰ）が用いられ、この演算増幅器Ｏ
Ｐの第２の入力端（非反転入力端）に基準電圧ＶＲＥＦ
が入力し、この演算増幅器ＯＰの第１の入力端（反転入
力端）に電荷再分布型ＤＡ変換器１０の出力が入力し、
この演算増幅器ＯＰの反転入力端と出力端との間に前記
スイッチ回路ＳＷが接続され、さらに、この演算増幅器
ＯＰの反転入力端と出力端との間に電荷ホールド用の容
量ＣＨが接続されている点が異なり、その他は同じであ
るので図１８中と同一符号を付している。

【００６７】上記構成の図３のＡＤ変換器の動作は、図
１８を参照して前述した従来の３ビット用のＡＤ変換器
と基本的には同じであるが、電圧比較器ＯＰの第１の入
力端と出力端との間にスイッチ回路ＳＷおよび電荷ホー
ルド用の容量ＣＨが互いに並列に接続され、この電圧比
較器ＯＰの第２の入力端に基準電圧ＶＲＥＦが入力し、
上記第１の入力端に電荷再分布型ＤＡ変換器１０の出力
が入力するので、電圧比較動作が次に述べるように行わ
れる。

【００６８】即ち、サンプリングモードでは、スイッチ
回路ＳＷはオンし、スイッチ回路ＳＬ１〜ＳＬ４はそれ
ぞれアナログ信号入力端を選択する。この時、電圧比較
器ＯＰの第１の入力端の電位および出力端の電位は第２
の入力端の電位（基準電圧）ＶＲＥＦになり、各容量Ｃ
１〜Ｃ４に蓄積される電荷ＱＷは、アナログ信号入力電
圧をＶａで表わすと、ＱＷ＝８Ｃ（ＶＲＥＦ−Ｖａ）　
　　　　　　　…（６）となる。また、電荷ホールド用
の容量ＣＨ　　に蓄積される電荷ＱＨは零である。

【００６９】次に、比較モードに移ると、スイッチ回路
ＳＷはオフし、まず、スイッチ回路ＳＬ１〜ＳＬ３は接
地電位ＧＮＤ、スイッチ回路ＳＬ４は基準電位ＶＲ（フ
ルスケール電圧）を選択した状態になる。この時、電圧
比較器ＯＰの第１の入力端の電位をＶＮ、電圧比較器Ｏ
Ｐの出力端の電位をＶＯＵＴ、容量Ｃ１〜Ｃ３に蓄積さ
れる電荷をＱ３、容量Ｃ４に蓄積される電荷をＱ４、電
荷ホールド用の容量の値をＣＨで表わすと、Ｑ３＝４Ｃ
ＶＮ　　　　　　　　　　　　　　　　　　…（７）Ｑ
４＝４Ｃ（ＶＮ−ＶＲ）　　　　　　　　…（８）ＱＨ
＝ＣＨ（ＶＮ−ＶＯＵＴ）　　　　　　…（９）となる
。電荷保存則より、ＱＷ＝Ｑ３＋Ｑ４＋ＱＨ　　　　　　　　…（１０）が
成り立ち、式（６）〜（１０）より、　　ＶＮ−ＶＲＥ
Ｆ＋｛ＣＨ（ＶＮ−ＶＯＵＴ）／８Ｃ｝＝（ＶＲ／２）
−Ｖａ　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　…（１１）が得られる。また
、電圧比較器ＯＰの電圧増幅率をＡで表わすと、Ａ（ＶＲＥＦ−ＶＮ）＝ＶＯＵＴ　　　　　　…（１２
）が成り立つ。式（１２）を式（１１）に代入し、電圧
増幅率Ａが十分大きいとすると、　　（ＶＲ／２）−Ｖａ＝ＣＨ（ＶＲＥＦ−ＶＯＵＴ）
／８Ｃ　　　　　　　　…（１３）が得られる。

【００７０】式（１３）において、（ＶＲ／２）＞Ｖａ
の時にはＶＲＥＦ＞ＶＯＵＴとなるので電圧比較器ＯＰ
の出力は低レベルとなり、（ＶＲ／２）＜Ｖａの時には
ＶＲＥＦ＜ＶＯＵＴとなるので電圧比較器ＯＰの出力は
高レベルとなり、この電圧比較器ＯＰの出力の論理レベ
ルに基ずいてＡＤ変換出力の各ビットの値が逐次決定さ
れる。

【００７１】上記したように、サンプリングモードから
比較モードに移った時に電圧比較器ＯＰの第１の入力端
の電位が第２の入力端の基準電位ＶＲＥＦに固定されて
低インピーダンス状態になるので、電圧比較器ＯＰの入
力端の電位がノイズの影響を受け難くなり、電圧比較動
作が安定に行われ、高分解能（高精度）のＡＤ変換器が
実現される。

【００７２】なお、図３のＡＤ変換器中、容量配列型の
電荷再分布型ＤＡ変換器１０に代えて、図４に示すよう
に、サンプリングホールド回路ＳＨおよび局部ＤＡ変換
器ＬＡを用いることができる。このサンプリングホール
ド回路ＳＨは、クロック信号φによりオン駆動されるス
イッチ回路ＳＷＡによりアナログ入力信号をサンプリン
グして容量ＣＯの一端に供給し、反転クロック信号φに
よりオン駆動されるスイッチ回路ＳＷＢにより局部ＤＡ
変換信号を容量ＣＯの一端に供給するように構成される
。

【００７３】また、図３のＡＤ変換器中、入出力端間に
電荷ホールド用の容量ＣＨおよびスイッチ回路ＳＷが並
列接続された電圧比較器ＯＰに代えて、図５に示すよう
に、入出力端間に電荷ホールド用の容量ＣＨ１およびス
イッチ回路ＳＷが並列接続された電圧比較器ＯＰと入出
力端間に電荷ホールド用の容量ＣＨ２およびスイッチ回
路ＳＷが並列接続された電圧比較器ＯＰとをカスケード
接続するように変更してもよい。さらには、図６に示す
ように、入出力端間に電荷ホールド用の容量ＣＨおよび
スイッチ回路ＳＷが並列が接続された電圧比較器ＯＰと
入出力端間にスイッチ回路ＳＷのみが接続された電圧比
較器ＯＰとをカスケード接続するように変更してもよい
。

【００７４】図７は、ＭＯＳ集積回路に形成された４ビ
ット用の逐次比較型ＡＤ変換器の一例を示しており、図
２０を参照して前述した従来の４ビット用のＡＤ変換器
と比べて、比較モードの時に逐次比較制御ディジタル信
号に基ずいて電荷再分布型ＤＡ変換器１１の容量配列の
少なくとも２個の容量（本例では全ての容量Ｃ１〜Ｃ４
）から択一的に選択して下位ビット用ＤＡ変換器１２の
出力端に接続し得るように、電荷再分布型ＤＡ変換器１
１のスイッチ回路ＳＬ１’〜ＳＬ４’およびこのスイッ
チ回路ＳＬ１’〜ＳＬ４’を制御する制御回路（例えば
デコーダ回路）ＣＴ２が設けられている点が異なり、そ
の他は同じであるので図２０中と同一符号を付している
。

【００７５】上記構成の図７の４ビット用のＡＤ変換器
の動作は、図２０を参照して前述した従来の４ビット用
のＡＤ変換器と基本的には同じであるが、電荷再分布型
ＤＡ変換器１１の容量配列の４個の容量Ｃ１〜Ｃ４から
択一的に選択されて下位ビット用のＤＡ変換器１２の出
力端に接続される点が異なる。この場合、逐次比較制御
ディジタル信号の上位２ビットと容量Ｃ１〜Ｃ４の一端
側の選択先（スイッチ回路ＳＬ１’〜ＳＬ４’により選
択される。）との関係は、例えば図８に示すように制御
される。

【００７６】即ち、逐次比較制御ディジタル信号の上位
ビット（ＭＳＢ，ＭＳＢ−１）の４通りの組み合わせ（
１，１）、（１，０）、（０，１）、（０，０）のうち
、（１，１）、（１，０）の時に基準電圧ＶＲに接続さ
れる容量Ｃ１、Ｃ２は共通であり、（１，０）、（０，
１）の時に基準電圧ＶＲに接続される容量Ｃ１は共通で
ある。このように基準電圧ＶＲに接続される容量が連続
性を持っているので、容量Ｃ１〜Ｃ４の値が製造上のば
らつきにより任意の大きさを持った場合でも上位ビット
のＡＤ変換の連続性（単調増加性）が得られる。

【００７７】また、逐次比較制御ディジタル信号の上位
ビット（ＭＳＢ，ＭＳＢ−１）の４通りの組み合わせ（
１，１）、（１，０）、（０，１）、（０，０）に対応
して容量Ｃ４〜Ｃ１の一端側に下位ビット用のＤＡ変換
器１２の出力端が接続される。換言すれば、上位ビット
が（１，１）の場合には、電圧比較出力が高レベルの時
に容量Ｃ４に下位ビット用のＤＡ変換器１２の出力端が
接続され、電圧比較出力が低レベルの時に容量Ｃ３に下
位ビット用のＤＡ変換器の出力端が接続され、上位ビッ
トが（０，１）の場合には、電圧比較出力が高レベルの
時に容量Ｃ２に下位ビット用のＤＡ変換器１２の出力端
が接続され、電圧比較出力が低レベルの時に容量Ｃ１に
下位ビット用のＤＡ変換器１２の出力端が接続される。これにより、逐次比較制御ディジタル信号の上位ビット
が“１”増加する毎に、増加する前に下位ビット用のＤ
Ａ変換器１２の出力端が接続されていた容量に基準電圧
ＶＲが供給され、新たな容量に下位ビット用のＤＡ変換
器１２の出力が供給される。

【００７８】従って、下位ビット用の抵抗セグメント型
のＤＡ変換器自体のＤＡ変換特性の連続性が良好であれ
ば、ＡＤ変換特性は、図９に示すように、上位ビットと
下位ビットとの合成点（上位ビット中の最下位ビットの
変化点）に対応する部分の連続性（単調増加性）が得ら
れ、全体として良好な連続性（単調増加性）が得られる
ようになり、高精度（例えば１６ビット分解能の場合に
全高調波歪が−９０ｄＢ以下）のＡＤ変換特性が要求さ
れる高品質のオーディオ分野でも、図７の逐次比較型Ａ
Ｄ変換器を使用することができるようになる。

【００７９】なお、前記Ｃ４〜Ｃ１のばらつきによりＣ
１〜Ｃ４の順に値が大きくなっている場合を想定すると
、図８に示したようにＣ１〜Ｃ４の順に選択しないで、
例えばＣ１、Ｃ３、Ｃ２、Ｃ４の順とか、Ｃ１、、Ｃ４
、Ｃ３、Ｃ２の順のようにランダムに選択するようにす
れば、ＡＤ変換の非線形誤差が小さくなり、変換精度が
向上する。

【００８０】図１０は、ＭＯＳ集積回路に形成された２
個の逐次比較型ＡＤ変換器を使用する逐次比較型ＡＤ変
換器の基本構成を示している。ここで、２０ａおよび２
０ｂは互いに独立に設けられた第１の逐次比較型ＡＤ変
換器および第２の逐次比較型ＡＤ変換器、ＳＷ１ａおよ
びＳＷ１ｂはアナログ信号入力端と上記第１の逐次比較
型ＡＤ変換器２０ａおよび第２の逐次比較型ＡＤ変換器
２０ｂの各入力端との間に設けられた第１のスイッチ回
路、ＳＷ２ａおよびＳＷ２ｂは上記第１の逐次比較型Ａ
Ｄ変換器２０ａおよび第２の逐次比較型ＡＤ変換器２０
ｂの各出力端とＡＤ変換出力端の間に設けられた第２の
スイッチ回路である。そして、制御回路ＣＴ３は、前記
第１の逐次比較型ＡＤ変換器２０ａおよび第２の逐次比
較型ＡＤ変換器２０ｂの一方をサンプリングモードに設
定する時には他方を比較モードに設定し、さらに、第１
の逐次比較型ＡＤ変換器２０ａがサンプリングモードの
時には前記アナログ信号入力端を第１の逐次比較型ＡＤ
変換器２０ａの入力端に接続するように前記第１のスイ
ッチ回路ＳＷ１ａおよびＳＷ１ｂを制御すると共に、前
記第２の逐次比較型ＡＤ変換器２０ｂの出力端を前記Ａ
Ｄ変換出力端に接続するように前記第２のスイッチ回路
ＳＷ２ａおよびＳＷ２ｂを制御するものである。

【００８１】図１１は、図１０のＡＤ変換器の一具体例
を示しており、図１８中と同一部分には同一符号を付し
ている。

【００８２】上記したような図１１のＡＤ変換器によれ
ば、図１２に示すように、第１の逐次比較型ＡＤ変換器
２０ａおよび第２の逐次比較型ＡＤ変換器２０ｂの一方
がサンプリングモードに設定される時には他方が比較モ
ードに設定され、比較モード側の逐次比較型ＡＤ変換器
の出力がＡＤ変換出力となる。このような２個の逐次比
較型ＡＤ変換器の並列処理により、実質的にアナログ信
号入力をサンプリングするサイクル時間が短くなり、サ
ンプリング時間と比較時間とがほぼ等しい場合には変換
時間が従来のほぼ１／２（変換速度が従来のほぼ２倍）
になり、ＡＤ変換のビット数が大きくなっても高速動作
が可能になる。

【００８３】図１３に示すＡＤ変換器は、図１１のＡＤ
変換器における第１の逐次比較型ＡＤ変換器２０ａおよ
び第２の逐次比較型ＡＤ変換器２０ｂの電荷再分布型の
ＤＡ変換器１０に代えて、図２０に示したように、それ
ぞれ上位ビット変換用の容量配列型の電荷再分布型ＤＡ
変換器１１と下位ビット変換用の抵抗セグセメント型Ｄ
Ａ変換器１２とを用いることにより、分解能を上げるよ
うにしているる。

【００８４】この場合、それぞれの抵抗セグセメント型
ＤＡ変換器１２を２個の逐次比較型ＡＤ変換器で共用す
ることにより、回路規模、パターン面積の増大を抑制す
ることができる。

【００８５】図１４は、図１１に示した逐次比較型ＡＤ
変換器の変形例を示しており、それぞれの逐次比較制御
回路ＳＲが２個の逐次比較型ＡＤ変換器で共用されてお
り、これに伴って、第２のスイッチ回路ＳＷ２ａおよび
ＳＷ２ｂが第１の逐次比較型ＡＤ変換器の電圧比較器Ａ
の出力端および第２の逐次比較型ＡＤ変換器の電圧比較
器Ａの出力端と前記逐次比較制御回路ＳＲの入力端との
間に設けられており、図１２に示した逐次比較型ＡＤ変
換器の動作に準じて制御される。即ち、第１の逐次比較
型ＡＤ変換器がサンプリングモードの時には第２の逐次
比較型ＡＤ変換器の電圧比較器出力端を逐次比較制御回
路ＳＲの入力端に接続するように第２のスイッチ回路Ｓ
Ｗ２ｂが制御され、第２の逐次比較型ＡＤ変換器がサン
プリングモードの時には第１の逐次比較型ＡＤ変換器の
電圧比較器出力端を逐次比較制御回路ＳＲの入力端に接
続するように第２のスイッチ回路ＳＷ２ａが制御される
。

【００８６】上記したような図１４のＡＤ変換器によれ
ば、逐次比較制御回路ＳＲが２個の逐次比較型ＡＤ変換
器で共用されているので、構成が簡易になり、回路規模
、パターン面積の増大を抑制することができる。

【００８７】また、図１４のＡＤ変換器中に示すように
、第１の逐次比較型ＡＤ変換器および第２の逐次比較型
ＡＤ変換器が、それぞれ容量配列型の電荷再分布型ＤＡ
変換器１１と抵抗セグセメント型ＤＡ変換器１２とによ
り上位ビットのＤＡ変換および下位ビットのＤＡ変換を
行う構成である場合に、それぞれの抵抗セグセメント型
ＤＡ変換器１２を２個の逐次比較型ＡＤ変換器で共用す
ることにより、回路規模、パターン面積の増大を一層抑
制することができる。

【００８８】図１５に示す逐次比較型ＡＤ変換器は、第
１の逐次比較型ＡＤ変換器および第２の逐次比較型ＡＤ
変換器が、それぞれサンプルホールド回路ＳＨと局部Ｄ
Ａ変換器ＬＡとによりサンプルホールドおよび局部ＤＡ
を行って電圧比較器ＣＰに入力する場合に、それぞれの
局部ＤＡ変換器ＬＡを２個の逐次比較型ＡＤ変換器で共
用し、さらに、それぞれの逐次比較制御回路ＳＲを２個
の逐次比較型ＡＤ変換器で共用することにより、回路規
模、パターン面積の増大を抑制するようにしている。

【００８９】

【発明の効果】上述したように本発明によれば、電圧比
較用の反転増幅器の入出力端間に互いにオン抵抗が異な
る複数のスイッチ回路を接続し、サンプリングモードの
途中でオン抵抗が小さいスイッチ回路から順にオフさせ
ることにより、スイッチ回路の寄生容量によるフィール
ドスルーの影響を受けても、反転増幅器の入力端の電位
のオフセット電圧の低減およびサンプリング時間の短縮
化を図ることが可能になり、高精度かつ高速の逐次比較
型ＡＤ変換器を実現することができる。

【００９０】また、本発明によれば、サンプリングモー
ドから比較モードに移った時に電圧比較器の入力端の電
位を基準電位に固定することにより、電圧比較器の入力
端にノイズの影響を受けても電圧比較器の出力に誤った
判定結果が現われることがなく、高分解能（高精度）の
逐次比較型ＡＤ変換器を実現することができる。

【００９１】また、本発明によれば、上位ビットのＤＡ
変換を容量配列型の電荷再分布型ＤＡ変換器で行い、下
位ビットのＤＡ変換を下位ビット用のＤＡ変換器で行う
場合に、電荷再分布型ＤＡ変換器の容量配列の少なくと
も２個の容量から択一的に選択して下位ビット用のＤＡ
変換器の出力端に接続することにより、容量配列の容量
値がばらついた場合でもＡＤ変換特性の連続性が得られ
、歪特性が良好な逐次比較型ＡＤ変換器を実現すること
ができる。

【００９２】また、本発明によれば、２個の逐次比較型
ＡＤ変換器の一方がサンプリングモードの時に他方が比
較モードとなるように並列処理することにより、ＡＤ変
換のビット数が大きくなっても高速動作が可能な逐次比
較型ＡＤ変換器を実現することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る３ビット用の逐次比較
型ＡＤ変換器を示すブロック図。

【図２】図１の動作タイミングおよび動作波形を示す図
。

【図３】本発明の他の実施例に係る３ビット用の逐次比
較型ＡＤ変換器を示す回路図。

【図４】本発明の他の実施例に係る３ビット用の逐次比
較型ＡＤ変換器を示す回路図。

【図５】本発明の他の実施例に係る３ビット用の逐次比
較型ＡＤ変換器を示す回路図。

【図６】本発明の他の実施例に係る３ビット用の逐次比
較型ＡＤ変換器を示す回路図。

【図７】本発明の他の実施例に係る３ビット用の逐次比
較型ＡＤ変換器を示す回路図。

【図８】図７中の逐次比較制御回路の出力の上位ビット
と容量Ｃ１〜Ｃ４の接続先との関係の一例を示す図。

【図９】図７のＡＤ変換器のＡＤ変換特性の一例を示す
図。

【図１０】本発明の他の実施例に係る４ビット用の逐次
比較型ＡＤ変換器を示すブロック図。

【図１１】図１０のＡＤ変換器の一具体例を示す回路図
。

【図１２】図１１の動作タイミングを示す図。

【図１３】図１０のＡＤ変換器の他の具体例を示す回路
図。

【図１４】図１０のＡＤ変換器の他の具体例を示すブロ
ック図。

【図１５】図１０のＡＤ変換器の他の具体例を示すブロ
ック図。

【図１６】従来の逐次比較型ＡＤ変換器の基本構成を示
すブロック図。

【図１７】図１６の動作タイミングを示す図。

【図１８】図１６のＡＤ変換器の一具体例を示す回路図
。

【図１９】図１６のＡＤ変換器の一具体例を示す回路図
。

【図２０】図１６のＡＤ変換器のさらに他の具体例を示
す回路図。

【図２１】（ａ）および（ｂ）は図１８乃至図２０のＡ
Ｄ変換器における反転増幅器の入出力端間に接続されて
いるスイッチ回路ＳＷとしてＮチャネルＭＯＳトランジ
スタを用いる場合の回路構成および断面構造を示す図。

【図２２】図２１（ａ）および（ｂ）のＮチャネルＭＯ
Ｓトランジスタを用いる場合のサンプリングモードにお
ける反転増幅器Ａの入力端Ｎの電位の変化の過程を示す
図。

【図２３】図１８乃至図２０のＡＤ変換器における反転
増幅器をＣＭＯＳインバータで構成する場合を示す回路
図。

【図２４】図２３のＣＭＯＳインバータを用いる場合の
反転増幅器Ａの入力配線Ｎ’と周辺配線Ｌの関係を示す
図。

【図２５】図２０中の逐次比較制御回路の出力の上位ビ
ットと容量Ｃ１〜Ｃ４の接続先との関係の一例を示す図
。

【図２６】図２０中の容量Ｃ４の値がばらついた場合に
ＡＤ変換特性に不連続性が発生する様子の一例を示す図
。

【図２７】図２０のＡＤ変換器におけるＡＤ変換特性の
一例を示す図。

【符号の説明】

ＳＨ…サンプリングホールド回路、ＬＡ…局部ＤＡ変換
器、ＣＰ…電圧比較器、ＯＰ…演算増幅器、Ａ…反転増
幅器、Ｎ…入力端、ＳＲ…逐次比較制御回路、ＳＷ、Ｓ
Ｗ１、ＳＷ２、ＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、ＳＷ２
ｂ、ＳＬ１〜ＳＬ８、ＳＬ１’〜ＳＬ４’、ＳＬ１１〜
ＳＬ１４…スイッチ回路、Ｃ１〜Ｃ８、ＣＨ、ＣＨ１、
ＣＨ２…容量、Ｒ…抵抗、Ｔｎ…ＮチャネルＭＯＳトラ
ンジスタ、ＣＴ１、ＣＴ２、ＣＴ３…制御回路、１０、
１１…電荷再分布型ＤＡ変換器、１２…抵抗セグメント
型ＤＡ変換器、２０ａ…第１の逐次比較型ＡＤ変換器、
２０ｂ…第２の逐次比較型ＡＤ変換器。

Claims

【特許請求の範囲】

【請求項１】　　サンプリングモードの時にアナログ信
号入力をサンプリングしてホールドするサンプルホール
ド回路と、上記サンプルホールド回路の出力が入力する
電圧比較用の反転増幅器と、この反転増幅器の入出力端
間で互いに並列に接続された互いにオン抵抗が異なる複
数のスイッチ回路と、サンプリングモードの時に上記複
数のスイッチ回路をそれぞれオン状態に制御し、サンプ
リングモードの途中で上記複数のスイッチ回路をオン抵
抗が小さいものより順にオフ状態に制御し、比較モード
の時に上記複数のスイッチ回路をそれぞれオフ状態に制
御する制御回路と、比較モードの時に逐次比較制御ディ
ジタル信号に基ずいて局部アナログ信号を発生して前記
反転増幅器に入力する局部ＤＡ変換器と、比較モードの
時に前記逐次比較制御ディジタル信号を逐次出力すると
共に前記反転増幅器の出力の論理レベルに基ずいてＡＤ
変換出力の各ビットの値を逐次決定する逐次比較制御回
路とを具備することを特徴とする逐次比較型アナログ・
デジタル変換器。
【請求項２】　　サンプリングモードの時にアナログ信
号入力をサンプリングしてホールドするサンプルホール
ド回路と、上記サンプルホールド回路の出力が第１の入
力端に入力し、第２の入力端に基準電圧が入力する電圧
比較器と、この電圧比較器の第１の入力端と出力端との
間に接続されたスイッチ回路と、同じく上記電圧比較器
の第１の入力端と出力端との間に接続された容量と、サ
ンプリングモードの時に上記スイッチ回路をオン状態に
制御し、比較モードの時に上記スイッチ回路をオフ状態
に制御する制御回路と、比較モードの時に逐次比較制御
ディジタル信号に基ずいて局部アナログ信号を発生して
前記反転増幅器に入力する局部ＤＡ変換器と、比較モー
ドの時に前記逐次比較制御ディジタル信号を逐次出力す
ると共に前記反転増幅器の出力の論理レベルに基ずいて
ＡＤ変換出力の各ビットの値を逐次決定する逐次比較制
御回路とを具備することを特徴とする逐次比較型アナロ
グ・デジタル変換器。
【請求項３】　　前記サンプルホールド回路および局部
ＤＡ変換器は、各一端側が共通に接続された複数の容量
およびこの複数の容量の接続先を制御する複数のスイッ
チ回路からなる容量配列型の電荷再分布型ＤＡ変換器か
らなることを特徴とする請求項１または２記載の逐次比
較型アナログ・デジタル変換器。
【請求項４】　　各一端側が共通に接続された複数の容
量およびこの複数の容量の接続先を制御する複数のスイ
ッチ回路からなり、サンプリングモードの時にアナログ
信号入力をサンプリングしてホールドし、比較モードの
時に逐次比較制御ディジタル信号に基ずいて上位ビット
のＤＡ変換を行って局部アナログ信号を発生する容量配
列型の電荷再分布型ＤＡ変換器と、比較モードの時に前
記逐次比較制御ディジタル信号に基ずいて下位ビットの
ＤＡ変換を行う下位ビット用ＤＡ変換器と、比較モード
の時に前記逐次比較制御ディジタル信号に基ずいて電荷
再分布型ＤＡ変換器の容量配列の少なくとも２個の容量
から択一的に選択して前記下位ビット用ＤＡ変換器の出
力端と接続するように、前記電荷再分布型ＤＡ変換器に
おけるスイッチ回路を制御する制御回路と、前記電荷再
分布型ＤＡ変換器の出力が入力する電圧比較器と、比較
モードの時に前記逐次比較制御ディジタル信号を逐次出
力すると共に前記電圧比較器の出力の論理レベルに基ず
いてＡＤ変換出力の各ビットの値を逐次決定する逐次比
較制御回路とを具備することを特徴とする逐次比較型ア
ナログ・デジタル変換器。
【請求項５】　　前記電荷再分布型ＤＡ変換器の容量配
列の複数の容量はそれぞれ同じ容量値を有し、前記制御
回路は、前記電荷再分布型ＤＡ変換器の容量配列の全て
の容量から択一的に選択して前記下位ビット用ＤＡ変換
器の出力端と接続するように前記電荷再分布型ＤＡ変換
器におけるスイッチ回路を制御することを特徴とする請
求項４記載の逐次比較型アナログ・デジタル変換器。
【請求項６】　　前記下位ビット用ＤＡ変換器は、抵抗
セグメント型のＤＡ変換器であることを特徴とする請求
項４または５記載の逐次比較型アナログ・デジタル変換
器。
【請求項７】　　互いに独立に設けられた第１の逐次比
較型ＡＤ変換器および第２の逐次比較型ＡＤ変換器と、
アナログ信号入力端と上記第１の逐次比較型ＡＤ変換器
および第２の逐次比較型ＡＤ変換器の各入力端との間に
設けられた第１のスイッチ回路と、上記第１の逐次比較
型ＡＤ変換器の出力または第２の逐次比較型ＡＤ変換器
の出力を選択するための第２のスイッチ回路と、前記第
１の逐次比較型ＡＤ変換器および第２の逐次比較型ＡＤ
変換器の一方をサンプリングモードに設定する時には他
方を比較モードに設定し、さらに、第１の逐次比較型Ａ
Ｄ変換器がサンプリングモードの時には前記アナログ信
号入力端を第１の逐次比較型ＡＤ変換器の入力端に接続
するように前記第１のスイッチ回路を制御すると共に、
前記第２の逐次比較型ＡＤ変換器の出力を選択するよう
に前記第２のスイッチ回路を制御し、第２の逐次比較型
ＡＤ変換器がサンプリングモードの時には前記アナログ
信号入力端を第２の逐次比較型ＡＤ変換器の入力端に接
続するように前記第１のスイッチ回路を制御すると共に
、前記第１の逐次比較型ＡＤ変換器の出力を選択するよ
うに前記第２のスイッチ回路を制御する制御回路とを具
備することを特徴とする逐次比較型アナログ・デジタル
変換器。
【請求項８】　　前記第２のスイッチ回路は、前記第１
の逐次比較型ＡＤ変換器および第２の逐次比較型ＡＤ変
換器の各出力端とＡＤ変換出力端の間に設けられており
、前記制御回路は、第１の逐次比較型ＡＤ変換器がサン
プリングモードの時には前記第２の逐次比較型ＡＤ変換
器の出力端を前記ＡＤ変換出力端に接続するように前記
第２のスイッチ回路を制御し、第２の逐次比較型ＡＤ変
換器がサンプリングモードの時には前記第１の逐次比較
型ＡＤ変換器の出力端を前記ＡＤ変換出力端に接続する
ように前記第２のスイッチ回路を制御することを特徴と
する請求項７記載の逐次比較型アナログ・デジタル変換
器。
【請求項９】　　前記第１の逐次比較型ＡＤ変換器およ
び第２の逐次比較型ＡＤ変換器は、それぞれ請求項１乃
至５のいずれか１項記載の逐次比較型ＡＤ変換器が用い
られていることを特徴とする請求項７または８記載の逐
次比較型アナログ・デジタル変換器。
【請求項１０】　　前記第１の逐次比較型ＡＤ変換器お
よび第２の逐次比較型ＡＤ変換器はそれぞれの逐次比較
制御回路を共用しており、前記第２のスイッチ回路は、
上記第１の逐次比較型ＡＤ変換器および第２の逐次比較
型ＡＤ変換器の各電圧比較器出力端と前記共用される逐
次比較制御回路の入力端との間に設けられており、前記
制御回路は、前記第１の逐次比較型ＡＤ変換器がサンプ
リングモードの時には前記第２の逐次比較型ＡＤ変換器
の電圧比較器出力端を前記共用される逐次比較制御回路
の入力端に接続するように前記第２のスイッチ回路を制
御し、第２の逐次比較型ＡＤ変換器がサンプリングモー
ドの時には前記第１の逐次比較型ＡＤ変換器の電圧比較
器出力端を前記共用される逐次比較制御回路の入力端に
接続するように前記第２のスイッチ回路を制御すること
を特徴とする請求項７記載の逐次比較型アナログ・デジ
タル変換器。
【請求項１１】　　前記第１の逐次比較型ＡＤ変換器お
よび第２の逐次比較型ＡＤ変換器は、それぞれ請求項６
記載の逐次比較型ＡＤ変換器が用いられ、それぞれの抵
抗セグセメント型ＤＡ変換器が第１の逐次比較型ＡＤ変
換器および第２の逐次比較型ＡＤ変換器で共用されてい
ることを特徴とする請求項７または８または１０記載の
逐次比較型アナログ・デジタル変換器。
【請求項１２】　　前記第１の逐次比較型ＡＤ変換器お
よび第２の逐次比較型ＡＤ変換器は、それぞれサンプル
ホールド回路と局部ＤＡ変換器とによりサンプルホール
ドおよび局部ＤＡを行うものであり、それぞれの局部Ｄ
Ａ変換器が第１の逐次比較型ＡＤ変換器および第２の逐
次比較型ＡＤ変換器で共用されていることを特徴とする
請求項７または８または１０記載の逐次比較型アナログ
・デジタル変換器。
【請求項１３】　　ＭＯＳ集積回路に形成されてなるこ
とを特徴とする請求項１乃至１２のいずれか１項記載の
逐次比較型アナログ・デジタル変換器。