JP2000232143A - 回路素子評価回路パターン - Google Patents
回路素子評価回路パターンInfo
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Abstract
(57)【要約】
【課題】 電気特性を評価する回路素子に対して、評価
装置のプローブの接触状態を容易にかつ適切に調整する
ことを可能にした回路素子評価回路パターンを提供す
る。 【解決手段】 電気特性の評価対象としての回路素子
（ＦＥＴ素子）１と、前記回路素子１に対して通電を行
うために評価装置に設けられたプローブ１１が接触され
る複数の信号用及びグランド用のパッド２，３，４ａ，
４ｂ，５ａ，５ｂとを備える回路素子評価回路パターン
において、前記複数のパッドに沿って延長され、複数本
の前記プローブ１１が同時に接触可能な接触調整パッド
８，９を備える。複数本のプローブ１１が接触調整パッ
ド８，９に好適に接触した状態を確認するには、例えば
各プローブの短絡状態を確認し、その接触が好適に行わ
れように調整を行うことで、各プローブ１１を各パッド
２，３，…に対して好適に接触させることが可能とな
る。
装置のプローブの接触状態を容易にかつ適切に調整する
ことを可能にした回路素子評価回路パターンを提供す
る。 【解決手段】 電気特性の評価対象としての回路素子
（ＦＥＴ素子）１と、前記回路素子１に対して通電を行
うために評価装置に設けられたプローブ１１が接触され
る複数の信号用及びグランド用のパッド２，３，４ａ，
４ｂ，５ａ，５ｂとを備える回路素子評価回路パターン
において、前記複数のパッドに沿って延長され、複数本
の前記プローブ１１が同時に接触可能な接触調整パッド
８，９を備える。複数本のプローブ１１が接触調整パッ
ド８，９に好適に接触した状態を確認するには、例えば
各プローブの短絡状態を確認し、その接触が好適に行わ
れように調整を行うことで、各プローブ１１を各パッド
２，３，…に対して好適に接触させることが可能とな
る。
Description
【０００１】
【発明の属する技術分野】本発明はＦＥＴ素子等の回路
素子を備えるマイクロ波で用いる半導体集積回路に関
し、特に回路素子の電気特性を評価するためのプローブ
接触用の導電パターンを備える回路素子評価回路パター
ンに関する。
素子を備えるマイクロ波で用いる半導体集積回路に関
し、特に回路素子の電気特性を評価するためのプローブ
接触用の導電パターンを備える回路素子評価回路パター
ンに関する。
【０００２】
【従来の技術】マイクロ波で用いる半導体集積回路（Ｍ
ＭＩＣ）では、半導体集積回路を構成するＦＥＴ素子を
サブキャリア等にマウントしたオンチップ状態で当該Ｆ
ＥＴ素子に対して通電を行ない、増幅度はその他の電気
的な特性評価を行なっている。この場合、ネットワーク
アナライザ等のＲＦ評価装置のプローブヘッドに設けら
れているプローブを前記ＦＥＴ素子に対して電気接触し
て通電を行う必要がある。図５は従来のＭＭＩＣの一例
を示しており、ここではマイクロストリップライン構造
のＦＥＴ評価回路パターンを示している。同図におい
て、裏面に図外の接地導体を形成した半導体基板の表面
にＦＥＴ素子１を形成し、表面に設けた絶縁膜上に金メ
ッキ膜等を所要のパターンに形成した導体パターンを形
成している。前記導体パターンには、前記ＦＥＴ素子を
挟んで対向配置された信号入力パッド２及び信号出力パ
ッド３と、前記信号入力パッド２と信号出力パッド３の
各両側にそれぞれ一定間隔をおいて配置したグランドパ
ッド４ａ，４ｂと５ａ，５ｂとで構成されている。そし
て、前記ＦＥＴ素子１のゲート部Ｇは前記信号入力パッ
ド２へ接続され、同ドレイン部Ｄは信号出力パッド３へ
接続されている。なお、同ソース部Ｓは前記導体パター
ンの他の一部で形成されたグランドパターン６に接続さ
れている。なお、前記グランドパッド４ａ，４ｂ，５
ａ，５ｂとグランドパターン６はスルーホール７を介し
て前記裏面の接地導体に接続されている。
ＭＩＣ）では、半導体集積回路を構成するＦＥＴ素子を
サブキャリア等にマウントしたオンチップ状態で当該Ｆ
ＥＴ素子に対して通電を行ない、増幅度はその他の電気
的な特性評価を行なっている。この場合、ネットワーク
アナライザ等のＲＦ評価装置のプローブヘッドに設けら
れているプローブを前記ＦＥＴ素子に対して電気接触し
て通電を行う必要がある。図５は従来のＭＭＩＣの一例
を示しており、ここではマイクロストリップライン構造
のＦＥＴ評価回路パターンを示している。同図におい
て、裏面に図外の接地導体を形成した半導体基板の表面
にＦＥＴ素子１を形成し、表面に設けた絶縁膜上に金メ
ッキ膜等を所要のパターンに形成した導体パターンを形
成している。前記導体パターンには、前記ＦＥＴ素子を
挟んで対向配置された信号入力パッド２及び信号出力パ
ッド３と、前記信号入力パッド２と信号出力パッド３の
各両側にそれぞれ一定間隔をおいて配置したグランドパ
ッド４ａ，４ｂと５ａ，５ｂとで構成されている。そし
て、前記ＦＥＴ素子１のゲート部Ｇは前記信号入力パッ
ド２へ接続され、同ドレイン部Ｄは信号出力パッド３へ
接続されている。なお、同ソース部Ｓは前記導体パター
ンの他の一部で形成されたグランドパターン６に接続さ
れている。なお、前記グランドパッド４ａ，４ｂ，５
ａ，５ｂとグランドパターン６はスルーホール７を介し
て前記裏面の接地導体に接続されている。
【０００３】このようなＦＥＴ素子を含んで構成される
ＦＥＴ評価回路パターンでは、図６（ａ）に示すよう
に、信号用プローブＰＳを挟んで２本のグランド用プロ
ーブＰＧを配置した３本構成のプローブ（Ｇ−Ｓ−Ｇプ
ローブ）１１を前記信号入力パッド２とその両側のグラ
ンドパッド４ａ，４ｂ、及び信号出力パッド３とその両
側のグランドパッド５ａ，５ｂに接触させ、前記Ｇ−Ｓ
−Ｇプローブ１１を介して図外のＲＦ評価装置との電気
接続を行って前記ＦＥＴ素子１の特性評価を行ってい
る。
ＦＥＴ評価回路パターンでは、図６（ａ）に示すよう
に、信号用プローブＰＳを挟んで２本のグランド用プロ
ーブＰＧを配置した３本構成のプローブ（Ｇ−Ｓ−Ｇプ
ローブ）１１を前記信号入力パッド２とその両側のグラ
ンドパッド４ａ，４ｂ、及び信号出力パッド３とその両
側のグランドパッド５ａ，５ｂに接触させ、前記Ｇ−Ｓ
−Ｇプローブ１１を介して図外のＲＦ評価装置との電気
接続を行って前記ＦＥＴ素子１の特性評価を行ってい
る。
【０００４】
【発明が解決しようとする課題】しかしながら、前記し
た従来のＦＥＴ評価回路パターンでは、図６（ｂ）に示
すように、ＦＥＴ評価回路パターン表面の水平方向の傾
斜に対し、ＲＦ評価用プローブヘッドの傾きによるＧ−
Ｓ−Ｇプローブ１１の配列方向の傾斜が完全には一致せ
ず、両者間に傾きβが生じることがある。ある程度の傾
斜の違いは、プローブ１１の弾性変形によって吸収する
ことは可能であるが、傾斜の違いが顕著な場合には、Ｇ
−Ｓ−Ｇプローブ１１がそれぞれ対応する部位のパッド
に適正に接触しない状態となる。このため、ＦＥＴ評価
回路パターンとＧ−Ｓ−Ｇプローブとの間に余計な接触
抵抗や浮遊容量が生じ、ＦＥＴ評価回路パターンでの正
確な特性評価ができなくなってしまう。また、この傾斜
の違いを補正、調整するためには、ＦＥＴ評価回路パタ
ーンとＧ−Ｓ−Ｇプローブとの接触の強弱や接触バラン
ス等の確認を行う必要があるが、この確認を複数回にわ
たって繰り返した場合には、直前の接触によるものなの
か、以前のものなのかを適切に見極めることが難しくな
り、結局、適正な接触状態を確認すること自体が難しい
ものになり、特性評価作業が煩雑なものになってしま
う。
た従来のＦＥＴ評価回路パターンでは、図６（ｂ）に示
すように、ＦＥＴ評価回路パターン表面の水平方向の傾
斜に対し、ＲＦ評価用プローブヘッドの傾きによるＧ−
Ｓ−Ｇプローブ１１の配列方向の傾斜が完全には一致せ
ず、両者間に傾きβが生じることがある。ある程度の傾
斜の違いは、プローブ１１の弾性変形によって吸収する
ことは可能であるが、傾斜の違いが顕著な場合には、Ｇ
−Ｓ−Ｇプローブ１１がそれぞれ対応する部位のパッド
に適正に接触しない状態となる。このため、ＦＥＴ評価
回路パターンとＧ−Ｓ−Ｇプローブとの間に余計な接触
抵抗や浮遊容量が生じ、ＦＥＴ評価回路パターンでの正
確な特性評価ができなくなってしまう。また、この傾斜
の違いを補正、調整するためには、ＦＥＴ評価回路パタ
ーンとＧ−Ｓ−Ｇプローブとの接触の強弱や接触バラン
ス等の確認を行う必要があるが、この確認を複数回にわ
たって繰り返した場合には、直前の接触によるものなの
か、以前のものなのかを適切に見極めることが難しくな
り、結局、適正な接触状態を確認すること自体が難しい
ものになり、特性評価作業が煩雑なものになってしま
う。
【０００５】また、従来のＦＥＴ評価回路パターンで
は、前記した信号入力パッド２、信号出力パッド３、及
びグランドパッド４ａ，４ｂ，５ａ，５ｂは、Ｇ−Ｓ−
Ｇプローブ１１が接触し得る最小限度の形状、寸法に形
成しているため、各部に対してＧ−Ｓ−Ｇプローブを接
触させる際に高い位置決め精度が要求され、かつ適正に
接触していることを確認することも難しくなる。これに
対しては、各パッドの面積を大きくして接触確認を容易
にすることが考えられるが、逆に各部パッドでの寄生容
量等の影響を大きくする結果となり、ＦＥＴ評価回路パ
ターンによる正確な特性評価を行うことができなくな
る。なお、図示は省略したが、コプレーナライン構造の
ＭＭＩＣに設けられるＦＥＴ評価回路パターンついて
も、一部の構成は相違するが同様な問題が生じている。
は、前記した信号入力パッド２、信号出力パッド３、及
びグランドパッド４ａ，４ｂ，５ａ，５ｂは、Ｇ−Ｓ−
Ｇプローブ１１が接触し得る最小限度の形状、寸法に形
成しているため、各部に対してＧ−Ｓ−Ｇプローブを接
触させる際に高い位置決め精度が要求され、かつ適正に
接触していることを確認することも難しくなる。これに
対しては、各パッドの面積を大きくして接触確認を容易
にすることが考えられるが、逆に各部パッドでの寄生容
量等の影響を大きくする結果となり、ＦＥＴ評価回路パ
ターンによる正確な特性評価を行うことができなくな
る。なお、図示は省略したが、コプレーナライン構造の
ＭＭＩＣに設けられるＦＥＴ評価回路パターンついて
も、一部の構成は相違するが同様な問題が生じている。
【０００６】本発明の目的は、回路素子に対するプロー
ブの接触状態を容易にかつ適切に調整することを可能に
した回路素子評価回路パターンを提供するものである。
ブの接触状態を容易にかつ適切に調整することを可能に
した回路素子評価回路パターンを提供するものである。
【０００７】
【課題を解決するための手段】本発明は、電気特性の評
価対象としての回路素子と、前記回路素子に対して通電
を行うために評価装置に設けられたプローブが接触され
る複数のパッドとを備える回路素子評価回路パターンに
おいて、前記複数のパッドに沿って延長され、複数本の
前記プローブが同時に接触可能な接触調整パッドを備え
ることを特徴とする。例えば、前記複数のパッドは、回
路素子としてのＦＥＴ素子の前記ゲート部を信号入力側
として接続する信号入力パッドと、ドレイン部を信号出
力側として接続する信号出力パッドと、これら信号入力
パッド、及び信号出力パッドの少なくとも一方の側に一
定間隔をおいて配置されたグランドパッドにより構成さ
れ、前記信号入力パッドと前記グランドパッドに沿った
位置、及び前記信号出力パッドと前記グランドパッドに
沿った位置のそれぞれに前記接触調整パッドが延設され
る。
価対象としての回路素子と、前記回路素子に対して通電
を行うために評価装置に設けられたプローブが接触され
る複数のパッドとを備える回路素子評価回路パターンに
おいて、前記複数のパッドに沿って延長され、複数本の
前記プローブが同時に接触可能な接触調整パッドを備え
ることを特徴とする。例えば、前記複数のパッドは、回
路素子としてのＦＥＴ素子の前記ゲート部を信号入力側
として接続する信号入力パッドと、ドレイン部を信号出
力側として接続する信号出力パッドと、これら信号入力
パッド、及び信号出力パッドの少なくとも一方の側に一
定間隔をおいて配置されたグランドパッドにより構成さ
れ、前記信号入力パッドと前記グランドパッドに沿った
位置、及び前記信号出力パッドと前記グランドパッドに
沿った位置のそれぞれに前記接触調整パッドが延設され
る。
【０００８】本発明の好ましい形態としては、前記グラ
ンドパッドは前記信号入力パッドと信号出力パッドのそ
れぞれの両側に配置され、前記接触調整パッドは、前記
信号入力パッドとその両側のグランドパッド、又は前記
信号出力パッドとその両側のグランドパッドにそれぞれ
接触される３本のプローブが同時に接触可能に構成され
る構成とする。また、前記接触調整パッドは、前記信号
入力パッド、前記信号出力パッド、及び前記グランドパ
ッドと同一層の導電パターンで形成されることが好まし
い。
ンドパッドは前記信号入力パッドと信号出力パッドのそ
れぞれの両側に配置され、前記接触調整パッドは、前記
信号入力パッドとその両側のグランドパッド、又は前記
信号出力パッドとその両側のグランドパッドにそれぞれ
接触される３本のプローブが同時に接触可能に構成され
る構成とする。また、前記接触調整パッドは、前記信号
入力パッド、前記信号出力パッド、及び前記グランドパ
ッドと同一層の導電パターンで形成されることが好まし
い。
【０００９】本発明によれば、回路素子の特性評価を行
うために回路素子に設けられた信号用及びグランド用の
パッドに接触される複数本のプローブが同時に接触可能
な接触調整パッドが一体に設けられ、前記複数本のプロ
ーブが接触調整パッドに接触する状態を確認し、その接
触が好適に行われように調整を行うことで、各プローブ
を信号パッドやグランドパッドに対して好適に接触させ
ることが可能となる。接触調整パッドを用いることによ
り複数本のプローブの接触状態の調整を容易に行うこと
が可能になる。
うために回路素子に設けられた信号用及びグランド用の
パッドに接触される複数本のプローブが同時に接触可能
な接触調整パッドが一体に設けられ、前記複数本のプロ
ーブが接触調整パッドに接触する状態を確認し、その接
触が好適に行われように調整を行うことで、各プローブ
を信号パッドやグランドパッドに対して好適に接触させ
ることが可能となる。接触調整パッドを用いることによ
り複数本のプローブの接触状態の調整を容易に行うこと
が可能になる。
【００１０】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明をマイクロストリップ
ライン構造のＭＭＩＣに適用した実施形態の平面図であ
る。同図において、裏面に図外の接地導体を有する半導
体基板にＦＥＴ素子１を形成し、かつ表面に設けた絶縁
膜上に金メッキ膜等を所要のパターンに形成した導体パ
ターンを形成している。前記導体パターンには、前記Ｆ
ＥＴ素子を挟んで対向配置された信号入力パッド２及び
信号出力パッド３と、前記信号入力パッド２と信号出力
パッド３の各両側にそれぞれ一定間隔をおいて配置した
グランドパッド４ａ，４ｂと５ａ，５ｂとが設けられ
る。前記ＦＥＴ素子１のゲート部Ｇは前記信号入力パッ
ド２へ接続され、同ドレイン部Ｄは前記信号出力パッド
３へ接続されている。また、同ソース部Ｓは前記導体パ
ターンの他の一部で形成されたグランドパターン６に接
続されている。そして、前記グランドパッド４ａ，４
ｂ，５ａ，５ｂとグランドパターン６はそれぞれスルー
ホール７を介して前記裏面の接地導体に接続されてい
る。
参照して説明する。図１は本発明をマイクロストリップ
ライン構造のＭＭＩＣに適用した実施形態の平面図であ
る。同図において、裏面に図外の接地導体を有する半導
体基板にＦＥＴ素子１を形成し、かつ表面に設けた絶縁
膜上に金メッキ膜等を所要のパターンに形成した導体パ
ターンを形成している。前記導体パターンには、前記Ｆ
ＥＴ素子を挟んで対向配置された信号入力パッド２及び
信号出力パッド３と、前記信号入力パッド２と信号出力
パッド３の各両側にそれぞれ一定間隔をおいて配置した
グランドパッド４ａ，４ｂと５ａ，５ｂとが設けられ
る。前記ＦＥＴ素子１のゲート部Ｇは前記信号入力パッ
ド２へ接続され、同ドレイン部Ｄは前記信号出力パッド
３へ接続されている。また、同ソース部Ｓは前記導体パ
ターンの他の一部で形成されたグランドパターン６に接
続されている。そして、前記グランドパッド４ａ，４
ｂ，５ａ，５ｂとグランドパターン６はそれぞれスルー
ホール７を介して前記裏面の接地導体に接続されてい
る。
【００１１】さらに、前記ＦＥＴ素子１の両端部には、
前記信号入力パッド２及びその両側の前記グランドパッ
ド４ａ，４ｂに沿って、及び前記信号出力パッド３及び
その両側の前記グランドパッド５ａ，５ｂに沿って、そ
れぞれ長方形に延長した接触調整パッド８，９が設けら
れる。すなわち、前記接触調整パッド８，９は、後述す
るように、前記信号入力パッド２及びその両側のグラン
ドパッド４ａ，４ｂに接触される３本のＧ−Ｓ−Ｇプロ
ーブが同時に接触可能とされ、同様に前記信号出力パッ
ド３及びその両側のグランドパッド５ａ，５ｂに接触さ
れる３本のＧ−Ｓ−Ｇプローブが同時に接触可能な形
状、寸法に形成されている。ここで、前記接触調整パッ
ド８，９は、前記信号入力パッド２、信号出力パッド
３、グランドパッド４ａ，４ｂ，５ａ，５ｂ、及びグラ
ンドパターン６を形成する際の前記した金メッキ膜から
なる導体パターンによって同時に形成されており、した
がって従来のパターンマスクをこれらのパッドに対応す
るパターンに変更するだけで容易に形成することが可能
である。
前記信号入力パッド２及びその両側の前記グランドパッ
ド４ａ，４ｂに沿って、及び前記信号出力パッド３及び
その両側の前記グランドパッド５ａ，５ｂに沿って、そ
れぞれ長方形に延長した接触調整パッド８，９が設けら
れる。すなわち、前記接触調整パッド８，９は、後述す
るように、前記信号入力パッド２及びその両側のグラン
ドパッド４ａ，４ｂに接触される３本のＧ−Ｓ−Ｇプロ
ーブが同時に接触可能とされ、同様に前記信号出力パッ
ド３及びその両側のグランドパッド５ａ，５ｂに接触さ
れる３本のＧ−Ｓ−Ｇプローブが同時に接触可能な形
状、寸法に形成されている。ここで、前記接触調整パッ
ド８，９は、前記信号入力パッド２、信号出力パッド
３、グランドパッド４ａ，４ｂ，５ａ，５ｂ、及びグラ
ンドパターン６を形成する際の前記した金メッキ膜から
なる導体パターンによって同時に形成されており、した
がって従来のパターンマスクをこれらのパッドに対応す
るパターンに変更するだけで容易に形成することが可能
である。
【００１２】このようなＦＥＴ素子を含んで構成される
本発明のＦＥＴ評価回路パターンでは、電気特性を測定
する際には、図２に示すように、信号用プローブＰＳを
挟んでその両側にグランド用プローブＰＧを配置した３
本構成のプローブ（Ｇ−Ｓ−Ｇプローブ）１１を前記信
号入力パッド２とその両側のグランドパッド４ａ，４ｂ
に、これとは別なタイミングあるいは同時に他のＧ−Ｓ
−Ｇプローブ１１を信号出力パッド３とその両側のグラ
ンドパッド５ａ，５ｂに接触させ、これらのＧ−Ｓ−Ｇ
プローブ１１を介してＦＥＴ素子１とＲＦ評価装置との
電気接続を行ない、当該ＦＥＴ素子１の特性評価を行う
ことはこれまでと同様である。
本発明のＦＥＴ評価回路パターンでは、電気特性を測定
する際には、図２に示すように、信号用プローブＰＳを
挟んでその両側にグランド用プローブＰＧを配置した３
本構成のプローブ（Ｇ−Ｓ−Ｇプローブ）１１を前記信
号入力パッド２とその両側のグランドパッド４ａ，４ｂ
に、これとは別なタイミングあるいは同時に他のＧ−Ｓ
−Ｇプローブ１１を信号出力パッド３とその両側のグラ
ンドパッド５ａ，５ｂに接触させ、これらのＧ−Ｓ−Ｇ
プローブ１１を介してＦＥＴ素子１とＲＦ評価装置との
電気接続を行ない、当該ＦＥＴ素子１の特性評価を行う
ことはこれまでと同様である。
【００１３】そして、前記Ｇ−Ｓ−Ｇプローブ１１が正
しく前記信号入力パッド２又は信号出力パッド３と各グ
ランドパッド４ａ，４ｂ，５ａ，５ｂに接触するか否か
を確認してその調整を行うために、前記した特性評価を
行う前に、図３のように、前記Ｇ−Ｓ−Ｇプローブ１１
を前記接触調整パッド８，９に接触させる。図３（ａ）
はその平面図、図３（ｂ）はＡＡ線断面図であり、この
接触状態において、前記Ｇ−Ｓ−Ｇプローブ１１を構成
する３本のプローブＰＧ，ＰＳ，ＰＧの全てが前記接触
調整パッド８，９に好適な状態で接触していれば、Ｇ−
Ｓ−Ｇプローブ１１は接触調整パッド８，９を介して相
互に電気接続されるため、Ｇ−Ｓ−Ｇプローブ内での相
互の電気抵抗を測定すれば、０に近い低抵抗値や低い浮
遊容量値が得られる。したがって、この場合には、その
まま図２に示したようにＧ−Ｓ−Ｇプローブ１１を信号
入力パッド２又は信号出力パッド３と各グランドパッド
４ａ，４ｂ，５ａ，５ｂに接触すれば、好適な接触での
ＦＥＴ素子１の電気特性の特性評価が実行できることに
なる。
しく前記信号入力パッド２又は信号出力パッド３と各グ
ランドパッド４ａ，４ｂ，５ａ，５ｂに接触するか否か
を確認してその調整を行うために、前記した特性評価を
行う前に、図３のように、前記Ｇ−Ｓ−Ｇプローブ１１
を前記接触調整パッド８，９に接触させる。図３（ａ）
はその平面図、図３（ｂ）はＡＡ線断面図であり、この
接触状態において、前記Ｇ−Ｓ−Ｇプローブ１１を構成
する３本のプローブＰＧ，ＰＳ，ＰＧの全てが前記接触
調整パッド８，９に好適な状態で接触していれば、Ｇ−
Ｓ−Ｇプローブ１１は接触調整パッド８，９を介して相
互に電気接続されるため、Ｇ−Ｓ−Ｇプローブ内での相
互の電気抵抗を測定すれば、０に近い低抵抗値や低い浮
遊容量値が得られる。したがって、この場合には、その
まま図２に示したようにＧ−Ｓ−Ｇプローブ１１を信号
入力パッド２又は信号出力パッド３と各グランドパッド
４ａ，４ｂ，５ａ，５ｂに接触すれば、好適な接触での
ＦＥＴ素子１の電気特性の特性評価が実行できることに
なる。
【００１４】一方、ＦＥＴ評価回路パターン表面の水平
方向の傾斜と、Ｇ−Ｓ−Ｇプローブ間の傾斜が完全には
一致せず、Ｇ−Ｓ−Ｇプローブ１１が信号入力パッド２
又は信号出力パッド３と各グランドパッド４ａ，４ｂ，
５ａ，５ｂに好適な状態で接触しない状況にあるときに
は、Ｇ−Ｓ−Ｇプローブ１１を接触調整パッド８，９に
接触させたときには、図３（ｂ）に鎖線で示すようにＦ
ＥＴ評価回路パターンが傾斜され、そのためにＧ−Ｓ−
Ｇプローブ１１の全てのプローブが接触調整パッド８，
９に同時に電気接続されない状態となり、Ｇ−Ｓ−Ｇプ
ローブ１１内での電気抵抗が無限大を含む大きな値とな
る。したがって、この場合には、ＭＭＩＣの傾斜角度α
を変化してＧ−Ｓ−Ｇプローブ１１の接触のバランスを
調整し、あるいはＭＭＩＣに対するＧ−Ｓ−Ｇプローブ
１１の接触強度を調整し、Ｇ−Ｓ−Ｇプローブ１１内で
の電気抵抗が０に近い低抵抗値や低い浮遊容量となるよ
うに調整する。そして、接触状態が問題ないと判断でき
るまでこのような調整を繰り返して行った後に、図２に
示したようにＧ−Ｓ−Ｇプローブ１１を信号入力パッド
２又は信号出力パッド３とグランドパッド４ａ，４ｂ，
５ａ，５ｂに接触させることで、Ｇ−Ｓ−Ｇプローブ１
１を好適な状態で接触させ、正確な特性評価を行うこと
が可能となる。
方向の傾斜と、Ｇ−Ｓ−Ｇプローブ間の傾斜が完全には
一致せず、Ｇ−Ｓ−Ｇプローブ１１が信号入力パッド２
又は信号出力パッド３と各グランドパッド４ａ，４ｂ，
５ａ，５ｂに好適な状態で接触しない状況にあるときに
は、Ｇ−Ｓ−Ｇプローブ１１を接触調整パッド８，９に
接触させたときには、図３（ｂ）に鎖線で示すようにＦ
ＥＴ評価回路パターンが傾斜され、そのためにＧ−Ｓ−
Ｇプローブ１１の全てのプローブが接触調整パッド８，
９に同時に電気接続されない状態となり、Ｇ−Ｓ−Ｇプ
ローブ１１内での電気抵抗が無限大を含む大きな値とな
る。したがって、この場合には、ＭＭＩＣの傾斜角度α
を変化してＧ−Ｓ−Ｇプローブ１１の接触のバランスを
調整し、あるいはＭＭＩＣに対するＧ−Ｓ−Ｇプローブ
１１の接触強度を調整し、Ｇ−Ｓ−Ｇプローブ１１内で
の電気抵抗が０に近い低抵抗値や低い浮遊容量となるよ
うに調整する。そして、接触状態が問題ないと判断でき
るまでこのような調整を繰り返して行った後に、図２に
示したようにＧ−Ｓ−Ｇプローブ１１を信号入力パッド
２又は信号出力パッド３とグランドパッド４ａ，４ｂ，
５ａ，５ｂに接触させることで、Ｇ−Ｓ−Ｇプローブ１
１を好適な状態で接触させ、正確な特性評価を行うこと
が可能となる。
【００１５】このように、Ｇ−Ｓ−Ｇプローブ１１が同
時に短絡し得る接触調整パッド８，９を設け、この接触
調整パッド８，９においてＧ−Ｓ−Ｇプローブ１１の接
触状態を確認し、その調整を行えば、接触調整パッド
８，９は、信号入力パッド２、信号出力パッド３及びグ
ランドパッド４ａ，４ｂ，５ａ，５ｂと同一の基板上に
同一の平面状態で形成されているため、調整結果がその
まま信号入力パッド２、信号出力パッド３、グランドパ
ッド４ａ，４ｂ，５ａ，５ｂに対する調整となり、その
後にＧ−Ｓ−Ｇプローブ１１を各パッドに対して接触す
れば、好適な接触状態が確保できる。また、この場合
に、接触調整パッド８，９での調整は、Ｇ−Ｓ−Ｇプロ
ーブが電気的に短絡していることを確認しながら行えば
よいため、調整作業を容易に行うことが可能となる。
時に短絡し得る接触調整パッド８，９を設け、この接触
調整パッド８，９においてＧ−Ｓ−Ｇプローブ１１の接
触状態を確認し、その調整を行えば、接触調整パッド
８，９は、信号入力パッド２、信号出力パッド３及びグ
ランドパッド４ａ，４ｂ，５ａ，５ｂと同一の基板上に
同一の平面状態で形成されているため、調整結果がその
まま信号入力パッド２、信号出力パッド３、グランドパ
ッド４ａ，４ｂ，５ａ，５ｂに対する調整となり、その
後にＧ−Ｓ−Ｇプローブ１１を各パッドに対して接触す
れば、好適な接触状態が確保できる。また、この場合
に、接触調整パッド８，９での調整は、Ｇ−Ｓ−Ｇプロ
ーブが電気的に短絡していることを確認しながら行えば
よいため、調整作業を容易に行うことが可能となる。
【００１６】また、ＦＥＴ素子の特性評価を行う場合
は、そのＦＥＴ評価回路パターンが実装されているペレ
ットをサブキャリア等に搭載して行うオンチップでの評
価が一般的である。しかしながら、そのようなサンプル
を複数個評価しようとする場合、各々の評価サンプルの
実装状態に着目すれば、それらを均一の実装状態にする
ことは、極めて困難である。つまり、評価サンプルはそ
れぞれ異なった実装状態になってしまうのが一般的であ
る。しかし、本発明では、各々のペレットにその接触状
態を確認するための接触調整パッド８，９を設けること
により、各ペレットごとに、その確認が可能になる。さ
らに、特性評価を行うための評価サンプルを複数個用意
した場合には、複数回の確認、調整が必要とされるが、
このような複数回の調整を行なう場合でも、接触調整パ
ッドの導体パターンの幅寸法を余裕をもって形成してお
けば、複数回の確認作業においても、プローブの接触に
際しての位置決め作業を含む、その接触作業を容易、か
つ確実に行うことができるようになる。
は、そのＦＥＴ評価回路パターンが実装されているペレ
ットをサブキャリア等に搭載して行うオンチップでの評
価が一般的である。しかしながら、そのようなサンプル
を複数個評価しようとする場合、各々の評価サンプルの
実装状態に着目すれば、それらを均一の実装状態にする
ことは、極めて困難である。つまり、評価サンプルはそ
れぞれ異なった実装状態になってしまうのが一般的であ
る。しかし、本発明では、各々のペレットにその接触状
態を確認するための接触調整パッド８，９を設けること
により、各ペレットごとに、その確認が可能になる。さ
らに、特性評価を行うための評価サンプルを複数個用意
した場合には、複数回の確認、調整が必要とされるが、
このような複数回の調整を行なう場合でも、接触調整パ
ッドの導体パターンの幅寸法を余裕をもって形成してお
けば、複数回の確認作業においても、プローブの接触に
際しての位置決め作業を含む、その接触作業を容易、か
つ確実に行うことができるようになる。
【００１７】ここで、本発明は、図４に示すようなコプ
レーナライン構造のＭＭＩＣに対しても適用することが
可能である。なお、図４において図１と等価な部分には
同一符号を付してある。この実施形態では、図外の接地
導体が基板の表面に形成されるため、前記実施形態のよ
うなグランドパッドにおけるスルーホールは設けられな
い。この実施形態においても、信号入力パッド又は信号
出力パッドと、これらを挟むグランドパッドに沿って接
触調整パッドとしての導体パターンを形成しておくこと
により、前記信号入力付、信号出力パッド、グランドパ
ッドに接触させるプローブの接触状態を接触調整パッド
において確認、調整することが可能となる。
レーナライン構造のＭＭＩＣに対しても適用することが
可能である。なお、図４において図１と等価な部分には
同一符号を付してある。この実施形態では、図外の接地
導体が基板の表面に形成されるため、前記実施形態のよ
うなグランドパッドにおけるスルーホールは設けられな
い。この実施形態においても、信号入力パッド又は信号
出力パッドと、これらを挟むグランドパッドに沿って接
触調整パッドとしての導体パターンを形成しておくこと
により、前記信号入力付、信号出力パッド、グランドパ
ッドに接触させるプローブの接触状態を接触調整パッド
において確認、調整することが可能となる。
【００１８】また、前記実施形態では、ＲＦ評価用プロ
ーブヘッドのプローブが、Ｇ−Ｓ−Ｇ構成の場合を説明
したが、信号用プローブとグランド用プローブの２本か
らなるＧ−Ｓ構成のプローブの場合には、信号入力パッ
ド又は信号出力パッドに対して１つのグランドパッドが
設けられているＦＥＴ評価回路パターンとして構成する
ことが可能であることは言うまでもない。
ーブヘッドのプローブが、Ｇ−Ｓ−Ｇ構成の場合を説明
したが、信号用プローブとグランド用プローブの２本か
らなるＧ−Ｓ構成のプローブの場合には、信号入力パッ
ド又は信号出力パッドに対して１つのグランドパッドが
設けられているＦＥＴ評価回路パターンとして構成する
ことが可能であることは言うまでもない。
【００１９】
【発明の効果】以上説明したように本発明は、回路素子
に対して同時に通電を行うための複数本のプローブが接
触される複数の信号用及びグランド用パッドに沿って接
触調整パッドを延設し、この接触調整用パッドに対して
複数本のプローブが同時に接触可能な構成とすることに
より、接触調整パッドにおいてＧ−Ｓ−Ｇプローブの接
触状態を確認し、かつその調整を行えば、各プローブを
各パッドに対して好適に接触する状態に調整するとこが
でき、しかも接触調整パッドでの調整は、各プローブが
電気的に短絡していることを確認しながら行えばよいた
め、調整作業を容易に行うことが可能となる。
に対して同時に通電を行うための複数本のプローブが接
触される複数の信号用及びグランド用パッドに沿って接
触調整パッドを延設し、この接触調整用パッドに対して
複数本のプローブが同時に接触可能な構成とすることに
より、接触調整パッドにおいてＧ−Ｓ−Ｇプローブの接
触状態を確認し、かつその調整を行えば、各プローブを
各パッドに対して好適に接触する状態に調整するとこが
でき、しかも接触調整パッドでの調整は、各プローブが
電気的に短絡していることを確認しながら行えばよいた
め、調整作業を容易に行うことが可能となる。
【図１】本発明の回路素子評価回路パターンの一実施形
態の平面図である。
態の平面図である。
【図２】プローブを接触した特性評価時の平面図であ
る。
る。
【図３】プローブの接触調整状態時の平面図とそのＡＡ
線断面図である。
線断面図である。
【図４】本発明の他の実施形態の平面図である。
【図５】従来の回路素子評価回路パターンの一例の平面
図である。
図である。
【図６】従来の回路素子評価回路パターンによる特性評
価時の平面図とそのＢＢ線断面図である。
価時の平面図とそのＢＢ線断面図である。
１ ＦＥＴ素子 ２ 信号入力パッド ３ 信号出力パッド ４ａ，４ｂ，５ａ，５ｂ グランドパッド ６ グランドパッド ７ スルーホール ８，９ 接触調整パッド １１ Ｇ−Ｓ−Ｇプローブ
Claims (4)
- 【請求項１】 電気特性の評価対象としての回路素子
と、前記回路素子に通電を行うために、前記電気特性の
評価を行う評価装置に設けられたプローブが接触される
複数の信号用及びグランド用のパッドとを備える回路素
子評価回路パターンにおいて、前記複数のパッドに沿っ
て延長され、複数本の前記プローブが同時に接触可能な
接触調整パッドを備えることを特徴とする回路素子評価
回路パターン。 - 【請求項２】 前記複数のパッドは、前記回路素子とし
てのＦＥＴ素子の前記ゲート部を信号入力側として接続
する信号入力パッドと、ドレイン部を信号出力側として
接続する信号出力パッドと、これら信号入力パッド、及
び信号出力パッドの少なくとも一方の側に一定間隔をお
いて配置されたグランドパッドにより構成され、前記信
号入力パッドと前記グランドパッドに沿った位置、及び
前記信号出力パッドと前記グランドパッドに沿った位置
のそれぞれに前記接触調整パッドが延設されていること
を特徴とする請求項１に記載の回路素子評価回路パター
ン。 - 【請求項３】 前記グランドパッドは前記信号入力パッ
ドと信号出力パッドのそれぞれの両側に配置され、前記
接触調整パッドは、前記信号入力パッドとその両側のグ
ランドパッド、又は前記信号出力パッドとその両側のグ
ランドパッドにそれぞれ接触される３本のプローブが同
時に接触可能に構成されている請求項２に記載の回路素
子評価回路パターン。 - 【請求項４】 前記接触調整パッドは、前記信号入力パ
ッド、前記信号出力パッド、及び前記グランドパッドと
同一層の導電パターンで形成される請求項１ないし３の
いずれかに記載の回路素子評価回路パターン。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11033591A JP2000232143A (ja) | 1999-02-12 | 1999-02-12 | 回路素子評価回路パターン |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11033591A JP2000232143A (ja) | 1999-02-12 | 1999-02-12 | 回路素子評価回路パターン |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000232143A true JP2000232143A (ja) | 2000-08-22 |
Family
ID=12390756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11033591A Pending JP2000232143A (ja) | 1999-02-12 | 1999-02-12 | 回路素子評価回路パターン |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000232143A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002334935A (ja) * | 2001-05-08 | 2002-11-22 | Mitsubishi Electric Corp | 高周波回路チップとこのチップを有する高周波回路装置並びにその製造方法 |
| WO2019050001A1 (ja) * | 2017-09-07 | 2019-03-14 | 国立研究開発法人産業技術総合研究所 | プローブの角度を決定する方法、高周波特性検査装置、プログラム及び記憶媒体 |
-
1999
- 1999-02-12 JP JP11033591A patent/JP2000232143A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002334935A (ja) * | 2001-05-08 | 2002-11-22 | Mitsubishi Electric Corp | 高周波回路チップとこのチップを有する高周波回路装置並びにその製造方法 |
| WO2019050001A1 (ja) * | 2017-09-07 | 2019-03-14 | 国立研究開発法人産業技術総合研究所 | プローブの角度を決定する方法、高周波特性検査装置、プログラム及び記憶媒体 |
| JPWO2019050001A1 (ja) * | 2017-09-07 | 2020-03-26 | 国立研究開発法人産業技術総合研究所 | プローブの角度を決定する方法、高周波特性検査装置、プログラム及び記憶媒体 |
| US11131699B2 (en) | 2017-09-07 | 2021-09-28 | National Institute Of Advanced Science And Technology | Method for determining probe angle, high-frequency test system, program and storage medium |
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