JP2000222890A - 多ビット同時書込方式と半導体記憶装置 - Google Patents
多ビット同時書込方式と半導体記憶装置Info
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- JP2000222890A JP2000222890A JP2071799A JP2071799A JP2000222890A JP 2000222890 A JP2000222890 A JP 2000222890A JP 2071799 A JP2071799 A JP 2071799A JP 2071799 A JP2071799 A JP 2071799A JP 2000222890 A JP2000222890 A JP 2000222890A
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Abstract
(57)【要約】
【課題】 実際に書き込むビットを計数して、最大数の
アドレスのデータをラッチして書き込みを行ない高速書
き換えを実現する。 【解決手段】 メモリセル１へのデータ書込時に実際に
書き込むデータ数をカウンタ３で計数し、その書き込め
る最大数のアドレスのデータをアドレスラッチ回路９で
ラッチし、ラッチした書き込むアドレスをアドレスカウ
ンタ１０で計数する。カウンタ４の計数合計が３２ビッ
トを超えた時点でマイコン１０１に信号を送りラッチ動
作を停止する。そして上記ラッチと同時にメモリセル１
への書き込みを行う。
アドレスのデータをラッチして書き込みを行ない高速書
き換えを実現する。 【解決手段】 メモリセル１へのデータ書込時に実際に
書き込むデータ数をカウンタ３で計数し、その書き込め
る最大数のアドレスのデータをアドレスラッチ回路９で
ラッチし、ラッチした書き込むアドレスをアドレスカウ
ンタ１０で計数する。カウンタ４の計数合計が３２ビッ
トを超えた時点でマイコン１０１に信号を送りラッチ動
作を停止する。そして上記ラッチと同時にメモリセル１
への書き込みを行う。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性メモリのカ
ラムゲートサイズや電源配線幅等を従来と変更せずに多
ビット同時書き込みを実現するような書込方式及びその
書込方式を用いた半導体記憶装置に関するものである。
ラムゲートサイズや電源配線幅等を従来と変更せずに多
ビット同時書き込みを実現するような書込方式及びその
書込方式を用いた半導体記憶装置に関するものである。
【０００２】
【従来の技術】従来、スタックゲート型メモリセルのゲ
ートに高電圧を印加しドレインに電源電圧、例えば５Ｖ
を印加しホットエレクトロンを発生させることで書き込
みを行うＣＨＥ（Channel Hot Electron)方式で書き込
みを行うスタックゲート型メモリセルをアレイ状に並べ
たメモリセルアレイ及び従来のページプログラム（３２
ビット同時書き込み）を実現する回路構成を図３に示
す。
ートに高電圧を印加しドレインに電源電圧、例えば５Ｖ
を印加しホットエレクトロンを発生させることで書き込
みを行うＣＨＥ（Channel Hot Electron)方式で書き込
みを行うスタックゲート型メモリセルをアレイ状に並べ
たメモリセルアレイ及び従来のページプログラム（３２
ビット同時書き込み）を実現する回路構成を図３に示
す。
【０００３】図３において、３００はメモリセルアレイ
であり、このメモリセルアレイの３１はメモリセル、３
２はデータラッチ回路である。ここで、メモリセル３１
の書込時のコントロールゲート（ワード線）３１１に例
えば１０Ｖ、メモリセルドレイン（ビット線）３１２に
５Ｖ、ソース３１３に０Ｖを印加してＣＨＥ方式書き込
みを行う。
であり、このメモリセルアレイの３１はメモリセル、３
２はデータラッチ回路である。ここで、メモリセル３１
の書込時のコントロールゲート（ワード線）３１１に例
えば１０Ｖ、メモリセルドレイン（ビット線）３１２に
５Ｖ、ソース３１３に０Ｖを印加してＣＨＥ方式書き込
みを行う。
【０００４】また、図３において、メモリセルアレイ３
００（１ＩＯ分）に２アドレス分の書き込みデータをラ
ッチするラッチ回路３２を持ち、例えば１６ビットＩＯ
構成であるとすると２ワード分の書き込みデータをラッ
チし３２ビットを同時に書き込むことができる。
００（１ＩＯ分）に２アドレス分の書き込みデータをラ
ッチするラッチ回路３２を持ち、例えば１６ビットＩＯ
構成であるとすると２ワード分の書き込みデータをラッ
チし３２ビットを同時に書き込むことができる。
【０００５】
【発明が解決しようとする課題】しかしながら従来の同
時書込方式及び回路構成では以下に説明する課題を有す
る。
時書込方式及び回路構成では以下に説明する課題を有す
る。
【０００６】書込時のドレイン電流が１つのメモリセル
に対して７００μＡ〜１２００μＡと大きく、同時に書
き込むメモリセルの数が電源の配線幅やカラムゲートの
サイズに制約されてしまっている。このため、同時に書
き込むアドレスを増やそうとすると電源の配線幅やカラ
ムゲートのサイズを大きくしなければならないという問
題があった。
に対して７００μＡ〜１２００μＡと大きく、同時に書
き込むメモリセルの数が電源の配線幅やカラムゲートの
サイズに制約されてしまっている。このため、同時に書
き込むアドレスを増やそうとすると電源の配線幅やカラ
ムゲートのサイズを大きくしなければならないという問
題があった。
【０００７】本発明は、上記従来の問題点を解決するも
ので、電源の配線幅やカラムゲートのサイズを従来のま
まで同時書き込みのアドレス数を増加させることがで
き、例えばユーザーでの高速書き換えを実現する書込方
式及びその書込方式を用いた半導体記憶装置を提供する
ことを目的としている。
ので、電源の配線幅やカラムゲートのサイズを従来のま
まで同時書き込みのアドレス数を増加させることがで
き、例えばユーザーでの高速書き換えを実現する書込方
式及びその書込方式を用いた半導体記憶装置を提供する
ことを目的としている。
【０００８】
【課題を解決するための手段】本発明はこの目的を達成
するために、書込時に実際に書き込むビット数を計数し
て、その書き込める最大数のアドレスのデータをラッチ
して同時に書き込みを行なうことで高速書き換えを実現
する。
するために、書込時に実際に書き込むビット数を計数し
て、その書き込める最大数のアドレスのデータをラッチ
して同時に書き込みを行なうことで高速書き換えを実現
する。
【０００９】更に、プログラムベリファイを行い、書き
込みを終了したビット数を計数し、ラッチするアドレス
のデータを順次増加していくことで高速の書き換えを実
現する。上記書込方式を実現するために、本発明の半導
体記憶装置は、ＣＨＥ方式で書き込みを行うスタックゲ
ート型メモリセルと、該スタックゲート型メモリセルに
書き込むデータを判定する比較回路と、この比較回路で
実際に書き込むデータつまりスタックゲート型メモリセ
ルのドレインにビットラインとカラムゲートを介して高
電圧を印加してデータ数を計数するカウンタ−と、書き
込むことが可能な最大数の書き込みデータ分のアドレス
のデータをラッチするラッチ回路と、その最終アドレス
をラッチするラッチ回路と、書込後にプログラムベリフ
ァイを行い、書き込みが終了したか否かを判定する比較
回路と、書き込みが終了したビット数を計数するカウン
タとを備えたものである。
込みを終了したビット数を計数し、ラッチするアドレス
のデータを順次増加していくことで高速の書き換えを実
現する。上記書込方式を実現するために、本発明の半導
体記憶装置は、ＣＨＥ方式で書き込みを行うスタックゲ
ート型メモリセルと、該スタックゲート型メモリセルに
書き込むデータを判定する比較回路と、この比較回路で
実際に書き込むデータつまりスタックゲート型メモリセ
ルのドレインにビットラインとカラムゲートを介して高
電圧を印加してデータ数を計数するカウンタ−と、書き
込むことが可能な最大数の書き込みデータ分のアドレス
のデータをラッチするラッチ回路と、その最終アドレス
をラッチするラッチ回路と、書込後にプログラムベリフ
ァイを行い、書き込みが終了したか否かを判定する比較
回路と、書き込みが終了したビット数を計数するカウン
タとを備えたものである。
【００１０】本発明によれば上記構成により、電源の配
線幅やカラムゲートのサイズを従来のままで同時書き込
みのアドレス数を増加させることができ、例えばユーザ
ーでの高速書き換えを実現するような書込方式及びその
書込方式を用いた半導体記憶装置を得ることができる。
線幅やカラムゲートのサイズを従来のままで同時書き込
みのアドレス数を増加させることができ、例えばユーザ
ーでの高速書き換えを実現するような書込方式及びその
書込方式を用いた半導体記憶装置を得ることができる。
【００１１】
【発明の実施の形態】以下、本発明の各実施の形態につ
いて図１，図２を用いて説明する。
いて図１，図２を用いて説明する。
【００１２】（実施の形態１）図１は本発明の実施の形
態１における半導体記憶装置の回路構成図である。図１
において、１００はメモリセルアレイであり、このメモ
リセルアレイ１００を構成する１はＣＨＥ方式で書き込
みを行うスタックゲート型メモリセル、１１は書込時に
高電圧を印加するスタックゲート型メモリセルのコント
ロールゲート（ワード線）、１２はスタックゲート型メ
モリセル１のメモリセルドレイン（ビット線）、１３は
書込時に接地するスタックゲート型メモリセル１のソー
ス、２は実際に書き込むデータつまりスタックゲート型
メモリセル１のドレイン１２にビットラインとカラムゲ
ートを介して高電圧を印加してデータを判定する比較回
路、３は比較回路２で実際に書き込むデータつまりスタ
ックゲート型メモリセル１のドレイン１２にビットライ
ンとカラムゲートを介して電源電圧を印加するデータ数
を計数するカウンタ（１ＩＯ分）、４はカウンタ３の１
６ビット分のデータ数を合計するカウンタ（１６ＩＯ
分）、５は書き込みデータが入力されるデータバス、６
は書き込みデータをラッチしておくデータラッチ回路、
７は書き込みされる場合の電源電圧を印加し、書き込ま
ない場合にはビット線をオープンにするスイッチ、８は
カラムゲート、９はアドレスをラッチするアドレスラッ
チ回路、１０は書き込むアドレスをカウントするアドレ
スカウンタ、１０１はカウンタ３，４，１０やラッチ回
路６，９等を制御するマイコンである。
態１における半導体記憶装置の回路構成図である。図１
において、１００はメモリセルアレイであり、このメモ
リセルアレイ１００を構成する１はＣＨＥ方式で書き込
みを行うスタックゲート型メモリセル、１１は書込時に
高電圧を印加するスタックゲート型メモリセルのコント
ロールゲート（ワード線）、１２はスタックゲート型メ
モリセル１のメモリセルドレイン（ビット線）、１３は
書込時に接地するスタックゲート型メモリセル１のソー
ス、２は実際に書き込むデータつまりスタックゲート型
メモリセル１のドレイン１２にビットラインとカラムゲ
ートを介して高電圧を印加してデータを判定する比較回
路、３は比較回路２で実際に書き込むデータつまりスタ
ックゲート型メモリセル１のドレイン１２にビットライ
ンとカラムゲートを介して電源電圧を印加するデータ数
を計数するカウンタ（１ＩＯ分）、４はカウンタ３の１
６ビット分のデータ数を合計するカウンタ（１６ＩＯ
分）、５は書き込みデータが入力されるデータバス、６
は書き込みデータをラッチしておくデータラッチ回路、
７は書き込みされる場合の電源電圧を印加し、書き込ま
ない場合にはビット線をオープンにするスイッチ、８は
カラムゲート、９はアドレスをラッチするアドレスラッ
チ回路、１０は書き込むアドレスをカウントするアドレ
スカウンタ、１０１はカウンタ３，４，１０やラッチ回
路６，９等を制御するマイコンである。
【００１３】ここで、例えばユーザーの工場ラインでの
不揮発性メモリの書換時や、セットに組込んだ後の不揮
発性メモリのマイコンを使っての書換時の書き込みにお
いて、実際に書き込むデータ（ここでは”０”デー
タ）、つまりスタックゲート型メモリセル１のドレイン
１２にビットラインとカラムゲート８を介して電源電圧
を印加してデータを比較回路２で判定して、その数をカ
ウンタ３で計数していく。
不揮発性メモリの書換時や、セットに組込んだ後の不揮
発性メモリのマイコンを使っての書換時の書き込みにお
いて、実際に書き込むデータ（ここでは”０”デー
タ）、つまりスタックゲート型メモリセル１のドレイン
１２にビットラインとカラムゲート８を介して電源電圧
を印加してデータを比較回路２で判定して、その数をカ
ウンタ３で計数していく。
【００１４】カウンタ３で計数した数を、カウンタ４で
１６ビット分の実際に書き込むデータ”０”の合計とし
て計数していく。計数された数が例えば３２ビットとな
るまでデータをデータラッチ回路６にラッチさせてい
く。同時に、データをラッチしたアドレスを順次アドレ
スカウンタ１０で計数していく。カウンタ４の合計が３
２ビットを超えた時点で、マイコン１０１に信号を送り
ラッチ動作をストップさせてアドレスを２つデクリメン
トしておく。
１６ビット分の実際に書き込むデータ”０”の合計とし
て計数していく。計数された数が例えば３２ビットとな
るまでデータをデータラッチ回路６にラッチさせてい
く。同時に、データをラッチしたアドレスを順次アドレ
スカウンタ１０で計数していく。カウンタ４の合計が３
２ビットを超えた時点で、マイコン１０１に信号を送り
ラッチ動作をストップさせてアドレスを２つデクリメン
トしておく。
【００１５】続いて、アドレスをラッチするアドレスラ
ッチ回路９にそのアドレスをラッチし、そこから同時書
き込みを行う。この動作はスタックゲート型メモリセル
１のメモリセルドレイン１２にビットラインとカラムゲ
ート８を介して電源電圧を印加し、スタックゲート型メ
モリセルのコントロールゲート１１に高電圧例えば１０
Ｖを印加して行う。
ッチ回路９にそのアドレスをラッチし、そこから同時書
き込みを行う。この動作はスタックゲート型メモリセル
１のメモリセルドレイン１２にビットラインとカラムゲ
ート８を介して電源電圧を印加し、スタックゲート型メ
モリセルのコントロールゲート１１に高電圧例えば１０
Ｖを印加して行う。
【００１６】同時書き込みをある時間（比較的短いパル
ス）行った時点でアドレスカウンタ１０の計数した数の
アドレスをデクリメントしながらプログラムベリファイ
を行っていき書き込みが終了するまで同時書き込み、プ
ログラムベリファイを繰り返し行っていく。
ス）行った時点でアドレスカウンタ１０の計数した数の
アドレスをデクリメントしながらプログラムベリファイ
を行っていき書き込みが終了するまで同時書き込み、プ
ログラムベリファイを繰り返し行っていく。
【００１７】このプログラムベリファイがアドレスカウ
ンタ１０で計数されたすべてのアドレスについてパスし
た時点でアドレスラッチ回路９のアドレスから再び上記
ラッチ動作を行っていく。
ンタ１０で計数されたすべてのアドレスについてパスし
た時点でアドレスラッチ回路９のアドレスから再び上記
ラッチ動作を行っていく。
【００１８】なお、これらの動作を制御するのはマイコ
ン１０１である。
ン１０１である。
【００１９】（実施の形態２）図２は本発明の実施の形
態２における半導体記憶装置の回路構成図である。図２
において、前記実施の形態１（図１）と同じ回路ブロッ
ク等には同じ符号を付しその説明を省略する。ここで、
２０はプログラムベリファイ用センスアンプである。
態２における半導体記憶装置の回路構成図である。図２
において、前記実施の形態１（図１）と同じ回路ブロッ
ク等には同じ符号を付しその説明を省略する。ここで、
２０はプログラムベリファイ用センスアンプである。
【００２０】例えばユーザーの工場ラインでの不揮発性
メモリの書換時や、セットに組み込んだあとの不揮発性
メモリのマイコンを使っての書換時の書き込みにおい
て、実際に書き込むデータ（ここでは”０”データ）、
つまりスタックゲート型メモリセル１のドレイン１２に
ビットラインとカラムゲート８を介して電源電圧を印加
するデータを比較回路２で判定して、その数をカウンタ
３で計数していく。
メモリの書換時や、セットに組み込んだあとの不揮発性
メモリのマイコンを使っての書換時の書き込みにおい
て、実際に書き込むデータ（ここでは”０”データ）、
つまりスタックゲート型メモリセル１のドレイン１２に
ビットラインとカラムゲート８を介して電源電圧を印加
するデータを比較回路２で判定して、その数をカウンタ
３で計数していく。
【００２１】カウンタ３で計数した数を、カウンタ４で
１６ビット分の実際に書き込むデータ”０”の合計とし
て計数していく。計数された数が例えば３２ビットとな
るまでデータをデータラッチ回路６にラッチさせてい
く。同時に、データをラッチしたアドレスを順次アドレ
スカウンタ１０で計数していく。カウンタ４の合計が３
２ビットを超えた時点で、マイコン１０１に信号を送り
ラッチ動作をストップさせてアドレスを２つデクリメン
トしておく。
１６ビット分の実際に書き込むデータ”０”の合計とし
て計数していく。計数された数が例えば３２ビットとな
るまでデータをデータラッチ回路６にラッチさせてい
く。同時に、データをラッチしたアドレスを順次アドレ
スカウンタ１０で計数していく。カウンタ４の合計が３
２ビットを超えた時点で、マイコン１０１に信号を送り
ラッチ動作をストップさせてアドレスを２つデクリメン
トしておく。
【００２２】続いて、アドレスをラッチするアドレスラ
ッチ回路９にそのアドレスをラッチし、そこから同時書
き込みを行う。この動作はスタックゲート型メモリセル
１のドレイン１２にビットラインとカラムゲート８を介
して電源電圧を印加し、スタックゲート型メモリセルの
コントロールゲート１２に高電圧例えば１０Ｖを印加し
て行っていく。
ッチ回路９にそのアドレスをラッチし、そこから同時書
き込みを行う。この動作はスタックゲート型メモリセル
１のドレイン１２にビットラインとカラムゲート８を介
して電源電圧を印加し、スタックゲート型メモリセルの
コントロールゲート１２に高電圧例えば１０Ｖを印加し
て行っていく。
【００２３】同時書き込みをある時間（比較的短いパル
ス）行った時点でアドレスカウンタ１０の計数した数の
アドレスをデクリメントしながらプログラムベリファイ
を行っていく。ここで、プログラムベリファイ用センス
アンプ２０の結果を比較回路２で判定して、カウンタ３
で”０”データを計数しカウンタ４で１６ビット分の”
０”データの合計を計数する。このカウンタ４で計数し
た”０”データの数がある数、例えば半分の１６個にな
った時点で、更に先のアドレスの”０”データの数を、
カウンタ３とカウンタ４で計数しながら”０”データが
３２個になるまで、あるいはアドレスカウンタ１０が３
２になるまで、そのアドレスのデータをデータラッチ回
路６にラッチしていき同時書き込みを行なっていく。
ス）行った時点でアドレスカウンタ１０の計数した数の
アドレスをデクリメントしながらプログラムベリファイ
を行っていく。ここで、プログラムベリファイ用センス
アンプ２０の結果を比較回路２で判定して、カウンタ３
で”０”データを計数しカウンタ４で１６ビット分の”
０”データの合計を計数する。このカウンタ４で計数し
た”０”データの数がある数、例えば半分の１６個にな
った時点で、更に先のアドレスの”０”データの数を、
カウンタ３とカウンタ４で計数しながら”０”データが
３２個になるまで、あるいはアドレスカウンタ１０が３
２になるまで、そのアドレスのデータをデータラッチ回
路６にラッチしていき同時書き込みを行なっていく。
【００２４】なお、これらの動作を制御するのはマイコ
ン１０１である。
ン１０１である。
【００２５】
【発明の効果】以上説明したように本発明は、ＣＨＥ方
式で書き込みを行うスタックゲート型メモリセルと、メ
モリセルに実際に書き込むデータつまりスタックゲート
型メモリセルのドレインにビットラインとカラムゲート
を介して電源電圧を印加してデータを判定する比較回路
と、この比較回路で実際に書き込むデータつまりスタッ
クゲート型メモリセルのドレインにビットラインとカラ
ムゲートを介して電源電圧を印加するデータ数を計数す
るカウンタと、書き込むことが可能な最大数の書き込み
データ分のアドレスのデータをラッチするラッチ回路
と、その最終アドレスをラッチするラッチ回路とを備
え、電源の配線幅やカラムゲートのサイズを従来のまま
で同時書き込みのアドレス数を増加させ、例えばユーザ
ーでの高速書き換えを実現する書込方式及びその書込方
式を用いた優れた半導体記憶装置を実現できるものであ
る。
式で書き込みを行うスタックゲート型メモリセルと、メ
モリセルに実際に書き込むデータつまりスタックゲート
型メモリセルのドレインにビットラインとカラムゲート
を介して電源電圧を印加してデータを判定する比較回路
と、この比較回路で実際に書き込むデータつまりスタッ
クゲート型メモリセルのドレインにビットラインとカラ
ムゲートを介して電源電圧を印加するデータ数を計数す
るカウンタと、書き込むことが可能な最大数の書き込み
データ分のアドレスのデータをラッチするラッチ回路
と、その最終アドレスをラッチするラッチ回路とを備
え、電源の配線幅やカラムゲートのサイズを従来のまま
で同時書き込みのアドレス数を増加させ、例えばユーザ
ーでの高速書き換えを実現する書込方式及びその書込方
式を用いた優れた半導体記憶装置を実現できるものであ
る。
【図１】本発明の実施の形態１における半導体記憶装置
の構成図
の構成図
【図２】本発明の実施の形態２における半導体記憶装置
の構成図
の構成図
【図３】従来の半導体記憶装置の回路構成図
１ メモリセル ２ 比較回路 ３ カウンタ（１ＩＯ分） ４ カウンタ（１６ＩＯ分） ５ データバス（書き込みデータ入力） ６ データラッチ回路 ７ スイッチ ８ カラムゲート ９ アドレスラッチ回路 １０ アドレスカウンタ １１ コントロールゲート（ワード線） １２ メモリセルドレイン（ビット線） １３ ソース ２０ プログラムベリファイ用センスアンプ １０１ マイコン
Claims (4)
- 【請求項１】 ＣＨＥ方式で書き込みを行うスタックゲ
ート型メモリセルに実際に書き込むデータについて該ス
タックゲート型メモリセルのドレインにビットラインと
カラムゲートを介して電源電圧を印加しデータ数を計数
する書き込みと、前記スタックゲート型メモリセルに書
き込める最大数のデータをラッチして書き込むこととを
特徴とする多ビット同時書込方式。 - 【請求項２】 前記データと書込後にプログラムベリフ
ァイを行ない、書き込みを終了したビット数を計数する
書き込みと、前記書き込みが終了したビット数がある数
になったら次のアドレスの書き込みデータをラッチして
いき書き込みを行うこととを特徴とする請求項１記載の
多ビット同時書込方式。 - 【請求項３】 ＣＨＥ方式で書き込みを行うスタックゲ
ート型メモリセルと、前記スタックゲート型メモリセル
に実際に書き込むデータについて該スタックゲート型メ
モリセルのドレインにビットラインとカラムゲートを介
して電源電圧を印加してデータを判定する比較回路と、
前記比較回路で実際に書き込むデータを該スタックゲー
ト型メモリセルのドレインにビットラインとカラムゲー
トを介して電源電圧を印加しデータ数を計数するカウン
タと、書き込むことが可能な最大数の書き込みデータ分
のアドレスのデータをラッチするラッチ回路と、その最
終アドレスをラッチするラッチ回路とを備えたことを特
徴とする半導体記憶装置。 - 【請求項４】 前記半導体記憶装置で書込後にプログラ
ムベリファイを行い、書き込みが終了したか否かを判定
する比較回路と、前記書き込みが終了したビット数を計
数するカウンタとを備えたことを特徴とする請求項３記
載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2071799A JP2000222890A (ja) | 1999-01-28 | 1999-01-28 | 多ビット同時書込方式と半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2071799A JP2000222890A (ja) | 1999-01-28 | 1999-01-28 | 多ビット同時書込方式と半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000222890A true JP2000222890A (ja) | 2000-08-11 |
Family
ID=12034927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2071799A Pending JP2000222890A (ja) | 1999-01-28 | 1999-01-28 | 多ビット同時書込方式と半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000222890A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007294105A (ja) * | 2007-07-09 | 2007-11-08 | Renesas Technology Corp | マイクロコンピュータ |
| JP2011510428A (ja) * | 2008-01-22 | 2011-03-31 | サムスン エレクトロニクス カンパニー リミテッド | メモリプログラミング装置および方法 |
-
1999
- 1999-01-28 JP JP2071799A patent/JP2000222890A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007294105A (ja) * | 2007-07-09 | 2007-11-08 | Renesas Technology Corp | マイクロコンピュータ |
| JP4666394B2 (ja) * | 2007-07-09 | 2011-04-06 | ルネサスエレクトロニクス株式会社 | データ処理装置 |
| JP2011510428A (ja) * | 2008-01-22 | 2011-03-31 | サムスン エレクトロニクス カンパニー リミテッド | メモリプログラミング装置および方法 |
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