JP2000216746A - ディジタルネットワ―クの通信設備で使用する特定用途向け集積回路（ａｓｉｃ） - Google Patents

ディジタルネットワ―クの通信設備で使用する特定用途向け集積回路（ａｓｉｃ）

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JP2000216746A
JP2000216746A JP11358463A JP35846399A JP2000216746A JP 2000216746 A JP2000216746 A JP 2000216746A JP 11358463 A JP11358463 A JP 11358463A JP 35846399 A JP35846399 A JP 35846399A JP 2000216746 A JP2000216746 A JP 2000216746A
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エルマー・ビレーケズ
Josef Stadlhoffer
ヨーゼフ・シユタツトローフアー
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Alcatel Lucent SAS
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Abstract

(57)【要約】 【課題】 送信すべきデータ信号がフレームから構成さ
れるディジタルネットワークの通信設備で使用する特定
用途向け集積回路（ＡＳＩＣ）（１）を提供すること。 【解決手段】 集積回路（１）の性能を試験するための
外部試験装置をなしですますことができる形でそのよう
な集積回路（１）を改良するために、本発明は、ＡＳＩ
Ｃ機能を実行する回路（４）と、フレーム化された試験
信号（６）を生成する第１の手段（５）および、受信さ
れた試験信号（８）中のビットエラーを検出する第２の
手段（７）を有するデータ試験回路（３）とを提供する
ことを提案する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、送信すべきデータ
信号がフレームから構成されるディジタルネットワーク
の通信設備で使用する特定用途向け集積回路（ＡＳＩ
Ｃ）に関する。
【０００２】本発明はまた、複数の特定用途向け集積回
路を含むディジタルネットワークの通信設備と、複数の
特定用途向け集積回路を含む通信設備を有するディジタ
ルネットワークとに関する。
【０００３】
【従来の技術】上記の種類の集積回路は当技術分野で様
々な形で知られている。例えば、一集積回路では、１つ
または複数の入口が１つまたは複数の出口にアクセスで
きる切替マトリックスが実施されている。そのような集
積回路は、例えば切替のために通信システムで使用され
る。１つまたは複数の集積回路は、一般に通信設備、例
えば、通信ネットワークの送信装置または受信装置で使
用される単一の半導体チップ上に実現される。
【０００４】従来技術の通信ネットワークでは、送信す
べきデータ信号は通常フレームから構成される。フレー
ムは、フレームの先頭を示すフレームワードを含むオー
バヘッド部とペイロード部とを有する。オーバヘッド部
は送信すべきデータを含む。そのようなフレーム構造を
有するデータ信号の伝送の標準の一例が同期ディジタル
ハイアラーキ（ＳＤＨ）標準である。この標準によれ
ば、各フレームは９行×２７０列のマトリックスとして
表される。フレームの最初の９列はオーバヘッド部を形
成し、残りの２６１列はペイロード部を形成する。オー
バヘッドの先頭の行は、フレーム開始を示すフレーム同
期ワード（ＦＡＷ）とも呼ばれるフレームワードを含
む。
【０００５】フレームワードの助けを借りて、送信され
たデータの信頼性検査を実行できる。連続する２つのフ
レームにわたってフレームワードが検出されない場合、
集積回路は再び連続する２つのフレーム内にフレームワ
ードを検出するまでフレーム内でのデータ伝送を中止す
る。さらに、フレームワードを使用してペイロード部に
含まれるデータを個々の信号チャネルに割り当てること
ができる。
【０００６】フレームは一般に１５５ＭＨｚ（ＳＴＭ−
１フレーム）の周波数で送信される。フレームを６２２
ＭＨｚ（ＳＴＭ−４フレーム）または２．４ＧＨｚ（Ｓ
ＴＭ−１６フレーム）で送信することも可能である。
【０００７】従来技術では、そのような集積回路の性能
は外部試験装置によって試験される。これらの試験装置
は、例えば、試験信号を生成する信号生成装置と、試験
信号を測定してビットエラーを検出する装置とを含む。
試験装置はまた通信設備の集積回路とは別に、通信設備
内に配置されている半導体チップ上に実現される。半導
体チップ上に実現されるこれらの試験装置は通信設備の
集積回路に接続される。そのような試験装置は、例え
ば、Ｐａｕｌ Ｋ．ＳｕｎおよびＧｒｅｇ Ｌｏｗｅの
論文「ＸＢＥＲＴ−Ａ Ｖｅｒｓａｔｉｌｅ ６２２
Ｍｂ／ｓｅｃ Ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ Ｇｅｎ
ｅｒａｔｏｒ／Ｒｅｃｅｉｖｅｒ」、Ｐｒｏｃｅｅｄｉ
ｎｇｓ Ｓｉｘｔｈ Ａｎｎｕａｌ ＩＥＥＥ Ｉｎｔ
ｅｒｎａｔｉｏｎａｌ ＡＳＩＣ Ｃｏｎｆｅｒｅｎｃ
ｅ ａｎｄ Ｅｘｈｉｂｉｔ Ｎｅｗ Ｙｏｒｋ、Ｎ
Ｙ、ＵＳＡ、１９９３年に記載されている。
【０００８】この論文で開示された試験装置はフレーム
から構成される試験信号を処理する。試験信号はフレー
ムから構成されるデータ信号のみを処理できる半導体回
路の性能を試験するために使用される。Ｄｅｎｎｉｓ
Ｔ．Ｋｏｎｇの論文「２．４８８ Ｇｂ／ｓ ＳＯＮＥ
Ｔ Ｍｕｌｔｉｐｌｅｘｅｒ／Ｄｅｍｕｌｔｉｐｌｅｘ
ｅｒ ｗｉｔｈ Ｆｒａｍｅ Ｄｅｔｅｃｔｉｏｎ Ｃ
ａｐａｂｉｌｉｔｙ」、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏ
ｎ Ｓｅｌｅｃｔｅｄ Ａｒｅａｓ ｉｎ Ｃｏｍｍｕ
ｎｉｃａｔｉｏｎｓ、Ｖｏｌ．９、Ｎｏ．５、１９９１
年６月では、送信すべきデータ信号がフレームから構成
される光通信ネットワークが記載されている。この論文
は様々なフレーム化方法を記載している。
【０００９】
【発明が解決しようとする課題】従来技術の集積回路は
性能試験を行うための外部試験装置を必要とするという
欠点を有する。
【００１０】したがって、集積回路を試験するための外
部試験装置をなしですますことができる形で上記の種類
の集積回路を改良することが本発明の目的である。
【００１１】
【課題を解決するための手段】この目的を達成するため
に、本発明は、ＡＳＩＣ機能を実行する回路と、フレー
ムから構成される試験信号を生成する第１の手段およ
び、受信された試験信号中のビットエラーを検出する第
２の手段を有するデータ試験回路とを含むことを特徴と
する上記の種類の集積回路を提供する。
【００１２】本発明による集積回路は、ＡＳＩＣ機能を
実行する回路を含む。この回路は従来技術から知られて
いる従来のＡＳＩＣの機能を実行する。本発明による集
積回路はデータ試験回路をさらに含む。データ試験回路
によって、追加の試験装置なしに、ＡＳＩＣ機能を実行
する回路または集積回路全体の性能を迅速かつ容易に試
験できる。このようにして、集積回路の性能試験のコス
トと複雑性を大幅に低減することができる。
【００１３】集積回路の試験は集積回路を含む通信設備
の始動に先立って、または、多額の追加コストなしに、
通信設備の稼働中に実行できる。これによって集積回路
をオンラインで監視するか、少なくとも通信設備の稼働
中の任意の瞬間に集積回路を監視することができる。
【００１４】本発明による集積回路内に組み込まれたデ
ータ試験回路の追加コストは、従来技術から知られてい
る独立した試験装置のコストよりも大幅に低い。また、
データ試験回路を組み込んだ集積回路を設計して配置す
るコストは、独立の試験装置によって集積回路の性能を
試験するコストよりも相当に低い。
【００１５】本発明による集積回路のデータ試験回路
は、フレームから構成される試験信号を生成する。これ
によって、フレームから構成されるデータ信号を使用す
るような集積回路の性能を迅速に簡単な形で試験するこ
とが可能になる。
【００１６】データ試験回路が適切に設計されている場
合、本発明による集積回路を使用して、集積回路を組み
込む通信設備の上位回路全体を試験することもできる。
これを達成するために、本発明の好ましい実施形態で
は、データ試験回路の第１の手段が集積回路の少なくと
も１つの出力に接続される。第１の手段は従属回路の出
力部を通過するフレーム化された試験信号を生成する。
次いで、従属回路の出力で、試験信号は受信信号を基準
信号と比較する外部測定装置などに供給される。基準信
号はエラーフリー試験信号に対応する。このようにし
て、従属回路の出力部を試験することができる。
【００１７】本発明の別の好ましい実施形態では、デー
タ試験回路の第２の手段が集積回路の入力に接続され
る。この実施形態によれば、フレーム化された試験信号
は、例えば外部信号生成装置によって生成できる。試験
信号は従属回路の入力に加えられ、従属回路の入力部を
通過して、上位回路に組み込まれた集積回路のデータ試
験回路の第２の手段に送信される。第２の手段内では、
受信された試験信号はエラーフリー試験信号に対応する
基準信号と比較される。このようにして、上位回路の入
力部を試験することができる。
【００１８】ただし、上位回路の出力を上位回路の入力
に外部的に結合することも可能である。したがって、デ
ータ試験回路の第１の手段によって生成された試験信号
は上位回路の出力部を通過して出力に送信され、そこか
ら入力に送信され、次いで上位回路の入力部を通過して
第２の手段に送信される。このようにして、上位回路の
入力部と出力部は本発明による集積回路によって試験で
きる。
【００１９】例えば、１つまたは複数の入口が１つまた
は複数の出口にアクセスできる切替マトリックスがＡＳ
ＩＣ機能を実行する回路内に実現された場合、切替マト
リックスの各出口がそれぞれの入口に接続されるよう
に、切替マトリックスの第１の出口を第１の入口に外部
的に接続し、第２の出口を第２の入口に外部的に接続
し、以下同様に接続することが可能である。さらに、切
替マトリックスは、第１の入口が第２の出口に接続さ
れ、第２の入口が第３の出口に接続され、以下同様に接
続されるように設定されている。ここでデータ試験回路
の第１の手段が切替マトリックスの第１の出口に接続さ
れ、データ試験回路の第２の手段が切替マトリックスの
最後の入口に接続される場合、第１の手段によって生成
された試験信号は切替マトリックス全体を通過して第２
の手段に送信される。このようにして、切替マトリック
ス全体が迅速で簡単に試験できる。
【００２０】集積回路が複数の入力を有する場合、どの
入力からもデータ試験回路への切替が可能でなければな
らない。したがって、本発明の別の好ましい実施形態で
は、集積回路は、入力が集積回路の入力に接続され、出
力がデータ試験回路の第２の手段に結合された第１のマ
ルチプレクサを含む。
【００２１】集積回路が複数の出力を有する場合、集積
回路のどの出力もＡＳＩＣ機能を実行する回路の出力か
らデータ試験回路の出力に切り替えることが可能でなけ
ればならない。したがって、本発明の別の好ましい実施
形態では、集積回路は、入力の１つが第１の手段に接続
され、別の入力がＡＳＩＣ機能を実行する回路の１つの
出力に接続され、出力が集積回路のそれぞれの出力に結
合された複数のさらなるマルチプレクサを含む。
【００２２】本発明の別の好ましい実施形態では、デー
タ試験回路の第１の手段がＡＳＩＣ機能を実行する回路
の少なくとも１つの入力に接続され、データ試験回路の
第２の手段がＡＳＩＣ機能を実行する回路の少なくとも
１つの出力に接続される。これによって、本発明による
集積回路のデータ試験回路は、ＡＳＩＣ機能を実行する
回路の性能を直接に、すなわち、集積回路の出力を集積
回路の入力に外部的に短絡することなく、または集積回
路を組み込んだ上位回路に試験信号を通過させることな
く試験することが可能になる。
【００２３】本発明の別の好ましい実施形態では、デー
タ試験回路はＡＳＩＣ機能を実行する回路と同期してい
る。データ試験回路はＡＳＩＣ機能を実行する回路と同
じクロック速度で動作できる。ただし、ＡＳＩＣ機能を
実行する回路のビットタイミング信号が、データ試験回
路のニブルタイミング信号またはバイトタイミング信号
に変換されることも可能である。
【００２４】本発明の別の好ましい実施形態では、送信
すべきデータ信号のフレームおよび試験信号のフレーム
は同期ディジタルハイアラーキ（ＳＤＨ）標準に従って
構成され、フレームの先頭を示すフレームワードを含む
オーバヘッド部とペイロード部とを有する。
【００２５】ＳＤＨ標準に従ってフレーム化された試験
信号を生成する信号生成装置と、ＳＤＨ標準に従ってフ
レーム化された試験信号を測定する測定装置とを含む外
部試験装置が知られている。そのような外部信号生成装
置は、例えば、試験信号を生成してその信号を集積回路
の入力に加えることができ、ついでデータ試験回路の第
２の手段によってその試験信号を受信してビットエラー
がないか検査することができる。同様に、第１の手段も
試験信号を生成してその信号を集積回路の出力に転送で
き、次いで外部測定装置によってその試験信号を受信し
てビットエラーがないか検査することができる。標準化
された試験信号を使用することは、データ試験回路が、
適合する外部試験装置といつでも協働できるという利点
を有する。
【００２６】有利なことに、試験信号はフレームのペイ
ロード部中に擬似乱数パターンとして含まれる。試験信
号は好ましくは標準化された試験信号、特にＣＣＩＴＴ
勧告Ｏ．１５１．２．１に従って標準化された試験信号
である。
【００２７】本発明の別の好ましい実施形態では、デー
タ試験回路およびＡＳＩＣ機能を実行する回路はフレー
ムの先頭に同期化される。この目的のために、ＡＳＩＣ
機能を実行する回路は有利なことにフレームの先頭を検
出する手段と、フレームの先頭を示す信号を生成する手
段とを含む。一方、データ試験回路はＡＳＩＣ機能を実
行する回路からデータ試験回路に該信号を転送する手段
を含む。このことは、データ試験回路がフレームの先頭
を検出する手段を有する必要がなく、ＡＳＩＣ機能を実
行する回路内に含まれるフレームの先頭を検出する手段
を利用できるという利点を有する。これによって、デー
タ試験回路の構造は大幅に簡単化される。
【００２８】本発明の別の好ましい実施形態では、第２
の手段はビットエラーの検出時に増分できるエラーカウ
ンタを含む。好ましくは、エラーカウンタはデータ試験
回路の第２の手段がビットエラーの検出時に１だけ増分
される。ビットエラーは様々な理由で発生することがあ
る。集積回路の設計に欠陥がある場合、または集積回路
の導通経路が短絡している場合、集積回路の試験中に多
数のビットエラーが検出される。ただし、エラーカウン
タが１つまたは２つのビットエラーのみを示す場合は、
欠陥があるのは集積回路の設計ではなく、例えば、クロ
ック回線がデータ回線のあまりにも近くに配線されてい
るか、信号の縁部が十分に急峻でないということを示し
ている。そのような欠陥はごくまれにしかビットエラー
にならない。したがって、発生するビットエラーをエラ
ーカウンタによって分類することができる。
【００２９】試験の終了時に、検出されたエラーの数を
出力できる。ただし、エラーカウンタが所与の値を超え
た時にのみエラーメッセージを出力することもできる。
さらに、エラーカウンタが所与の値を超えた時には集積
回路の試験を打ち切ることができる。
【００３０】別の好ましい実施形態では、データ試験回
路は第１の手段と第２の手段との間に接続線を有する。
この接続線は試験回路の第１の手段と第２の手段が自己
試験を実行することを可能にする働きをする。
【００３１】本発明の別の好ましい実施形態では、第２
の手段は基準信号を生成する手段と、受信された試験信
号を基準信号と比較する手段とを含む。基準信号は好ま
しくは第１の手段によって生成された試験信号と同一で
ある、すなわち、基準信号もフレーム構造を有する。基
準信号は、ＡＳＩＣ機能を実行する回路、集積回路全
体、および／または集積回路を組み込んだ上位回路を通
過した受信試験信号と比較される。試験信号が基準信号
と異なる場合、ビットエラーが検出されている。
【００３２】別の好ましい実施形態では、集積回路全体
が単一の半導体チップ上に実現される。そのような半導
体チップは、回路をこのために変更または改造すること
なく、例えば、従来のＡＳＩＣのようにディジタルネッ
トワークの送信装置または受信装置のような通信設備の
上位回路に組み込むことができる。
【００３３】本発明の別の目的は、集積回路の性能を試
験するための外部試験装置をなしですますことができる
形で冒頭で述べた種類の通信設備を改良することであ
る。
【００３４】この目的を達成するために、本発明は、通
信設備に請求項１から１８の少なくとも一項に記載の少
なくとも１つの集積回路を具備することを提案する。通
信設備は、例えば、ディジタルネットワークの送信装置
または受信装置である。
【００３５】本発明の別の目的は、通信設備の集積回路
の性能を試験するための外部試験装置をなしですますこ
とができる形で冒頭で述べた種類のディジタルネットワ
ークを改良することである。
【００３６】この目的を達成するために、本発明は、デ
ィジタルネットワークの通信設備の少なくとも１つに請
求項１から１８の少なくとも一項に記載の少なくとも１
つの集積回路を具備することを提案する。
【００３７】以下で、本発明の好ましい実施形態につい
て添付の図面を参照しながらより詳細に説明する。
【００３８】
【発明の実施の形態】図１を参照すると、本発明による
特定用途向け集積回路が全体として参照番号１によって
示されている。本発明による集積回路１はディジタルネ
ットワークの通信設備の回路（図示せず）内で使用され
る。ディジタルネットワークの通信設備は、例えば送信
設備または受信設備である。通信設備内で転送すべきデ
ータ信号はフレームから構成される。フレームは同期デ
ィジタルハイアラーキ（ＳＤＨ）標準に対応し、フレー
ムの先頭を示すフレームワードを含むオーバヘッド部と
送信すべきデータ信号を含むペイロード部とを有する。
【００３９】集積回路１は単一の半導体チップ２上に実
現される。半導体チップ２は好ましくは寸法およびイン
タフェースに関して従来のＡＳＩＣと互換性がある。
【００４０】集積回路１はデータ試験回路３と、通信設
備内の特定用途向け集積回路１固有の機能を実行する回
路４とを含む。データ試験回路３は、回路４と集積回路
１全体の性能を試験する働きをする、すなわち、回路４
およびデータ試験回路３、および／または集積回路１を
組み込んだ通信設備の上位回路の性能を試験する働きを
する。データ試験回路３は、試験信号６を生成する第１
の手段５と、受信された試験信号８内のビットエラーを
検出する第２の手段７とを含む。
【００４１】集積回路１は、入力が集積回路１の入力Ｅ
１、Ｅ２、．．．、Ｅ４０に接続された第１のマルチプ
レクサ２０を含む。マルチプレクサ２０の出力はデータ
試験回路３の第２の手段７に結合される。これによっ
て、集積回路１の任意の入力Ｅ１、Ｅ２、．．．、Ｅ４
０からデータ試験回路３に切り替えることが可能にな
る。集積回路１は、第１の手段５に接続された第１の入
力と回路４に接続された第２の入力とをそれぞれ有する
別の複数のマルチプレクサ２１を含む。マルチプレクサ
２１の出力はそれぞれ集積回路１の出力Ａ１、Ａ
２、．．．、Ａ２０に接続される。これによって、集積
回路１の任意の出力Ａ１、Ａ２、．．．、Ａ２０は、回
路４の任意の出力からデータ試験回路３の出力に切り替
えることが可能になる。
【００４２】本発明による集積回路１の動作について図
２を参照しながら以下に詳述する。試験信号６を生成す
る第１の手段５は、擬似乱数ビットパターンに従ってフ
レーム内に試験信号６を配置する手段を含む。データ試
験回路３は、試験信号６を生成する第１の手段５とビッ
トエラーを検出する第２の手段７との間の接続線１０を
さらに含む。接続線１０はデータ試験回路３の第１の手
段５と第２の手段７が自己試験を実行することを可能に
する働きをする。
【００４３】ビットエラーを検出する第２の手段７は基
準信号１２を生成する手段１１を含む。基準信号１２も
フレーム構造と擬似乱数ビットパターンとを有する。基
準信号１２は試験信号６と同一である。第２の手段７は
基準信号１２を受信された試験信号８と比較する手段１
３をさらに含む。基準信号１２と受信された試験信号８
が一致した場合、すなわち、ビットエラーがない場合、
ポインタ１４が次のフレームに設定され、比較が繰り返
される。ただし、ビットエラーがある場合、エラーカウ
ンタ１５が１だけ増分されてから基準信号１２と試験信
号８の次のフレームが比較される。
【００４４】データ試験回路３は、第１の手段５と第２
の手段７への接続線１７を有するタイミング装置１６を
さらに含む。集積回路１は通信設備の上位回路からビッ
トタイミング信号８を受信し、タイミング装置１６はビ
ットタイミング信号１８をバイトタイミング信号１９に
変換する手段を含む。
【図面の簡単な説明】
【図１】本発明による集積回路の好ましい実施形態を示
す図である。
【図２】図１の集積回路のデータ試験回路を示す図であ
る。
【符号の説明】
１ 特定用途向け集積回路 ２ 半導体チップ ３ データ試験回路 ４ 回路 ５ データ試験回路の第１の手段 ６、８ 試験信号 ７ データ試験回路の第２の手段 １０ 接続線 １１ 基準信号を生成する手段 １２ 基準信号 １３ 基準信号を受信された試験信号と比較する手段 １４ ポインタ １５ エラーカウンタ １６ タイミング装置 １７ 接続線 １８ タイミング信号 １９ バイトタイミング信号 ２０ 第１のマルチプレクサ ２１ 第２のマルチプレクサ Ａ１、Ａ２、Ａ２０ 出力 Ｅ１、Ｅ２、Ｅ４０ 入力

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 送信すべきデータ信号がフレームから構
    成されるディジタルネットワークの通信設備で使用する
    特定用途向け集積回路（ＡＳＩＣ）（１）であって、Ａ
    ＳＩＣ機能を実行する回路（４）と、フレームから構成
    される試験信号（６）を生成する第１の手段（５）およ
    び受信された試験信号（８）中のビットエラーを検出す
    る第２の手段（７）を有するデータ試験回路（３）とを
    含むことを特徴とする集積回路（１）。
  2. 【請求項２】 データ試験回路（３）の第１の手段
    （５）が集積回路（１）の少なくとも１つの出力に接続
    されることを特徴とする請求項１に記載の集積回路
    （１）。
  3. 【請求項３】 データ試験回路（３）の第２の手段
    （７）が集積回路（１）の入力に接続されることを特徴
    とする請求項１または２に記載の集積回路（１）。
  4. 【請求項４】 入力が集積回路（１）の入力に接続さ
    れ、出力がデータ試験回路（３）の第２の手段（７）に
    結合された第１のマルチプレクサ（２０）をさらに含む
    ことを特徴とする請求項２または３に記載の集積回路
    （１）。
  5. 【請求項５】 入力の１つが第１の手段（５）に接続さ
    れ、別の入力がＡＳＩＣ機能を実行する回路（４）の１
    つの出力に接続され、出力が集積回路（１）のそれぞれ
    の出力に結合された複数のさらなるマルチプレクサをさ
    らに含むことを特徴とする請求項４に記載の集積回路
    （１）。
  6. 【請求項６】 データ試験回路（３）の第１の手段
    （５）がＡＳＩＣ機能を実行する回路（４）の少なくと
    も１つの入力に接続され、データ試験回路（３）の第２
    の手段（７）がＡＳＩＣ機能を実行する回路（４）の少
    なくとも１つの出力に接続されることを特徴とする請求
    項１に記載の集積回路（１）。
  7. 【請求項７】 データ試験回路（３）がＡＳＩＣ機能を
    実行する回路（４）と同期していることを特徴とする請
    求項１から６のいずれか一項に記載の集積回路（１）。
  8. 【請求項８】 送信すべきデータ信号のフレームおよび
    試験信号のフレームが同期ディジタルハイアラーキ（Ｓ
    ＤＨ）標準に従って構成され、フレームの先頭を示すフ
    レームワードを含むオーバヘッド部とペイロード部とを
    有することを特徴とする請求項１から７のいずれか一項
    に記載の集積回路（１）。
  9. 【請求項９】 試験信号がフレームのペイロード部中に
    擬似乱数ビットパターンとして含まれることを特徴とす
    る請求項８に記載の集積回路（１）。
  10. 【請求項１０】 試験信号が標準化された試験信号であ
    ることを特徴とする請求項９に記載の集積回路（１）。
  11. 【請求項１１】 試験信号がＣＣＩＴＴ勧告Ｏ．１５
    １．２．１に従って標準化された信号であることを特徴
    とする請求項１０に記載の集積回路（１）。
  12. 【請求項１２】 データ試験回路（３）およびＡＳＩＣ
    機能を実行する回路（４）がフレームの先頭に同期化さ
    れることを特徴とする請求項８から１１のいずれか一項
    に記載の集積回路（１）。
  13. 【請求項１３】 ＡＳＩＣ機能を実行する回路（４）が
    フレームの先頭を検出する手段と、フレームの先頭を示
    す信号を生成する手段とを含み、またデータ試験回路
    （３）がＡＳＩＣ機能を実行する回路（４）からデータ
    試験回路（３）に該信号を転送する手段を含むことを特
    徴とする請求項１２に記載の集積回路（１）。
  14. 【請求項１４】 第２の手段（７）がビットエラーの検
    出時に増分できるエラーカウンタ（１５）を含むことを
    特徴とする請求項１から１３のいずれか一項に記載の集
    積回路（１）。
  15. 【請求項１５】 データ試験回路（３）が第１の手段
    （５）と第２の手段（７）との間に接続線（１０）を含
    むことを特徴とする請求項１から１４のいずれか一項に
    記載の集積回路（１）。
  16. 【請求項１６】 第２の手段（７）が、基準信号を生成
    する手段（１１）と、受信された試験信号を基準信号と
    比較する手段（１３）とを含む請求項１から１５のいず
    れか一項に記載の集積回路（１）。
  17. 【請求項１７】 基準信号が第１の手段（５）によって
    生成された試験信号と同一であることを特徴とする請求
    項１６に記載の集積回路（１）。
  18. 【請求項１８】 集積回路（１）全体が単一の半導体チ
    ップ上に実現されることを特徴とする請求項１から１７
    のいずれか一項に記載の集積回路（１）。
  19. 【請求項１９】 複数の特定用途向け集積回路（ＡＳＩ
    Ｃ）（１）を含むディジタルネットワークの通信設備で
    あって、請求項１から１８の少なくとも一項に記載の少
    なくとも１つの集積回路（１）を含むことを特徴とする
    通信設備。
  20. 【請求項２０】 複数の特定用途向け集積回路（ＡＳＩ
    Ｃ）（１）を含む通信設備を有するディジタルネットワ
    ークであって、通信設備の少なくとも１つが請求項１か
    ら１８の少なくとも一項に記載の少なくとも１つの集積
    回路（１）を含むことを特徴とするディジタルネットワ
    ーク。
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