JP2000208641A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 良好な電気特性を有するシリサイド膜を微細
で不純物濃度が高いゲートおよび拡散層上に「シリサイ
ド膜の不純物吸い上げ」を生じることなく自己整合的に
形成する手法を提供する。 【解決手段】 シリコン基板上のｐ型およびｎ型トラン
ジスタのゲートおよび拡散層上に選択的にシリサイド膜
を形成する半導体装置の製造方法において、ｎ型トラン
ジスタ領域のみを露出させる第１マスク膜を形成する工
程と、ｎ型ゲートおよびｎ型拡散層上にV族元素を含有
する第１金属膜を選択的に形成する工程と、第１マスク
膜を除去する工程と、ｐ型トランジスタ領域のみを露出
させる第２マスク膜を形成する工程と、ｐ型ゲートおよ
びｐ型拡散層上にIII族元素を含有する第２金属膜を選
択的に形成する工程と、第２マスク膜を除去する工程
と、熱処理を施してｎ型ゲート電極、ｐ型ゲート電極、
ｎ型拡散層およびｐ型拡散層と第１金属膜および第２金
属膜とを反応させる工程を有することを特徴とする。
で不純物濃度が高いゲートおよび拡散層上に「シリサイ
ド膜の不純物吸い上げ」を生じることなく自己整合的に
形成する手法を提供する。 【解決手段】 シリコン基板上のｐ型およびｎ型トラン
ジスタのゲートおよび拡散層上に選択的にシリサイド膜
を形成する半導体装置の製造方法において、ｎ型トラン
ジスタ領域のみを露出させる第１マスク膜を形成する工
程と、ｎ型ゲートおよびｎ型拡散層上にV族元素を含有
する第１金属膜を選択的に形成する工程と、第１マスク
膜を除去する工程と、ｐ型トランジスタ領域のみを露出
させる第２マスク膜を形成する工程と、ｐ型ゲートおよ
びｐ型拡散層上にIII族元素を含有する第２金属膜を選
択的に形成する工程と、第２マスク膜を除去する工程
と、熱処理を施してｎ型ゲート電極、ｐ型ゲート電極、
ｎ型拡散層およびｐ型拡散層と第１金属膜および第２金
属膜とを反応させる工程を有することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に半導体装置のゲート電極上および拡散層
上に自己整合的にシリサイド膜を形成するサリサイド技
術を用いた電極形成方法に関する。
法に関し、特に半導体装置のゲート電極上および拡散層
上に自己整合的にシリサイド膜を形成するサリサイド技
術を用いた電極形成方法に関する。
【０００２】
【従来の技術】半導体装置のゲート電極および拡散層上
に自己整合的にシリサイド膜を形成するシリサイド（自
己整合シリサイド、Ｓｅｌｆ Ａｌｉｇｎ Ｓｉｌｉｃ
ｉｄｅ、サリサイド）技術においては、ゲート電極およ
び拡散層上に、膜厚が均一で、かつ低く安定した電気抵
抗を有するシリサイド膜を形成することが重要である。
に自己整合的にシリサイド膜を形成するシリサイド（自
己整合シリサイド、Ｓｅｌｆ Ａｌｉｇｎ Ｓｉｌｉｃ
ｉｄｅ、サリサイド）技術においては、ゲート電極およ
び拡散層上に、膜厚が均一で、かつ低く安定した電気抵
抗を有するシリサイド膜を形成することが重要である。
【０００３】このため、これまではシリサイド膜の比抵
抗が低く、ｐ型およびｎ型の両シリコンに対して適当な
ショットキー障壁高さを有するチタン（Ｔｉ）を用いた
サリサイド技術が採用されてきた。
抗が低く、ｐ型およびｎ型の両シリコンに対して適当な
ショットキー障壁高さを有するチタン（Ｔｉ）を用いた
サリサイド技術が採用されてきた。
【０００４】しかしながらこの手法では、半導体装置の
微細化にともなってゲート電極や拡散層表面の不純物濃
度も高くなり、さらにパターン寸法も微細化するため、
チタンでは、特にｎ型拡散層上において高抵抗のＣ４９
構造チタン・ダイシリサイド（ＴｉＳｉ2）から、抵抗
の低いＣ５４構造チタン・ダイシリサイドに相転移する
温度が高くなり、ｐ型シリコン上における相転移温度と
の差が大きくなる。
微細化にともなってゲート電極や拡散層表面の不純物濃
度も高くなり、さらにパターン寸法も微細化するため、
チタンでは、特にｎ型拡散層上において高抵抗のＣ４９
構造チタン・ダイシリサイド（ＴｉＳｉ2）から、抵抗
の低いＣ５４構造チタン・ダイシリサイドに相転移する
温度が高くなり、ｐ型シリコン上における相転移温度と
の差が大きくなる。
【０００５】そのためｎ型拡散層にシリサイド化の熱処
理温度をあわせると、ｐ型ゲートおよびｐ型拡散層上で
は過剰なシリサイド反応によるｐ−ｎ接合リーク特性の
劣化やシリサイド膜の凝集などの問題が生じる。一方、
ｐ型ゲートやｐ型拡散層にシリサイド化熱処理温度をあ
わせるとｎ型拡散層上ではシリサイド反応の不足による
シリサイド膜の高抵抗化やシリサイドの薄膜化に起因す
る耐熱性の低下などの問題を生じることから、ゲート電
極および拡散層上に自己整合的にシリサイド膜を形成す
る技術としては十分とは言えない。
理温度をあわせると、ｐ型ゲートおよびｐ型拡散層上で
は過剰なシリサイド反応によるｐ−ｎ接合リーク特性の
劣化やシリサイド膜の凝集などの問題が生じる。一方、
ｐ型ゲートやｐ型拡散層にシリサイド化熱処理温度をあ
わせるとｎ型拡散層上ではシリサイド反応の不足による
シリサイド膜の高抵抗化やシリサイドの薄膜化に起因す
る耐熱性の低下などの問題を生じることから、ゲート電
極および拡散層上に自己整合的にシリサイド膜を形成す
る技術としては十分とは言えない。
【０００６】そこで例えば、Ｋ． Ｇｏｔｏ ｅｔ ａ
ｌ、 Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ ＩＥ
ＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ １９９５ （ＩＥＤ
Ｍ９５）、 ｐｐ４４９−４５２．（１９９５）には、
チタンよりもｐ型シリコンとｎ型シリコンとの間のシリ
サイド化反応温度に差が少ないコバルト（Ｃｏ）を用い
てゲート電極上および拡散層上に自己整合的にシリサイ
ド膜を選択的に形成する手法が開示されている。
ｌ、 Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ ＩＥ
ＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ １９９５ （ＩＥＤ
Ｍ９５）、 ｐｐ４４９−４５２．（１９９５）には、
チタンよりもｐ型シリコンとｎ型シリコンとの間のシリ
サイド化反応温度に差が少ないコバルト（Ｃｏ）を用い
てゲート電極上および拡散層上に自己整合的にシリサイ
ド膜を選択的に形成する手法が開示されている。
【０００７】上記従来技術を図を参照して説明する。図
５、６は、この従来技術を製造工程順に示した模式的な
縦断面図である。
５、６は、この従来技術を製造工程順に示した模式的な
縦断面図である。
【０００８】まず図５の工程（ａ）に示すように、シリ
コン基板３０１上の所定の領域に、選択酸化（ＬＯＣＯ
Ｓ）法により形成した素子分離領域３０２、ゲート酸化
膜３０３、ｎ型ゲートシリコン膜３０４ａ、サイドウォ
ール３０５、１０ｓ０ｎｍのｎ+／ｐ接合深さを有する
ｎ型拡散層３０６ａより構成されるＭＯＳＦＥＴ（Ｍｅ
ｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆ
ｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、金属
−酸化膜−半導体電界効果型トランジスタ）上にコバル
ト膜３０８ｅをスパッタ法により１０ｎｍの厚みで形成
する。
コン基板３０１上の所定の領域に、選択酸化（ＬＯＣＯ
Ｓ）法により形成した素子分離領域３０２、ゲート酸化
膜３０３、ｎ型ゲートシリコン膜３０４ａ、サイドウォ
ール３０５、１０ｓ０ｎｍのｎ+／ｐ接合深さを有する
ｎ型拡散層３０６ａより構成されるＭＯＳＦＥＴ（Ｍｅ
ｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆ
ｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、金属
−酸化膜−半導体電界効果型トランジスタ）上にコバル
ト膜３０８ｅをスパッタ法により１０ｎｍの厚みで形成
する。
【０００９】続いて、その上層に窒化チタン（ＴｉＮ）
膜３０９をスパッタ法により３０ｎｍの厚さで形成す
る。この窒化チタン膜３０９はコバルトのシリサイド化
熱処理時の酸化を防止することを目的として形成される
ものである。
膜３０９をスパッタ法により３０ｎｍの厚さで形成す
る。この窒化チタン膜３０９はコバルトのシリサイド化
熱処理時の酸化を防止することを目的として形成される
ものである。
【００１０】続いて、図３の工程（ｂ）のように、ラン
プ急速加熱法により、窒素雰囲気中においてシリコン基
板３０１を５５０℃、３０秒の第１の熱処理を施すこと
により、ｎ型ゲートシリコン膜３０４ａおよびｎ型拡散
層３０６ａの表面部とコバルト膜３０８ｅとを反応させ
て、ＣｏとＳｉの反応層であるＣｏxＳｉy膜３１０（ｘ
≧ｙ）をｎ型ゲートシリコン膜３０４ａ上およびｎ型拡
散層３０６ａ上に自己整合的に形成する。
プ急速加熱法により、窒素雰囲気中においてシリコン基
板３０１を５５０℃、３０秒の第１の熱処理を施すこと
により、ｎ型ゲートシリコン膜３０４ａおよびｎ型拡散
層３０６ａの表面部とコバルト膜３０８ｅとを反応させ
て、ＣｏとＳｉの反応層であるＣｏxＳｉy膜３１０（ｘ
≧ｙ）をｎ型ゲートシリコン膜３０４ａ上およびｎ型拡
散層３０６ａ上に自己整合的に形成する。
【００１１】続いて、図３の工程（ｃ）のように、窒化
チタン膜３０９および素子分離領域やサイドウォール上
に残っている未反応のコバルト膜をウエットエッチング
法により順次除去した後、ランプ急速加熱法により、窒
素雰囲気中で７５０〜９００℃、３０秒の第２の熱処理
を施して、ｎ型ゲートシリコン膜３０４ａおよびｎ型拡
散層３０６ａ表面上のＣｏxＳｉy膜３１０を熱的・組成
的に安定で、抵抗も低いコバルト・ダイシリサイド（Ｃ
ｏＳｉ2）膜３１１に相転移させる。
チタン膜３０９および素子分離領域やサイドウォール上
に残っている未反応のコバルト膜をウエットエッチング
法により順次除去した後、ランプ急速加熱法により、窒
素雰囲気中で７５０〜９００℃、３０秒の第２の熱処理
を施して、ｎ型ゲートシリコン膜３０４ａおよびｎ型拡
散層３０６ａ表面上のＣｏxＳｉy膜３１０を熱的・組成
的に安定で、抵抗も低いコバルト・ダイシリサイド（Ｃ
ｏＳｉ2）膜３１１に相転移させる。
【００１２】この手法では、チタンのかわりにコバルト
をシリサイド化金属として用い、熱処理時のコバルトの
酸化防止膜として窒化チタン膜をコバルト膜上に形成す
ることにより、上述の高濃度不純物領域におけるＣ４９
構造チタン・ダイシリサイドからＣ５４構造チタン・ダ
イシリサイドへの相転移温度差の上昇に起因するシリサ
イド膜の高抵抗化やシリサイド膜の凝集などの問題を解
決することができる。
をシリサイド化金属として用い、熱処理時のコバルトの
酸化防止膜として窒化チタン膜をコバルト膜上に形成す
ることにより、上述の高濃度不純物領域におけるＣ４９
構造チタン・ダイシリサイドからＣ５４構造チタン・ダ
イシリサイドへの相転移温度差の上昇に起因するシリサ
イド膜の高抵抗化やシリサイド膜の凝集などの問題を解
決することができる。
【００１３】
【発明が解決しようとする課題】しかしながらデバイス
の微細化が進行して、空乏化を防ぐ目的で、ゲートおよ
び拡散層表面における不純物濃度がさらに高くする必要
が生じた場合、シリサイド反応時のシリコンからシリサ
イド膜中への砒素（Ａｓ）、リン（Ｐ）あるいはボロン
（Ｂ）などの不純物の吸い上げによる表面不純物濃度の
低下が、デバイス特性に対して与える影響が無視できな
いようになる。
の微細化が進行して、空乏化を防ぐ目的で、ゲートおよ
び拡散層表面における不純物濃度がさらに高くする必要
が生じた場合、シリサイド反応時のシリコンからシリサ
イド膜中への砒素（Ａｓ）、リン（Ｐ）あるいはボロン
（Ｂ）などの不純物の吸い上げによる表面不純物濃度の
低下が、デバイス特性に対して与える影響が無視できな
いようになる。
【００１４】そのため、コバルトのようにシリサイド化
反応におけるシリコンの消費量がチタンと比較して多い
金属においては、高い表面不純物濃度が要求される微細
な半導体装置への適用に際して問題があり、すなわち、
この手法もサリサイド技術として上述の問題を根本的に
解決することはできない。
反応におけるシリコンの消費量がチタンと比較して多い
金属においては、高い表面不純物濃度が要求される微細
な半導体装置への適用に際して問題があり、すなわち、
この手法もサリサイド技術として上述の問題を根本的に
解決することはできない。
【００１５】本発明は、上記従来の問題点や事情に鑑み
てなされたものであり、低抵抗かつ安定した電気特性を
有するシリサイド膜を、微細で不純物濃度の高いゲート
電極および拡散層上においても、デバイス特性に劣化を
生じることなく、自己整合的に形成する手法を提供する
ことを目的とする。
てなされたものであり、低抵抗かつ安定した電気特性を
有するシリサイド膜を、微細で不純物濃度の高いゲート
電極および拡散層上においても、デバイス特性に劣化を
生じることなく、自己整合的に形成する手法を提供する
ことを目的とする。
【００１６】
【課題を解決するための手段】上記課題を解決するため
に、本発明に係る半導体装置の製造方法は、従来のシリ
サイド化金属としてコバルトを、酸化防止膜として窒化
チタン膜をそれぞれ用い、第１の熱処理に続いて酸化防
止膜および未反応の第１金属膜を除去した後、第２の熱
処理を行うという構成に対して、「シリコン基板表面の
所定の領域に設けられた素子分離領域を介して配置さ
れ、素子形成領域の所定の領域に設けられたゲート酸化
膜、前記ゲート酸化膜上に設けられたｐ型あるいはｎ型
のシリコン膜より構成されるゲート電極、前記ゲート電
極の両側面に設けられた絶縁膜より構成されるサイドウ
ォール、前記素子形成領域の所定の領域に設けられたｐ
型およびｎ型拡散層より構成され、ｐ型およびｎ型トラ
ンジスタの、ゲート電極上および拡散層上に選択的にシ
リサイド膜を形成する半導体装置の製造方法において、
前記ｎ型トランジスタ領域のみを露出させる第１マスク
膜を選択的に形成する工程と、露出した前記ｎ型トラン
ジスタ領域の前記ｎ型ゲート電極およびｎ型拡散層上の
みにV族元素を含有する第１金属膜を選択的に形成する
工程と、前記第１マスク膜を除去する工程と、前記ｐ型
トランジスタ領域のみを露出させる第２マスク膜を選択
的に形成する工程と、露出した前記ｐ型トランジスタ領
域の前記ｐ型ゲート電極および前記ｐ型拡散層上のみに
III族元素を含有する第２金属膜を選択的に形成する工
程と、前記第２マスク膜を除去する工程と、前記シリコ
ン基板に熱処理を施して、前記ｎ型およびｐ型ゲート電
極および前記ｎ型およびｐ型拡散層と前記第１金属膜お
よび前記第２金属膜とを反応させる工程を有すること」
（請求項１）、を特徴とする。
に、本発明に係る半導体装置の製造方法は、従来のシリ
サイド化金属としてコバルトを、酸化防止膜として窒化
チタン膜をそれぞれ用い、第１の熱処理に続いて酸化防
止膜および未反応の第１金属膜を除去した後、第２の熱
処理を行うという構成に対して、「シリコン基板表面の
所定の領域に設けられた素子分離領域を介して配置さ
れ、素子形成領域の所定の領域に設けられたゲート酸化
膜、前記ゲート酸化膜上に設けられたｐ型あるいはｎ型
のシリコン膜より構成されるゲート電極、前記ゲート電
極の両側面に設けられた絶縁膜より構成されるサイドウ
ォール、前記素子形成領域の所定の領域に設けられたｐ
型およびｎ型拡散層より構成され、ｐ型およびｎ型トラ
ンジスタの、ゲート電極上および拡散層上に選択的にシ
リサイド膜を形成する半導体装置の製造方法において、
前記ｎ型トランジスタ領域のみを露出させる第１マスク
膜を選択的に形成する工程と、露出した前記ｎ型トラン
ジスタ領域の前記ｎ型ゲート電極およびｎ型拡散層上の
みにV族元素を含有する第１金属膜を選択的に形成する
工程と、前記第１マスク膜を除去する工程と、前記ｐ型
トランジスタ領域のみを露出させる第２マスク膜を選択
的に形成する工程と、露出した前記ｐ型トランジスタ領
域の前記ｐ型ゲート電極および前記ｐ型拡散層上のみに
III族元素を含有する第２金属膜を選択的に形成する工
程と、前記第２マスク膜を除去する工程と、前記シリコ
ン基板に熱処理を施して、前記ｎ型およびｐ型ゲート電
極および前記ｎ型およびｐ型拡散層と前記第１金属膜お
よび前記第２金属膜とを反応させる工程を有すること」
（請求項１）、を特徴とする。
【００１７】また、本発明に係る半導体装置の製造方法
は、「シリコン基板表面の所定の領域に設けられた素子
分離領域を介して配置され、素子形成領域の所定の領域
に設けられたゲート酸化膜、前記ゲート酸化膜上に設け
られたｐ型あるいはｎ型のシリコン膜より構成されるゲ
ート電極、前記ゲート電極の両側面に設けられた絶縁膜
より構成されるサイドウォール、前記素子形成領域の所
定の領域に設けられたｐ型およびｎ型拡散層より構成さ
れ、ｐ型およびｎ型トランジスタの、ゲート電極上およ
び拡散層上に選択的にシリサイド膜を形成する半導体装
置の製造方法において、前記ｐ型トランジスタ領域のみ
を露出させる第１マスク膜を選択的に形成する工程と、
露出した前記ｐ型トランジスタ領域の前記ｐ型ゲート電
極およびｐ型拡散層上のみにIII族元素を含有する第１
金属膜を選択的に形成する工程と、前記第１マスク膜を
除去する工程と、前記ｎ型トランジスタ領域のみを露出
させる第２マスク膜を選択的に形成する工程と、露出し
た前記ｎ型トランジスタ領域の前記ｎ型ゲート電極およ
び前記ｎ型拡散層上のみにV族元素を含有する第２金属
膜を選択的に形成する工程と、前記第２マスク膜を除去
する工程と、前記シリコン基板に熱処理を施して、前記
ｐ型およびｎ型ゲート電極および前記ｐ型およびｎ型拡
散層と前記第１金属膜および前記第２金属膜とを反応さ
せる工程を有すること」（請求項２）、を特徴とする。
は、「シリコン基板表面の所定の領域に設けられた素子
分離領域を介して配置され、素子形成領域の所定の領域
に設けられたゲート酸化膜、前記ゲート酸化膜上に設け
られたｐ型あるいはｎ型のシリコン膜より構成されるゲ
ート電極、前記ゲート電極の両側面に設けられた絶縁膜
より構成されるサイドウォール、前記素子形成領域の所
定の領域に設けられたｐ型およびｎ型拡散層より構成さ
れ、ｐ型およびｎ型トランジスタの、ゲート電極上およ
び拡散層上に選択的にシリサイド膜を形成する半導体装
置の製造方法において、前記ｐ型トランジスタ領域のみ
を露出させる第１マスク膜を選択的に形成する工程と、
露出した前記ｐ型トランジスタ領域の前記ｐ型ゲート電
極およびｐ型拡散層上のみにIII族元素を含有する第１
金属膜を選択的に形成する工程と、前記第１マスク膜を
除去する工程と、前記ｎ型トランジスタ領域のみを露出
させる第２マスク膜を選択的に形成する工程と、露出し
た前記ｎ型トランジスタ領域の前記ｎ型ゲート電極およ
び前記ｎ型拡散層上のみにV族元素を含有する第２金属
膜を選択的に形成する工程と、前記第２マスク膜を除去
する工程と、前記シリコン基板に熱処理を施して、前記
ｐ型およびｎ型ゲート電極および前記ｐ型およびｎ型拡
散層と前記第１金属膜および前記第２金属膜とを反応さ
せる工程を有すること」（請求項２）、を特徴とする。
【００１８】さらに、本発明に係る半導体装置の製造方
法は、 ・前記第１マスク膜及び前記第２マスク膜がフォトレジ
ストより構成されること、（請求項３） ・前記第１金属膜及び前記第２金属膜がコバルトあるい
はニッケルのいずれかより構成されること（請求項
４）、 ・前記第１金属膜及び前記第２金属膜の形成が無電解メ
ッキ法により行われること（請求項５）、 ・前記III族元素が特にボロン（Ｂ）であること（請求
項６）、 ・前記V族元素が特にリン（Ｐ）であること（請求項
７）、 を特徴とする。 （作用）本発明に係る半導体装置の製造方法によれば、
シリサイド化する金属膜中にあらかじめ下地のシリコン
にイオン注入した元素と同種の導電機構を有する不純物
が含有されているため、シリサイド化反応時に不純物の
膜中への吸い上げが起こりにくい。このため、高い不純
物濃度を有する微細なパターンにおいて、シリサイドを
自己整合的に形成した後でもゲートや拡散層上において
高い表面不純物濃度を維持しつつ、ゲートや拡散層の抵
抗を低減できる。
法は、 ・前記第１マスク膜及び前記第２マスク膜がフォトレジ
ストより構成されること、（請求項３） ・前記第１金属膜及び前記第２金属膜がコバルトあるい
はニッケルのいずれかより構成されること（請求項
４）、 ・前記第１金属膜及び前記第２金属膜の形成が無電解メ
ッキ法により行われること（請求項５）、 ・前記III族元素が特にボロン（Ｂ）であること（請求
項６）、 ・前記V族元素が特にリン（Ｐ）であること（請求項
７）、 を特徴とする。 （作用）本発明に係る半導体装置の製造方法によれば、
シリサイド化する金属膜中にあらかじめ下地のシリコン
にイオン注入した元素と同種の導電機構を有する不純物
が含有されているため、シリサイド化反応時に不純物の
膜中への吸い上げが起こりにくい。このため、高い不純
物濃度を有する微細なパターンにおいて、シリサイドを
自己整合的に形成した後でもゲートや拡散層上において
高い表面不純物濃度を維持しつつ、ゲートや拡散層の抵
抗を低減できる。
【００１９】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を具体的に実施例をあげて説明する。 （実施例１）本発明の実施例１の製造工程の模式的な縦
断面図を図１、２に示す。まず図１の工程（ａ）に示す
ように、シリコン基板１０１上の所定の領域にシリコン
酸化膜より構成される、深さ３００〜４００ｎｍ、幅２
００〜５００ｎｍの溝埋め込み構造の素子分離領域１０
２を介して、厚さ５ｎｍのゲート酸化膜１０３、幅１０
０〜２５０ｎｍ、厚さ１００〜１５０ｎｍのｎ型のシリ
コンより構成されるｎ型ゲートシリコン膜１０４ａおよ
びｐ型のシリコンより構成されるｐ型ゲートシリコン膜
１０４ｂ、ｎ型およびｐ型ゲートシリコン膜の側壁部に
設けられた幅８０〜１００ｎｍのシリコン酸化膜より構
成されるサイドウォール１０５、サイドウォールの両側
部に設けられたｎ型拡散層１０６ａおよびｐ型拡散層１
０６ｂより構成されるｎＭＯＳトランジスタおよびｐＭ
ＯＳトランジスタを既知の材料および手法を用いて形成
する。
施の形態を具体的に実施例をあげて説明する。 （実施例１）本発明の実施例１の製造工程の模式的な縦
断面図を図１、２に示す。まず図１の工程（ａ）に示す
ように、シリコン基板１０１上の所定の領域にシリコン
酸化膜より構成される、深さ３００〜４００ｎｍ、幅２
００〜５００ｎｍの溝埋め込み構造の素子分離領域１０
２を介して、厚さ５ｎｍのゲート酸化膜１０３、幅１０
０〜２５０ｎｍ、厚さ１００〜１５０ｎｍのｎ型のシリ
コンより構成されるｎ型ゲートシリコン膜１０４ａおよ
びｐ型のシリコンより構成されるｐ型ゲートシリコン膜
１０４ｂ、ｎ型およびｐ型ゲートシリコン膜の側壁部に
設けられた幅８０〜１００ｎｍのシリコン酸化膜より構
成されるサイドウォール１０５、サイドウォールの両側
部に設けられたｎ型拡散層１０６ａおよびｐ型拡散層１
０６ｂより構成されるｎＭＯＳトランジスタおよびｐＭ
ＯＳトランジスタを既知の材料および手法を用いて形成
する。
【００２０】ｎＭＯＳトランジスタ領域とｐＭＯＳトラ
ンジスタ領域へは、それぞれ異なる不純物（V族元素、I
II族元素）を導入する必要があるが、これはフォトレジ
ストをマスクとした選択イオン注入法により行う。
ンジスタ領域へは、それぞれ異なる不純物（V族元素、I
II族元素）を導入する必要があるが、これはフォトレジ
ストをマスクとした選択イオン注入法により行う。
【００２１】そして、図１の工程（ｂ）のごとく、リソ
グラフィー技術を用いて、フォトレジストより構成され
る厚さ約５００ｎｍの第１マスク膜１０７ａを、ｎＭＯ
Ｓトランジスタを構成するｎ型ゲートシリコン膜１０４
ａ、ｎ型拡散層１０６ａおよび周囲の素子分離領域１０
２のみが露出するように選択的に形成し、ｐＭＯＳトラ
ンジスタ領域が第１マスク膜１０７ａにより覆われるよ
うにする。
グラフィー技術を用いて、フォトレジストより構成され
る厚さ約５００ｎｍの第１マスク膜１０７ａを、ｎＭＯ
Ｓトランジスタを構成するｎ型ゲートシリコン膜１０４
ａ、ｎ型拡散層１０６ａおよび周囲の素子分離領域１０
２のみが露出するように選択的に形成し、ｐＭＯＳトラ
ンジスタ領域が第１マスク膜１０７ａにより覆われるよ
うにする。
【００２２】続いて図１の工程（ｃ）のように、無電解
コバルトメッキ法により、ｎ型ゲートシリコン膜１０４
ａおよびｎ型拡散層１０６ａ上のみに選択的にリン含有
コバルト膜１０８ａを１０〜１５ｎｍの厚みで形成す
る。無電解コバルトメッキに用いるメッキ液は、塩化コ
バルトを主成分とするもので、これに還元剤として次亜
リン酸ナトリウム、ｐＨ調整やｐＨ安定化を目的として
酒石酸ナトリウムや塩化アンモニウムなどが添加されて
いるものを使用し、以下の要領でリン含有コバルト膜１
０８ａを形成する。
コバルトメッキ法により、ｎ型ゲートシリコン膜１０４
ａおよびｎ型拡散層１０６ａ上のみに選択的にリン含有
コバルト膜１０８ａを１０〜１５ｎｍの厚みで形成す
る。無電解コバルトメッキに用いるメッキ液は、塩化コ
バルトを主成分とするもので、これに還元剤として次亜
リン酸ナトリウム、ｐＨ調整やｐＨ安定化を目的として
酒石酸ナトリウムや塩化アンモニウムなどが添加されて
いるものを使用し、以下の要領でリン含有コバルト膜１
０８ａを形成する。
【００２３】シリコン基板１０１を、濃度０．０１〜
０．０５ｇ／リットルの塩化パラジウム（II）溶液中に
１０〜３０秒間浸漬し、シリコン基板上でシリコンが露
出している領域のみに選択的に、１〜３ｎｍ程度の極め
て薄いパラジウム（Ｐｄ）膜（図示せず）を析出させた
後、純水にてウエハを洗浄する。
０．０５ｇ／リットルの塩化パラジウム（II）溶液中に
１０〜３０秒間浸漬し、シリコン基板上でシリコンが露
出している領域のみに選択的に、１〜３ｎｍ程度の極め
て薄いパラジウム（Ｐｄ）膜（図示せず）を析出させた
後、純水にてウエハを洗浄する。
【００２４】この処理は、触媒活性の高いパラジウムを
シリコン表面に析出させることによりメッキ膜の堆積が
均一に起こりやすくするためのもので、メッキ時に清浄
なシリコン基板が露出している場合には、塩化パラジウ
ム（II）溶液へのシリコン基板の浸漬処理は必ずしも必
要としない。
シリコン表面に析出させることによりメッキ膜の堆積が
均一に起こりやすくするためのもので、メッキ時に清浄
なシリコン基板が露出している場合には、塩化パラジウ
ム（II）溶液へのシリコン基板の浸漬処理は必ずしも必
要としない。
【００２５】そして５０〜９０℃に恒温保持した上述の
メッキ液中にシリコン基板１０１を浸漬し、シリコン表
面が露出している領域、すなわちｎ型ゲートシリコン膜
１０４ａおよびｎ型拡散層１０６ａ上に選択的に、リン
含有コバルト膜１０８ａを１０〜１５ｎｍの厚みで形成
するものである。
メッキ液中にシリコン基板１０１を浸漬し、シリコン表
面が露出している領域、すなわちｎ型ゲートシリコン膜
１０４ａおよびｎ型拡散層１０６ａ上に選択的に、リン
含有コバルト膜１０８ａを１０〜１５ｎｍの厚みで形成
するものである。
【００２６】薄く均一なリン含有コバルト膜１０８ａを
形成するためにメッキ膜の成長速度を低く抑える必要が
ある場合やマスク膜であるレジストへの影響を抑えたい
場合には、還元剤濃度を下げる、メッキ液のｐＨを調整
する、メッキ浴を低温化する、などの措置を取る。
形成するためにメッキ膜の成長速度を低く抑える必要が
ある場合やマスク膜であるレジストへの影響を抑えたい
場合には、還元剤濃度を下げる、メッキ液のｐＨを調整
する、メッキ浴を低温化する、などの措置を取る。
【００２７】コバルト膜中のリンは還元剤である次亜リ
ン酸ナトリウムがコバルトイオンを金属に還元する際に
分解されて膜中に取り込まれるものであるため、膜中の
含有量はメッキ液やメッキ条件に依存するが、膜中リン
濃度があまり高くなると、シリサイド化の熱処理の際に
膜中のコバルトとリンが反応して化合物を形成してしま
うため、膜中リン濃度は最大でも２．０ａｔ％程度に抑
えることが望ましい。
ン酸ナトリウムがコバルトイオンを金属に還元する際に
分解されて膜中に取り込まれるものであるため、膜中の
含有量はメッキ液やメッキ条件に依存するが、膜中リン
濃度があまり高くなると、シリサイド化の熱処理の際に
膜中のコバルトとリンが反応して化合物を形成してしま
うため、膜中リン濃度は最大でも２．０ａｔ％程度に抑
えることが望ましい。
【００２８】この無電解コバルトメッキ工程において、
コバルト膜成長の選択性が低下して非選択になり、第１
マスク膜、素子分離領域あるいはサイドウォール上にメ
ッキコバルト膜が堆積した場合においても、第１マスク
膜を除去したり、熱処理を行った後にアンモニアと過酸
化水素水の混合水溶液や塩酸と過酸化水素水の混合水溶
液を用いてエッチングする事により非選択成長となった
メッキコバルト膜を除去することができる。
コバルト膜成長の選択性が低下して非選択になり、第１
マスク膜、素子分離領域あるいはサイドウォール上にメ
ッキコバルト膜が堆積した場合においても、第１マスク
膜を除去したり、熱処理を行った後にアンモニアと過酸
化水素水の混合水溶液や塩酸と過酸化水素水の混合水溶
液を用いてエッチングする事により非選択成長となった
メッキコバルト膜を除去することができる。
【００２９】さらに図２の工程（ｄ）のように、リソグ
ラフィー技術を用いて、フォトレジストより構成される
第２マスク膜１０７ｂを、ｐＭＯＳトランジスタを構成
するｐ型ゲートシリコン膜１０４ｂ、ｐ型拡散層１０６
ｂおよびその周囲の素子分離領域１０２のみが露出する
ように選択的に形成し、ｎＭＯＳトランジスタ領域が第
１マスク膜１０７ｂにより覆われるようにする。
ラフィー技術を用いて、フォトレジストより構成される
第２マスク膜１０７ｂを、ｐＭＯＳトランジスタを構成
するｐ型ゲートシリコン膜１０４ｂ、ｐ型拡散層１０６
ｂおよびその周囲の素子分離領域１０２のみが露出する
ように選択的に形成し、ｎＭＯＳトランジスタ領域が第
１マスク膜１０７ｂにより覆われるようにする。
【００３０】そして無電解コバルトメッキ法により、ｐ
型ゲートシリコン膜１０４ｂおよびｐ型拡散層１０６ｂ
上のみに選択的にボロン含有コバルト膜１０８ｂを１０
〜１５ｎｍの厚みで形成する。無電解コバルトメッキに
用いるメッキ液は、ｎ型シリコン上の場合とは異なり、
塩化コバルトを主成分とし、還元剤として水素化ホウ素
ナトリウムが用いられているものを使用するが、メッキ
の要領はｎ型シリコン上に形成する場合と同様である。
型ゲートシリコン膜１０４ｂおよびｐ型拡散層１０６ｂ
上のみに選択的にボロン含有コバルト膜１０８ｂを１０
〜１５ｎｍの厚みで形成する。無電解コバルトメッキに
用いるメッキ液は、ｎ型シリコン上の場合とは異なり、
塩化コバルトを主成分とし、還元剤として水素化ホウ素
ナトリウムが用いられているものを使用するが、メッキ
の要領はｎ型シリコン上に形成する場合と同様である。
【００３１】コバルト膜中のボロンは還元剤である水素
化ホウ素ナトリウムがコバルトイオンを金属に還元する
際に分解されてコバルト膜中に取り込まれるものである
ため、膜中の含有量はメッキ液やメッキ条件に依存する
が、あまり高濃度だとシリサイド化熱処理時に膜中でコ
バルトとボロンが化合物を形成してしまうため、膜中ボ
ロン濃度は最大でも２．０ａｔ％程度に抑えることが望
ましい。
化ホウ素ナトリウムがコバルトイオンを金属に還元する
際に分解されてコバルト膜中に取り込まれるものである
ため、膜中の含有量はメッキ液やメッキ条件に依存する
が、あまり高濃度だとシリサイド化熱処理時に膜中でコ
バルトとボロンが化合物を形成してしまうため、膜中ボ
ロン濃度は最大でも２．０ａｔ％程度に抑えることが望
ましい。
【００３２】また、成膜速度の調整は還元剤濃度、メッ
キ液ｐＨ、メッキ温度などにより行う。このｎ型シリコ
ン上とｐ型シリコン上にメッキコバルト膜を堆積する順
序は上述の順番に限定されるものではなく、逆にｐ型シ
リコン上からその堆積を行っても良い。
キ液ｐＨ、メッキ温度などにより行う。このｎ型シリコ
ン上とｐ型シリコン上にメッキコバルト膜を堆積する順
序は上述の順番に限定されるものではなく、逆にｐ型シ
リコン上からその堆積を行っても良い。
【００３３】また、メッキ膜成長が非選択になった場合
でも、ｎ型シリコン上の場合と同様に、第２マスク膜除
去や熱処理後のウエットエッチにより、非選択成長部分
を除去することができる。
でも、ｎ型シリコン上の場合と同様に、第２マスク膜除
去や熱処理後のウエットエッチにより、非選択成長部分
を除去することができる。
【００３４】そして図２の工程（ｅ）のごとく、ランプ
急速加熱法により、窒素雰囲気中で４００〜８００℃、
１０〜３０秒の熱処理を施し、ｎ型ゲートシリコン膜１
０４ａ、ｎ型拡散層１０６ａ、ｐ型ゲートシリコン膜１
０４ｂおよびｐ型拡散層１０６ｂとリン含有コバルト膜
１０８ａおよびボロン含有コバルト膜１０８ｂとを反応
させ、ＣｏＳｉ2（コバルト・ダイシリサイド）膜１１
１ａに相転移させてやる。
急速加熱法により、窒素雰囲気中で４００〜８００℃、
１０〜３０秒の熱処理を施し、ｎ型ゲートシリコン膜１
０４ａ、ｎ型拡散層１０６ａ、ｐ型ゲートシリコン膜１
０４ｂおよびｐ型拡散層１０６ｂとリン含有コバルト膜
１０８ａおよびボロン含有コバルト膜１０８ｂとを反応
させ、ＣｏＳｉ2（コバルト・ダイシリサイド）膜１１
１ａに相転移させてやる。
【００３５】この熱処理は２段階で行っても良く、また
熱処理前にコバルトの酸化を防止できる、例えば窒化チ
タン膜をシリコン基板上に形成してもよいが、その場合
はシリサイド化の熱処理を従来例と同様に２段階で行
い、第１の熱処理終了後に酸化防止膜を除去する必要が
ある。
熱処理前にコバルトの酸化を防止できる、例えば窒化チ
タン膜をシリコン基板上に形成してもよいが、その場合
はシリサイド化の熱処理を従来例と同様に２段階で行
い、第１の熱処理終了後に酸化防止膜を除去する必要が
ある。
【００３６】なお、この反応過程では、シリサイド化す
る金属膜中にあらかじめ下地にイオン注入した元素と同
種の導電機構を有する不純物が含有されているため、シ
リサイド化反応時に不純物の膜中への吸い上げが起こり
にくい。そのためシリサイドを自己整合的に形成した後
でもゲートや拡散層上において高い表面不純物濃度を維
持することができ、デバイス特性の劣化を生じない。
る金属膜中にあらかじめ下地にイオン注入した元素と同
種の導電機構を有する不純物が含有されているため、シ
リサイド化反応時に不純物の膜中への吸い上げが起こり
にくい。そのためシリサイドを自己整合的に形成した後
でもゲートや拡散層上において高い表面不純物濃度を維
持することができ、デバイス特性の劣化を生じない。
【００３７】（実施例２）上記の実施例１において、シ
リサイド化する第１金属膜および第２金属膜にニッケル
を用いる製造方法で形成することができる。そのための
方法を、本発明の実施例２の製造工程の模式的な縦断面
図を図３、４に示す。
リサイド化する第１金属膜および第２金属膜にニッケル
を用いる製造方法で形成することができる。そのための
方法を、本発明の実施例２の製造工程の模式的な縦断面
図を図３、４に示す。
【００３８】まず図３の工程（ａ）に示すように、実施
例１と同様の材料および手法を用いて、シリコン基板２
０１上の所定の領域にシリコン酸化膜より構成される、
深さ３００〜４００ｎｍ、幅２００〜５００ｎｍの溝埋
め込み構造の素子分離領域２０２を介して、厚さ５ｎｍ
のゲート酸化膜２０３、幅１００〜２５０ｎｍ、厚さ１
００〜１５０ｎｍのｎ型のシリコンより構成されるｎ型
ゲートシリコン膜２０４ａおよびｐ型のシリコンより構
成されるｐ型ゲートシリコン膜２０４ｂ、ｎ型およびｐ
型ゲートシリコン膜の側壁部に設けられた幅８０〜１０
０ｎｍのシリコン酸化膜より構成されるサイドウォール
２０５、サイドウォールの両側部に設けられたｎ型拡散
層２０６ａおよびｐ型拡散層２０６ｂより構成されるｎ
ＭＯＳトランジスタおよびｐＭＯＳトランジスタを既知
の材料および手法を用いて形成する。
例１と同様の材料および手法を用いて、シリコン基板２
０１上の所定の領域にシリコン酸化膜より構成される、
深さ３００〜４００ｎｍ、幅２００〜５００ｎｍの溝埋
め込み構造の素子分離領域２０２を介して、厚さ５ｎｍ
のゲート酸化膜２０３、幅１００〜２５０ｎｍ、厚さ１
００〜１５０ｎｍのｎ型のシリコンより構成されるｎ型
ゲートシリコン膜２０４ａおよびｐ型のシリコンより構
成されるｐ型ゲートシリコン膜２０４ｂ、ｎ型およびｐ
型ゲートシリコン膜の側壁部に設けられた幅８０〜１０
０ｎｍのシリコン酸化膜より構成されるサイドウォール
２０５、サイドウォールの両側部に設けられたｎ型拡散
層２０６ａおよびｐ型拡散層２０６ｂより構成されるｎ
ＭＯＳトランジスタおよびｐＭＯＳトランジスタを既知
の材料および手法を用いて形成する。
【００３９】そして図３の工程（ｂ）のごとく、リソグ
ラフィー技術を用いて、フォトレジストより構成される
厚さ約５００ｎｍの第１マスク膜１０７ａを、ｐＭＯＳ
トランジスタを構成するｐ型ゲートシリコン膜１０４
ｂ、ｐ型拡散層１０６ｂおよび周囲の素子分離領域１０
２のみが露出するように選択的に形成して、ｎＭＯＳト
ランジスタ領域が第１マスク膜１０７ａにより覆われる
ようにする。
ラフィー技術を用いて、フォトレジストより構成される
厚さ約５００ｎｍの第１マスク膜１０７ａを、ｐＭＯＳ
トランジスタを構成するｐ型ゲートシリコン膜１０４
ｂ、ｐ型拡散層１０６ｂおよび周囲の素子分離領域１０
２のみが露出するように選択的に形成して、ｎＭＯＳト
ランジスタ領域が第１マスク膜１０７ａにより覆われる
ようにする。
【００４０】続いて図３の工程（ｃ）のように、無電解
ニッケルメッキ法により、ｐ型ゲートシリコン膜２０４
ｂおよびｐ型拡散層２０６ｂ上のみに選択的にボロン含
有ニッケル膜２０８ｄを１０〜１５ｎｍの厚みで形成す
る。無電解ニッケルメッキに用いるメッキ液は、塩化ニ
ッケルを主成分とし、還元剤としてジメチルアミンボラ
ンを用い、これにマロン酸、アンモニア水などが添加さ
れているものを使用し、以下の要領でボロン含有ニッケ
ル膜２０８ｄの形成を行う。
ニッケルメッキ法により、ｐ型ゲートシリコン膜２０４
ｂおよびｐ型拡散層２０６ｂ上のみに選択的にボロン含
有ニッケル膜２０８ｄを１０〜１５ｎｍの厚みで形成す
る。無電解ニッケルメッキに用いるメッキ液は、塩化ニ
ッケルを主成分とし、還元剤としてジメチルアミンボラ
ンを用い、これにマロン酸、アンモニア水などが添加さ
れているものを使用し、以下の要領でボロン含有ニッケ
ル膜２０８ｄの形成を行う。
【００４１】シリコン基板２０１を、濃度０．０１〜
０．０５ｇ／リットルの塩化パラジウム（II）溶液中に
１０〜３０秒間浸漬し、シリコン基板上でシリコンが露
出している領域のみに選択的に、１〜３ｎｍ程度の極め
て薄いパラジウム（Ｐｄ）膜（図示せず）を析出させた
後、純水にてウエハを洗浄する。
０．０５ｇ／リットルの塩化パラジウム（II）溶液中に
１０〜３０秒間浸漬し、シリコン基板上でシリコンが露
出している領域のみに選択的に、１〜３ｎｍ程度の極め
て薄いパラジウム（Ｐｄ）膜（図示せず）を析出させた
後、純水にてウエハを洗浄する。
【００４２】この処理は、触媒活性の高いパラジウムを
シリコン表面に析出させることによりメッキ膜の堆積が
均一に起こりやすくするためのものであり、メッキ時に
清浄なシリコン基板が露出している場合には、塩化パラ
ジウム（II）溶液へのシリコン基板の浸漬処理は必ずし
も必要としない。
シリコン表面に析出させることによりメッキ膜の堆積が
均一に起こりやすくするためのものであり、メッキ時に
清浄なシリコン基板が露出している場合には、塩化パラ
ジウム（II）溶液へのシリコン基板の浸漬処理は必ずし
も必要としない。
【００４３】そして４０〜６０℃に恒温保持した上述の
メッキ液中にシリコン基板２０１を浸漬し、シリコン表
面が露出している領域、すなわちｐ型ゲートシリコン膜
２０４ｂおよびｐ型拡散層２０６ｂ上に選択的に、ボロ
ン含有ニッケル膜２０８ｄを１０〜１５ｎｍの厚みで形
成するものである。
メッキ液中にシリコン基板２０１を浸漬し、シリコン表
面が露出している領域、すなわちｐ型ゲートシリコン膜
２０４ｂおよびｐ型拡散層２０６ｂ上に選択的に、ボロ
ン含有ニッケル膜２０８ｄを１０〜１５ｎｍの厚みで形
成するものである。
【００４４】薄く均一なボロン含有ニッケル膜２０８ｄ
を形成するためにメッキ膜の成長速度を低く抑える必要
がある場合、メッキ液のｐＨを調整する、メッキ浴を低
温化する、などの措置を取る。
を形成するためにメッキ膜の成長速度を低く抑える必要
がある場合、メッキ液のｐＨを調整する、メッキ浴を低
温化する、などの措置を取る。
【００４５】ニッケル膜中のボロンは、還元剤であるジ
メチルアミンボランがニッケルイオンを金属に還元する
際に分解されて膜中に取り込まれるものであるため、膜
中の含有量はメッキ液やメッキ条件に依存するが、第１
の実施の形態において述べたように膜中ボロン濃度は最
大でも０．５ａｔ％程度に抑えることが望ましい。
メチルアミンボランがニッケルイオンを金属に還元する
際に分解されて膜中に取り込まれるものであるため、膜
中の含有量はメッキ液やメッキ条件に依存するが、第１
の実施の形態において述べたように膜中ボロン濃度は最
大でも０．５ａｔ％程度に抑えることが望ましい。
【００４６】この無電解ニッケルメッキ工程において、
ニッケル膜成長の選択性が低下して非選択になり、第１
マスク膜、素子分離領域あるいはサイドウォール上にメ
ッキニッケル膜が堆積した場合においても、第１マスク
膜を除去したり、熱処理を行った後にウエットエッチン
グする事により非選択成長となったメッキニッケル膜を
除去することができる。
ニッケル膜成長の選択性が低下して非選択になり、第１
マスク膜、素子分離領域あるいはサイドウォール上にメ
ッキニッケル膜が堆積した場合においても、第１マスク
膜を除去したり、熱処理を行った後にウエットエッチン
グする事により非選択成長となったメッキニッケル膜を
除去することができる。
【００４７】さらに図４の工程（ｄ）のように、リソグ
ラフィー技術を用いて、フォトレジストより構成される
第２マスク膜２０７ｂをｎＭＯＳトランジスタを構成す
るｎ型ゲートシリコン膜２０４ａ、ｎ型拡散層２０６ａ
およびその周囲の素子分離領域２０２のみが露出するよ
うに選択的に形成して、ｐＭＯＳトランジスタ領域が第
２マスク膜２０７ｂにより覆われるようにする。
ラフィー技術を用いて、フォトレジストより構成される
第２マスク膜２０７ｂをｎＭＯＳトランジスタを構成す
るｎ型ゲートシリコン膜２０４ａ、ｎ型拡散層２０６ａ
およびその周囲の素子分離領域２０２のみが露出するよ
うに選択的に形成して、ｐＭＯＳトランジスタ領域が第
２マスク膜２０７ｂにより覆われるようにする。
【００４８】そして無電解ニッケルメッキ法により、ｎ
型ゲートシリコン膜２０４ａおよびｎ型拡散層２０６ａ
上のみに選択的にリン含有ニッケル膜２０８ｃを１０〜
１５ｎｍの厚みで形成する。無電解ニッケルメッキに用
いるメッキ液は、ｐ型シリコン上の場合とは異なり、還
元剤として次亜リン酸ナトリウムが用いられているもの
を使用するが、その要領はｐ型シリコン上に形成する場
合と同様である。
型ゲートシリコン膜２０４ａおよびｎ型拡散層２０６ａ
上のみに選択的にリン含有ニッケル膜２０８ｃを１０〜
１５ｎｍの厚みで形成する。無電解ニッケルメッキに用
いるメッキ液は、ｐ型シリコン上の場合とは異なり、還
元剤として次亜リン酸ナトリウムが用いられているもの
を使用するが、その要領はｐ型シリコン上に形成する場
合と同様である。
【００４９】ニッケル膜中のリンは還元剤である次亜リ
ン酸ナトリウムがニッケルイオンを金属に還元する際に
分解されてニッケル膜中に取り込まれるものであるた
め、膜中の含有量はメッキ液やメッキ条件に依存する
が、上述の理由から、膜中リン濃度は最大でも２．０ａ
ｔ％程度に抑えることが望ましい。
ン酸ナトリウムがニッケルイオンを金属に還元する際に
分解されてニッケル膜中に取り込まれるものであるた
め、膜中の含有量はメッキ液やメッキ条件に依存する
が、上述の理由から、膜中リン濃度は最大でも２．０ａ
ｔ％程度に抑えることが望ましい。
【００５０】また、成膜速度の調整は還元剤濃度、メッ
キ液ｐＨ、メッキ温度などにより行う。このｎ型シリコ
ン上とｐ型シリコン上にメッキニッケル膜を堆積する順
序は上述の順番に限定されるものではない。
キ液ｐＨ、メッキ温度などにより行う。このｎ型シリコ
ン上とｐ型シリコン上にメッキニッケル膜を堆積する順
序は上述の順番に限定されるものではない。
【００５１】また、メッキ膜成長が非選択になった場合
でも、ｐ型上の場合と同様に、第２マスク膜除去や熱処
理後のウエットエッチにより、非選択成長部分を除去す
ることができる。
でも、ｐ型上の場合と同様に、第２マスク膜除去や熱処
理後のウエットエッチにより、非選択成長部分を除去す
ることができる。
【００５２】そして図４の工程（ｅ）のごとく、ランプ
急速加熱法により、窒素雰囲気中で４００〜６００℃、
１０〜３０秒の熱処理を施し、ｎ型ゲートシリコン膜２
０４ａ、ｎ型拡散層２０６ａ、ｐ型ゲートシリコン膜２
０４ｂおよびｐ型拡散層２０６ｂとリン含有ニッケル膜
２０８ｃおよびボロン含有ニッケル膜２０８ｄとを反応
させ、ＮｉＳｉ（ニッケル・モノシリサイド）膜２１１
ｂに相転移させてやる。
急速加熱法により、窒素雰囲気中で４００〜６００℃、
１０〜３０秒の熱処理を施し、ｎ型ゲートシリコン膜２
０４ａ、ｎ型拡散層２０６ａ、ｐ型ゲートシリコン膜２
０４ｂおよびｐ型拡散層２０６ｂとリン含有ニッケル膜
２０８ｃおよびボロン含有ニッケル膜２０８ｄとを反応
させ、ＮｉＳｉ（ニッケル・モノシリサイド）膜２１１
ｂに相転移させてやる。
【００５３】この熱処理の前にニッケルの酸化を防止で
きる、例えば窒化チタン膜をシリコン基板上に形成して
もよいが、その場合はシリサイド化の熱処理を従来例と
同様に２段階で行い、第１の熱処理終了後に窒化チタン
膜を除去する必要がある。
きる、例えば窒化チタン膜をシリコン基板上に形成して
もよいが、その場合はシリサイド化の熱処理を従来例と
同様に２段階で行い、第１の熱処理終了後に窒化チタン
膜を除去する必要がある。
【００５４】この反応過程では、シリサイド化する金属
膜中にあらかじめ下地にイオン注入した元素と同種の導
電機構を有する不純物が含有されているため、シリサイ
ド化反応時に不純物の膜中への吸い上げが起こりにく
い。このためシリサイドを自己整合的に形成した後でも
ゲートや拡散層上において高い表面不純物濃度を維持す
ることができ、デバイス特性の劣化を生じない。
膜中にあらかじめ下地にイオン注入した元素と同種の導
電機構を有する不純物が含有されているため、シリサイ
ド化反応時に不純物の膜中への吸い上げが起こりにく
い。このためシリサイドを自己整合的に形成した後でも
ゲートや拡散層上において高い表面不純物濃度を維持す
ることができ、デバイス特性の劣化を生じない。
【００５５】なお、本発明は、以上の実施例１、２によ
り限定されるものではなく、前記した本発明の要旨の範
囲で適宜変更可能である。
り限定されるものではなく、前記した本発明の要旨の範
囲で適宜変更可能である。
【００５６】
【発明の効果】本発明に係る半導体装置の製造方法によ
れば、シリサイド化する金属膜中にあらかじめ下地のシ
リコンにイオン注入した元素と同種の導電機構を有する
不純物が含有されているため、シリサイド化反応時に不
純物の膜中への吸い上げが起こりにくい。このため、高
い不純物濃度を有する微細なパターンにおいて、シリサ
イドを自己整合的に形成した後でもゲートや拡散層上
で、高い表面不純物濃度を維持しつつ、ゲートや拡散層
の抵抗を低減できることが実現できるという優れた電気
特性の半導体装置が製造できる。
れば、シリサイド化する金属膜中にあらかじめ下地のシ
リコンにイオン注入した元素と同種の導電機構を有する
不純物が含有されているため、シリサイド化反応時に不
純物の膜中への吸い上げが起こりにくい。このため、高
い不純物濃度を有する微細なパターンにおいて、シリサ
イドを自己整合的に形成した後でもゲートや拡散層上
で、高い表面不純物濃度を維持しつつ、ゲートや拡散層
の抵抗を低減できることが実現できるという優れた電気
特性の半導体装置が製造できる。
【図１】本発明の実施例１の製造工程を示す模式的な縦
断面図である。
断面図である。
【図２】本発明の実施例１の製造工程を示す模式的な縦
断面図である。
断面図である。
【図３】本発明の実施例２の製造工程を示す模式的な縦
断面図である。
断面図である。
【図４】本発明の実施例２の製造工程を示す模式的な縦
断面図である。
断面図である。
【図５】従来例の製造工程を示す模式的な縦断面図であ
る。
る。
【図６】従来例の製造工程を示す模式的な縦断面図であ
る。
る。
１０１、２０１、３０１ シリコン基板 １０２、２０２、３０２ 素子分離領域 １０３、２０３、３０３ ゲート酸化膜 １０４ａ、２０４ａ、３０４ａ ｎ型ゲートシリコン膜 １０４ｂ、２０４ｂ、３０４ｂ ｐ型ゲートシリコン膜 １０５、２０５、３０５ サイドウォール １０６ａ、２０６ａ、３０６ａ ｎ型拡散層 １０６ｂ、２０６ｂ、３０６ｂ ｐ型拡散層 １０７ａ、２０７ａ 第１マスク膜 １０７ｂ、２０７ｂ 第２マスク膜 １０８ａ リン含有コバルト膜 １０８ｂ ボロン含有コバルト膜 ２０８ｃ リン含有ニッケル膜 ２０８ｄ ボロン含有ニッケル膜 ３０８ｅ コバルト膜 ３０９ 窒化チタン膜 ３１０ ＣｏxＳｉy膜 １１１ａ、３１１ａ ＣｏＳｉ2膜 ２１１ｂ ＮｉＳｉ膜
Claims (7)
- 【請求項１】 シリコン基板表面の所定の領域に設けら
れた素子分離領域を介して配置され、素子形成領域の所
定の領域に設けられたゲート酸化膜、 前記ゲート酸化膜上に設けられたｐ型およびｎ型のシリ
コン膜より構成されるゲート電極、 前記ゲート電極の両側面に設けられた絶縁膜より構成さ
れるサイドウォール、 前記素子形成領域の所定の領域に設けられた前記ｐ型お
よびｎ型拡散層より構成され、ｐ型トランジスタおよび
ｎ型トランジスタの前記ゲート電極上および前記拡散層
上に選択的にシリサイド膜を形成する半導体装置の製造
方法において、 前記ｎ型トランジスタ領域のみを露出させる第１マスク
膜を選択的に形成する工程と、 露出した前記ｎ型ゲート電極および前記ｎ型拡散層上の
みにV族元素を含有する第１金属膜を選択的に形成する
工程と、 前記第１マスク膜を除去する工程と、 前記ｐ型トランジスタ領域のみを露出させる第２マスク
膜を選択的に形成する工程と、 露出した前記ｐ型ゲート電極および前記ｐ型拡散層上の
みにIII族元素を含有する第２金属膜を選択的に形成す
る工程と、 前記第２マスク膜を除去する工程と、 前記シリコン基板に熱処理を施して、前記ｎ型ゲート電
極、前記ｐ型ゲート電極、前記ｎ型拡散層および前記ｐ
型拡散層と前記第１金属膜および前記第２金属膜とを反
応させる工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 シリコン基板表面の所定の領域に設けら
れた素子分離領域を介して配置され、素子形成領域の所
定の領域に設けられたゲート酸化膜、 前記ゲート酸化膜上に設けられたｐ型およびｎ型のシリ
コン膜より構成されるゲート電極、 前記ゲート電極の両側面に設けられた絶縁膜より構成さ
れるサイドウォール、 前記素子形成領域の所定の領域に設けられた前記ｐ型お
よびｎ型拡散層より構成され、ｐ型トランジスタおよび
ｎ型トランジスタの前記ゲート電極上および前記拡散層
上に選択的にシリサイド膜を形成する半導体装置の製造
方法において、 前記ｐ型トランジスタ領域のみを露出させる第１マスク
膜を選択的に形成する工程と、 露出した前記ｐ型ゲート電極および前記ｐ型拡散層上の
みにIII族元素を含有する第１金属膜を選択的に形成す
る工程と、 前記第１マスク膜を除去する工程と、 前記ｎ型トランジスタ領域のみを露出させる第２マスク
膜を選択的に形成する工程と、 露出した前記ｎ型ゲート電極および前記ｎ型拡散層上の
みにV族元素を含有する第２金属膜を選択的に形成する
工程と、 前記第２マスク膜を除去する工程と、 前記シリコン基板に熱処理を施して、前記ｎ型ゲート電
極、前記ｐ型ゲート電極、前記ｎ型拡散層および前記ｐ
型拡散層と前記第１金属膜および前記第２金属膜とを反
応させる工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項３】 前記第１マスク膜及び前記第２マスク膜
がフォトレジストより構成されることを特徴とする請求
項１又は請求項２に記載の半導体装置の製造方法。 - 【請求項４】 前記第１金属膜及び前記第２金属膜がコ
バルトあるいはニッケルのいずれかより構成されること
を特徴とする請求項１乃至３のいずれか１項に記載の半
導体装置の製造方法。 - 【請求項５】 前記第１金属膜及び前記第２金属膜の形
成が無電解メッキ法により行われることを特徴とする請
求項１乃至４のいずれか１項に記載の半導体装置の製造
方法。 - 【請求項６】 前記III族元素が特にボロン（Ｂ）であ
ることを特徴とする請求項１乃至５のいずれか１項に記
載の半導体装置の製造方法。 - 【請求項７】 前記V族元素が特にリン（Ｐ）であるこ
とを特徴とする請求項１乃至６のいずれか１項に記載の
半導体装置の製造方法。
Priority Applications (2)
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|---|---|---|---|
| JP01084399A JP3235583B2 (ja) | 1999-01-19 | 1999-01-19 | 半導体装置の製造方法 |
| US09/487,388 US6232227B1 (en) | 1999-01-19 | 2000-01-18 | Method for making semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01084399A JP3235583B2 (ja) | 1999-01-19 | 1999-01-19 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2000208641A true JP2000208641A (ja) | 2000-07-28 |
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|---|---|---|---|
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|---|---|
| US (1) | US6232227B1 (ja) |
| JP (1) | JP3235583B2 (ja) |
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| JP2016072352A (ja) * | 2014-09-29 | 2016-05-09 | 株式会社東芝 | 半導体装置の製造方法 |
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| DE10208728B4 (de) * | 2002-02-28 | 2009-05-07 | Advanced Micro Devices, Inc., Sunnyvale | Ein Verfahren zur Herstellung eines Halbleiterelements mit unterschiedlichen Metallsilizidbereichen |
| DE10208904B4 (de) * | 2002-02-28 | 2007-03-01 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung unterschiedlicher Silicidbereiche auf verschiedenen Silicium enthaltenden Gebieten in einem Halbleiterelement |
| DE10209059B4 (de) * | 2002-03-01 | 2007-04-05 | Advanced Micro Devices, Inc., Sunnyvale | Ein Halbleiterelement mit unterschiedlichen Metall-Halbleiterbereichen, die auf einem Halbleitergebiet gebildet sind, und Verfahren zur Herstellung des Halbleiterelements |
| DE10214065B4 (de) * | 2002-03-28 | 2006-07-06 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung eines verbesserten Metallsilizidbereichs in einem Silizium enthaltenden leitenden Gebiet in einer integrierten Schaltung |
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| US6815235B1 (en) | 2002-11-25 | 2004-11-09 | Advanced Micro Devices, Inc. | Methods of controlling formation of metal silicide regions, and system for performing same |
| US6905922B2 (en) * | 2003-10-03 | 2005-06-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dual fully-silicided gate MOSFETs |
| US7098094B2 (en) * | 2003-12-12 | 2006-08-29 | Texas Instruments Incorporated | NiSi metal gate stacks using a boron-trap |
| US20070296052A1 (en) | 2006-06-26 | 2007-12-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of forming silicide regions and resulting MOS devices |
| KR100823707B1 (ko) * | 2006-07-21 | 2008-04-21 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| US7410854B2 (en) * | 2006-10-05 | 2008-08-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of making FUSI gate and resulting structure |
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| US20080236619A1 (en) * | 2007-04-02 | 2008-10-02 | Enthone Inc. | Cobalt capping surface preparation in microelectronics manufacture |
| US9384980B2 (en) | 2014-07-01 | 2016-07-05 | Kabushiki Kaisha Toshiba | Manufacturing method of semiconductor device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE59010362D1 (de) * | 1990-10-23 | 1996-07-11 | Siemens Ag | Verfahren zur Herstellung einer dotierten Polyzidschicht auf einem Halbleitersubstrat |
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- 1999-01-19 JP JP01084399A patent/JP3235583B2/ja not_active Expired - Fee Related
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2000
- 2000-01-18 US US09/487,388 patent/US6232227B1/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002257671A (ja) * | 2000-12-28 | 2002-09-11 | Structural Quality Assurance Inc | 微動観測による対象物の診断方法及び診断システム |
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| Publication number | Publication date |
|---|---|
| JP3235583B2 (ja) | 2001-12-04 |
| US6232227B1 (en) | 2001-05-15 |
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